KR101532114B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제1 외부 전극 상에 형성된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%인 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.
본 발명에 따르면 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic parts}
본 발명은 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
그러나, 외부전극 페이스트 내 글라스의 함량이 부족한 경우 칩 밀폐성에 문제가 있을 수 있으며, 이를 보완하기 위하여 과잉의 글라스를 첨가하는 경우 금속 소결 후 글라스의 표면 용출로 인하여 도금 불량의 문제가 발생하는 문제가 있다.
특히, 외부전극의 박층화에 따라 원하는 수준의 치밀도 구현은 어려워지며, 글라스의 고온거동 특성상 글라스의 결핍 또는 과잉으로 인한 불량 발생 가능성은 증가하게 된다.
또한, 외부전극 도포 두께가 얇은 소형 사이즈의 적층 세라믹 전자부품에 있어서는 코너 부분의 외부전극 두께가 얇아 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다.
본 발명은 칩의 밀폐성을 향상시킴으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제1 외부 전극 상에 형성된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%인 적층 세라믹 전자부품을 제공한다.
상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하일 수 있다.
상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하일 수 있다.
상기 제2 외부전극은 평균 두께가 5 μm 이상일 수 있으며, 상기 제2 외부전극이 포함하는 글라스는 절연성 글라스일 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제1 외부 전극 상에 형성된 제2 외부전극;을 포함하며, 상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극은 상기 도전성 금속 100 중량부에 대하여 35 내지 200 중량부의 글라스를 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하일 수 있다.
상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하일 수 있다.
상기 제2 외부전극은 평균 두께가 5 μm 이상일 수 있으며, 상기 제2 외부전극이 포함하는 글라스는 절연성 글라스일 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제2 외부 전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%일 수 있다.
본 발명의 다른 실시형태는 도전성 금속 및 글라스를 포함하며, 상기 글라스가 상기 도전성 금속 100 중량부에 대하여 35 내지 200 중량부의 함량을 갖는 외부전극용 도전성 페이스트를 제공한다.
상기 글라스는 절연성 글라스일 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 외부전극을 상기 세라믹 본체의 단부에 형성하는 단계; 도전성 금속 및 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 제1 외부전극 상에 상기 외부전극용 도전성 페이스트를 도포하는 단계; 및 상기 세라믹 본체를 소성하여 상기 제1 외부전극 상에 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 제2 외부 전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%일 수 있다.
상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하일 수 있다.
상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하일 수 있다.
상기 제2 외부전극은 평균 두께가 5 μm 이상일 수 있으며, 상기 제2 외부전극이 포함하는 글라스는 절연성 글라스일 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 세라믹 본체를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.
본 발명에 따르면 글라스 함량이 증가한 외부전극용 페이스트를 이용하여 외부전극을 형성함으로써, 칩 밀폐성을 향상시켜 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 부분의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
도 5는 본 발명의 실시예(a) 및 비교예(b)에 따른 적층 세라믹 캐패시터의 외부전극 단면의 주사전자현미경(Scanning Electron Microscope, SEM) 사진이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 부분의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제1 외부 전극 상에 형성된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 제2 외부전극(32)을 두께 방향으로 3등분할 때, 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스(3)가 차지하는 면적이 30 내지 80%일 수 있다.
상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하일 수 있다.
상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하일 수 있다.
상기 제2 외부전극은 평균 두께가 5 μm 이상일 수 있으며, 상기 제2 외부전극이 포함하는 글라스는 절연성 글라스일 수 있다.
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체 층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 외부전극(31)을 포함할 수 있다.
상기 제1 외부전극(31)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 외부전극(31)은 특별히 제한되지 않으나, 예를 들어 도전성 금속(2) 및 글라스(3)를 포함할 수 있다.
또한, 상기 적층 세라믹 커패시터는 상기 제1 외부 전극 상에 형성된 제2 외부전극(32)을 포함할 수 있으며, 상기 제2 외부전극(32)은 도전성 금속(2) 및 글라스(3)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 제2 외부전극(32)을 두께 방향으로 3등분할 때, 상기 제2 외부전극(32)은 각각 세 영역(32a, 32b, 32c 또는 32a', 32b', 32c')으로 나뉠 수 있으며, 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스(3)가 차지하는 면적이 30 내지 80%일 수 있다.
상기 글라스(3)가 차지하는 면적의 측정 위치는 특별히 제한되지 않으나, 예를 들어, 상기 제2 외부 전극(32)을 두께 방향으로 3등분할 때, 중앙부 영역(32b, 32b')일 수 있다.
여기서, 제2 외부 전극의 두께라 함은, 상기 적층 세라믹 캐패시터의 길이 방향 양 단부에서 제2 외부 전극이 형성된 높이 및 적층 세라믹 캐패시터의 두께 방향의 상면 및 하면에서 제2 외부 전극이 형성된 높이를 의미할 수 있다.
상기 글라스(3)가 차지하는 면적의 측정은 특별히 제한되지 않으나, 예를 들어, 상기 중앙부 영역(32b, 32b')에서의 150 μm × 10 μm (가로×세로)의 면적 대비 글라스가 차지하는 면적의 비율로 측정될 수 있다.
예를 들어, 상기 제2 외부 전극(32)을 두께 방향으로 3등분할 때, 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스(3)가 차지하는 면적은 도 2와 같이 적층 세라믹 캐패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.
구체적으로, 도 2와 같이 적층 세라믹 캐패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면의 면적 대비 글라스(3)가 차지하는 면적을 측정하여 구할 수 있다.
본 발명의 일 실시형태에 따르면, 상술한 바와 같이, 상기 제1 외부 전극(31) 상에 제1 외부 전극(31)보다 글라스(3)를 더 많이 포함하는 제2 외부전극(32)을 형성함으로써, 외부전극의 치밀도를 높임으로써, 도금액의 침투를 방지할 수 있다.
또한, 이와 동시에 외부전극의 소결 온도를 낮추어 전도성 금속의 소결을 억제함으로써, 글라스 함량의 과잉에 따른 미도금 불량을 방지할 수 있다.
상기 제2 외부전극(32)의 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스(3)가 차지하는 면적이 30% 미만의 경우에는 글라스의 함량이 적어 외부전극의 치밀도를 높일 수 없어 도금액 침투 불량이 발생할 수 있다.
반면, 상기 제2 외부전극(32)의 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스(3)가 차지하는 면적이 80%를 초과하는 경우에는 글라스가 과잉으로 첨가되어 글라스 용출로 인한 미도금 불량이 발생할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면, 상기 제2 외부전극(32)에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극(31)에서 상기 글라스가 차지하는 면적의 비는 특별히 제한되지 않으나, 예를 들어 0.5 이하일 수 있다.
상기 제2 외부전극(32)에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극(31)에서 상기 글라스가 차지하는 면적의 비가 0.5를 초과하는 경우에는, 제1 외부전극과 제2 외부전극이 포함하는 글라스 함량의 차이가 크지 않아, 외부전극의 치밀도 상승 및 미도금 불량 방지의 효과를 구현할 수 없다.
상기 제2 외부전극(32)은 특별히 제한되지 않으나, 예를 들어, 평균 두께가 5 μm 이상일 수 있으며, 상기 제2 외부전극의 평균 두께가 5 μm 미만의 경우에는 도금액이 침투할 수 있어 불량이 발생할 수 있다.
상기 제2 외부전극이 포함하는 글라스(3)는 특별히 제한되지 않으나, 예를 들어 절연성 글라스일 수 있다.
상기 도전성 금속(2)은 특별히 제한되지 않으나, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22); 및 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제1 외부 전극(31) 상에 형성된 제2 외부전극(32);을 포함하며, 상기 제1 및 제2 외부전극(31, 32)은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극(32)은 상기 도전성 금속 100 중량부에 대하여 35 내지 200 중량부의 글라스를 포함할 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품을 아래에서 자세히 설명하되, 상술한 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복되는 설명은 여기서 생략하도록 한다.
구체적으로, 본 발명의 일 실시형태에 따르면, 상기 제2 외부전극(32)은 도전성 금속 및 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함할 수 있다.
상기 도전성 금속은 특별히 제한되지 않으나, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제2 외부전극(32)이 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함함으로써, 상기 글라스의 함량이 극단적으로 증가되어 외부전극이 박층화되더라도 상기 세라믹 본체(10)의 밀폐성이 우수할 수 있다.
구체적으로, 상기 글라스는 도전성 금속의 소결을 촉진시키고, 상기 세라믹 본체(10)와 상기 외부전극의 접착제 역할을 하며, 특히 도전성 금속이 채워주지 못하는 빈공간에 상기 글라스가 채워져 칩 밀폐성을 구현하는 역할을 할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 외부전극(32) 내에 포함되는 상기 글라스의 함량이 극단적으로 증가하므로, 상기 세라믹 본체(10)의 밀폐성이 매우 우수할 수 있는 것이다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터는 고온 절연저항(Insulation Resistance, IR) 특성이 향상되어 신뢰성이 우수할 수 있다.
또한, 외부전극이 박층화됨에 따라 상기 외부전극의 코너부의 두께가 얇아져서 치밀도가 취약하고, 이로 인해 도금액이 세라믹 본체 내로 침투하는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 외부 전극의 코너부의 두께가 얇아지더라도 상기 글라스의 함량이 증가하므로, 상기 코너부의 치밀도를 증가시킬 수 있어, 도금액 침투에 의한 신뢰성 저하를 방지할 수 있는 효과가 있다.
상기 글라스의 함량이 상기 도전성 금속 100 중량부 대비 35 중량부 미만의 경우에는 글라스 함량이 적어 본 발명의 목적에 따른 세라믹 본체의 밀폐성을 얻지 못하는 문제가 있을 수 있다.
또한, 상기 글라스의 함량이 상기 도전성 금속 100 중량부 대비 200 중량부를 초과하는 경우에는 글라스의 함량이 너무 많아 글라스 용출로 인한 미도금 불량 이 발생하는 문제가 있을 수 있다.
도 2를 참조하면, 상기 제2 외부 전극(32)을 두께 방향으로 3등분할 때, 중앙부 영역(32b, 32b')의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 외부 전극(32)은 증가된 함량의 글라스를 포함하므로, 상기 제2 외부전극(32)의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%일 수 있는 것이다.
본 발명의 다른 실시형태에 따른 외부전극용 도전성 페이스트는 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)가 상기 도전성 금속(2) 100 중량부에 대하여 35 내지 200 중량부의 함량을 가질 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터에 있어서, 상기 제2 외부전극(32)은 상기 외부전극용 도전성 페이스트로 형성될 수 있다.
상기 외부전극용 도전성 페이스트는 상기 글라스(3)가 상기 도전성 금속(2) 100 중량부에 대하여 35 내지 200 중량부의 함량을 가질 수 있으므로, 상기 세라믹 본체(10)의 밀폐성이 우수할 수 있다.
또한, 이와 동시에 외부전극의 소결 온도를 낮추어 전도성 금속의 소결을 억제함으로써, 글라스 함량의 과잉에 따른 미도금 불량을 방지할 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정 도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련하는 단계; 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 제1 외부전극(31)을 상기 세라믹 본체(10)의 단부에 형성하는 단계; 도전성 금속(2) 및 상기 도전성 금속(2) 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스(3)를 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 제1 외부전극(31) 상에 상기 외부전극용 도전성 페이스트를 도포하는 단계; 및 상기 세라믹 본체를 소성하여 상기 제1 외부전극(31) 상에 제2 외부전극(32)을 형성하는 단계;를 포함할 수 있다.
상기의 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 있어 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법을 상세히 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
우선, 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련할 수 있다.
상기 유전체층(1)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.
그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다.
이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.
이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.
다음으로, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결되도록 제1 외부전극(31)을 상기 세라믹 본체(10)의 단부에 형성할 수 있다.
다음으로, 도전성 금속(2) 및 상기 도전성 금속(2) 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스(3)를 포함하는 외부전극용 도전성 페이스트를 마련할 수 있다.
상기 도전성 금속(2)은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
다음으로, 상기 제1 외부전극(31) 상에 상기 외부전극용 도전성 페이스트를 도포할 수 있다.
끝으로, 상기 세라믹 본체(10)를 소성하여 상기 제1 외부전극(31) 상에 제2 외부전극(32)을 형성할 수 있다.
상기 세라믹 본체(10)를 소성하는 단계는 750℃ 이하에서 수행될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 외부전극(32)이 증가된 함량의 글라스를 포함하더라도, 글라스 용출에 따른 미도금 불량을 방지하기 위하여 상기 세라믹 본체(10)를 750℃ 이하의 낮은 온도에서 소성할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 도전성 금속 및 글라스를 포함하는 제1 외부전극 및 상기 제1 외부전극 상에 형성된 도전성 금속 및 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함하는 제2 외부전극을 포함하는 적층 세라믹 캐패시터에 대해, 전극 연결성, 도금 불량, 칩 붙음 불량 및 신뢰성을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
이후 압착, 절단하여 2012 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 제2 외부전극이 구리(Cu) 금속 대비 글라스의 함량이 20, 35, 70, 100, 200 및 250 중량부를 갖도록 형성 및 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
아래의 표 1은 적층 세라믹 캐패시터의 외부전극의 구리(Cu) 금속 대비 글라스의 함량에 따른 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성을 비교한 표이다.
글라스 함량
(Cu metal 대비 중량부)		 세라믹 본체와 외부전극의 연결성 도금 불량 여부 칩 붙음 불량 여부 신뢰성
(고온 IR)
비교예1 20 0/100 0/200 0/10000 3/40
실시예1 35 0/100 0/200 0/10000 0/40
실시예2 70 0/100 0/200 0/10000 0/40
실시예3 100 0/100 0/200 0/10000 0/40
실시예4 200 0/100 0/200 0/10000 0/40
비교예2 250 0/100 0/200 484/10000 0/40
표 1을 참조하면, 비교예 1은 구리(Cu) 메탈 대비 20 중량부의 함량을 갖는 글라스를 포함하는 경우로서, 칩 붙음 불량이 발생하였으며, 고온 절연저항(Insulation Resistance, IR) 테스트에서 문제가 있음을 알 수 있다.
또한, 비교예 2는 구리(Cu) 메탈 대비 250 중량부의 함량을 갖는 글라스를 포함하는 경우로서, 칩 붙음 불량의 문제가 있음을 알 수 있다.
반면, 실시예 1 내지 4는 본 발명의 수치 범위를 만족하는 경우로서, 세라믹 본체와 외부전극 연결성, 도금 불량, 칩 붙음 불량 여부 및 신뢰성 테스트에서 모두 양호한 결과를 보임을 알 수 있다.
도 5는 본 발명의 실시예(a) 및 비교예(b)에 따른 적층 세라믹 캐패시터의 외부전극 단면의 주사전자현미경(Scanning Electron Microscope, SEM) 사진이다.
도 5를 참조하면, 본 발명의 일 실시형태에 따른 실시예(a)에 따를 경우, 비교예(b)와 비교하여, 제2 외부전극 영역에 글라스 면적이 매우 큰 것을 알 수 있다.
결론적으로, 본 발명의 일 실시형태에 따르면, 제2 외부전극이 도전성 금속 및 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함함으로써, 세라믹 본체와 외부전극 연결성이 우수하며, 도금 불량 및 칩 붙음 불량이 발생하지 않고, 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
즉, 본 발명에 따르면 칩의 밀폐성을 향상시킴으로써 신뢰성이 향상된 적층 세라믹 전자부품의 구현이 가능하다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체 층
2: 도전성 금속 3: 글라스
10: 세라믹 본체
21: 제1 내부전극 22: 제2 내부전극
30: 외부 전극
31: 제1 외부 전극
32(32a, 32b, 32c, 32a', 32b', 32c'): 제2 외부 전극

Claims (24)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제1 외부 전극 상에 형성된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제2 외부전극은 평균 두께가 5 μm 이상인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제2 외부전극이 포함하는 글라스는 절연성 글라스인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  7. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제1 외부 전극 상에 형성된 제2 외부전극;을 포함하며,
    상기 제1 및 제2 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 제2 외부전극은 상기 도전성 금속 100 중량부에 대하여 35 내지 200 중량부의 글라스를 포함하고, 상기 제2 외부 전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%인 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하인 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하인 적층 세라믹 전자부품.
  10. 제7항에 있어서,
    상기 제2 외부전극은 평균 두께가 5 μm 이상인 적층 세라믹 전자부품.
  11. 제7항에 있어서,
    상기 제2 외부전극이 포함하는 글라스는 절연성 글라스인 적층 세라믹 전자부품.
  12. 제7항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
    상기 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 외부전극을 상기 세라믹 본체의 단부에 형성하는 단계;
    도전성 금속 및 상기 도전성 금속 100 중량부 대비 35 내지 200 중량부의 함량을 갖는 글라스를 포함하는 외부전극용 도전성 페이스트를 마련하는 단계;
    상기 제1 외부전극 상에 상기 외부전극용 도전성 페이스트를 도포하는 단계; 및
    상기 세라믹 본체를 소성하여 상기 제1 외부전극 상에 제2 외부전극을 형성하는 단계;를 포함하고,
    상기 제2 외부 전극을 두께 방향으로 3등분할 때, 중앙부 영역의 면적 대비 상기 글라스가 차지하는 면적이 30 내지 80%인 적층 세라믹 전자부품의 제조방법.
  18. 삭제
  19. 제17항에 있어서,
    상기 제2 외부전극의 글라스 함량 대비 상기 제1 외부전극의 글라스 함량의 비가 0.5 이하인 적층 세라믹 전자부품의 제조방법.
  20. 제17항에 있어서,
    상기 제2 외부전극에서 상기 글라스가 차지하는 면적 대비 상기 제1 외부전극에서 상기 글라스가 차지하는 면적의 비가 0.5 이하인 적층 세라믹 전자부품의 제조방법.
  21. 제17항에 있어서,
    상기 제2 외부전극은 평균 두께가 5 μm 이상인 적층 세라믹 전자부품의 제조방법.
  22. 제17항에 있어서,
    상기 제2 외부전극이 포함하는 글라스는 절연성 글라스인 적층 세라믹 전자부품의 제조방법.
  23. 제17항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
  24. 제17항에 있어서,
    상기 세라믹 본체를 소성하는 단계는 750℃ 이하에서 수행되는 적층 세라믹 전자부품의 제조방법.
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