KR20210106689A - 적층형 전자 부품 - Google Patents
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- 238000007747 plating Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000007598 dipping method Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 235
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 26
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 18
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 15
- 239000010936 titanium Substances 0.000 description 13
- 239000010949 copper Substances 0.000 description 12
- 230000000052 comparative effect Effects 0.000 description 11
- 239000010931 gold Substances 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 239000003985 ceramic capacitor Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052763 palladium Inorganic materials 0.000 description 6
- 238000005245 sintering Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000011230 binding agent Substances 0.000 description 5
- 239000011575 calcium Substances 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000011368 organic material Substances 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 3
- 229910002113 barium titanate Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000003960 organic solvent Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 238000010304 firing Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002923 metal particle Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007646 gravure printing Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
- H01G13/006—Apparatus or processes for applying terminals
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
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- H01G4/008—Selection of materials
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
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- H01G4/252—Terminals the terminals being coated on the capacitive element
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
- H01G4/308—Stacked capacitors made by transfer techniques
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
- H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
Abstract
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되는 제1a 전극층, 상기 제1a 전극층 상에 배치되는 제1b 전극층, 상기 제1 및 제2 면에 배치되는 제1c 전극층, 상기 제1b 전극층 상에 배치되며 상기 제1c 전극층 상의 일부까지 연장되어 배치되는 제1d 전극층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되는 제2a 전극층, 상기 제2a 전극층 상에 배치되는 제2b 전극층, 상기 제1 및 제2 면에 배치되는 제2c 전극층, 상기 제2b 전극층 상에 배치되며 상기 제2c 전극층 상의 일부까지 연장되어 배치되는 제2d 전극층을 포함하는 제2 외부 전극; 을 포함한다.
Description
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitor)의 소형화와 고 용량화 추세에 따라 적층 세라믹 커패시터의 유효 부피율(전체 부피대비 용량에 기여하는 부피의 비율)을 증가 시키는 것에 대한 중요성이 높아지고 있다.
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.
하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다. 이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 향상된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 단위 부피당 용량이 향상된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되는 제1a 전극층, 상기 제1a 전극층 상에 배치되는 제1b 전극층, 상기 제1 및 제2 면에 배치되는 제1c 전극층, 상기 제1b 전극층 상에 배치되며 상기 제1c 전극층 상의 일부까지 연장되어 배치되는 제1d 전극층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되는 제2a 전극층, 상기 제2a 전극층 상에 배치되는 제2b 전극층, 상기 제1 및 제2 면에 배치되는 제2c 전극층, 상기 제2b 전극층 상에 배치되며 상기 제2c 전극층 상의 일부까지 연장되어 배치되는 제2d 전극층을 포함하는 제2 외부 전극; 을 포함한다.
본 발명의 여러 효과 중 하나는 외부 전극의 코너부 두께를 두껍게 확보할 수 있어, 적층형 전자 부품의 내습 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 접속부 두께는 종래보다 박형화할 수 있어 적층형 전자 부품의 단위 부피당 용량을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 2의 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 4의 P 영역 확대도이다.
도 6은 비교예에 대한 도면으로, 도 4의 P 영역에 대응하는 영역(P1)을 도시한 것이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 단면도를 촬영한 사진 및 모서리부의 외표면을 촬영한 사진이다.
도 8은 비교예에 따른 적층형 전자 부품의 단면도를 촬영한 사진 및 모서리부의 외표면을 촬영한 사진이다.
도 9는 제1a 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다.
도 10은 제1b 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다.
도 11 및 도 12는 제1c 전극층을 형성하는 공정을 나타낸 도면이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 2의 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 4의 P 영역 확대도이다.
도 6은 비교예에 대한 도면으로, 도 4의 P 영역에 대응하는 영역(P1)을 도시한 것이다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 단면도를 촬영한 사진 및 모서리부의 외표면을 촬영한 사진이다.
도 8은 비교예에 따른 적층형 전자 부품의 단면도를 촬영한 사진 및 모서리부의 외표면을 촬영한 사진이다.
도 9는 제1a 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다.
도 10은 제1b 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다.
도 11 및 도 12는 제1c 전극층을 형성하는 공정을 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 2의 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 4의 P 영역 확대도이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되는 제1a 전극층(131a), 상기 제1a 전극층 상에 배치되는 제1b 전극층(131b), 상기 제1 및 제2 면에 배치되는 제1c 전극층(131c), 상기 제1b 전극층 상에 배치되며 상기 제1c 전극층 상의 일부까지 연장되어 배치되는 제1d 전극층(131d)을 포함하는 제1 외부 전극(131); 및 상기 제4 면에 배치되는 제2a 전극층(132a), 상기 제2a 전극층 상에 배치되는 제2b 전극층(132b), 상기 제1 및 제2 면에 배치되는 제2c 전극층(132c), 상기 제2b 전극층 상에 배치되며 상기 제2c 전극층 상의 일부까지 연장되어 배치되는 제2d 전극층(132d)을 포함하는 제2 외부 전극(132); 을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부에 배치되는 상부 보호층(112) 및 상기 용량 형성부의 하부에 배치되는 하부 보호층(113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2 내지 도 4를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 적층 세라믹 커패시터의 소형화 및 고용량화를 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하며, 유전체층 및 내부 전극의 두께가 얇아질수록 신뢰성이 저하되고, 절연 저항, 파괴 전압 등의 특성이 저하될 수 있다.
따라서, 유전체층 및 내부 전극의 두께가 얇아질수록 본 발명에 따른 신뢰성 향상 효과가 증가될 수 있다.
특히, 내부 전극(121, 122)의 두께(te) 또는 유전체층(111)의 두께(td)가 0.41μm 이하인 경우에 본 발명에 따른 고온 수명 특성 및 TCC 특성 향상 효과가 현저해질 수 있다.
내부 전극(121, 122)의 두께(te)는 제1 및 제2 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 두께(te)는 바디(110)의 제3 및 제1 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 내부 전극(121, 122)의 두께(te)는 상기 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 내부전극층 중 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점의 내부전극층 1층을 기준으로 상부로 2층과 하부로 2층의 총 5층의 내부전극층에 대해서, 상기 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점을 기준으로 하여, 상기 기준점 1개를 중심으로 좌측으로 2개 및 우측으로 2개의 5개의 지점을 등간격으로 정한 후 각 지점의 두께를 측정하여 평균값을 측정할 수 있다.
즉, 내부 전극(121, 122)의 두께(te)는 상기 5층의 내부전극층에 대해서, 상기 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점의 내부전극층의 1개 지점과 상기 1개의 기준점을 중심으로 좌측 및 우측 방향으로 등간격 (각 500 nm)인 각 2개의 지점의 두께를 측정하기 때문에, 총 25개 지점의 두께의 평균값으로 결정될 수 있다.
유전체층(111)의 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
내부 전극의 두께(te)와 마찬가지로, 유전체층(111)의 두께(td)도 바디(110)의 제3 및 제1 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 유전체층(111)의 두께(td)는 상기 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 유전체층 중 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점의 유전체층 1층을 기준으로 상부로 2층과 하부로 2층의 총 5층의 유전체층에 대해서, 상기 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점을 기준으로 하여, 상기 기준점 1개를 중심으로 좌측으로 2개 및 우측으로 2개의 5개의 지점을 등간격으로 정한 후 각 지점의 두께를 측정하여 평균값을 측정할 수 있다.
즉, 유전체층(111)의 두께(td)는 상기 5층의 유전체층에 대해서, 상기 바디의 길이 방향 중앙선과 두께 방향 중앙선이 만나는 지점의 유전체층의 1개 지점과 상기 1개의 기준점을 중심으로 좌측 및 우측 방향으로 등간격 (각 500 nm)인 각 2개의 지점의 두께를 측정하기 때문에, 총 25개 지점의 두께의 평균값으로 결정될 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결될 수 있다. 또한, 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
제1 외부 전극(131)은 바디(110)의 제3 면에 배치되는 제1a 전극층(131a), 상기 제1a 전극층 상에 배치되는 제1b 전극층(131b), 바디(110)의 제1 및 제2 면에 배치되는 제1c 전극층(131c), 상기 제1a 및 제1b 전극층 상에 배치되며 상기 제1c 전극층 상의 일부까지 연장되어 배치되는 제1d 전극층(131d)을 포함한다.
제2 외부 전극(132)은 바디(110)의 제4 면에 배치되는 제2a 전극층(132a), 상기 제2a 전극층 상에 배치되는 제2b 전극층(132b), 바디(110)의 제1 및 제2 면에 배치되는 제2c 전극층(132c), 상기 제2a 및 제2b 전극층 상에 배치되며 상기 제2c 전극층 상의 일부까지 연장되어 배치되는 제2d 전극층(132d)을 포함한다.
이하, 제1 외부 전극(131)을 중심으로 설명하나 제2 외부 전극(132)에도 동일하게 적용될 수 있다.
종래에는 제1 및 제2 내부 전극이 각각 노출되는 면을 도전성 페이스트에 딥핑(dipping)하여 외부 전극을 형성하였다.
딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다.
바디의 모서리 부분에서 외부 전극이 얇게 형성되면 수분 침투 경로로 작용하여 내습 신뢰성이 저하되기 때문에, 모서리 부분의 외부 전극을 일정 두께 이상으로 확보하기 위하여 외부 전극을 더욱 두껍게 형성하여야 했다. 이에 따라, 단위 부피당 용량 또는 실장 밀도가 저하되거나, 글래스 비딩(Glass beading) 또는 블리스터(Blister)로 인한 도금 불량이 발생하는 문제점이 있었다.
이에 바디에 전극 시트를 전사하는 방식으로 외부 전극을 형성하여 외부 전극을 얇게 형성하려는 시도가 있었다. 이에 따르면 외부 전극을 박형화할 수 있어 단위 부피당 용량 향상 측면에서는 효과적이었으나, 코너부에서의 외부 전극 두께가 너무 얇아 내습 신뢰성이 저하될 우려가 있었다.
이에 본 발명에서는 외부 전극을 박형화하여 단위 부피당 용량을 확보하면서도, 코너부에서의 외부 전극 두께를 일정 이상으로 확보하여 내습 신뢰성이 향상된 적층형 전자 부품을 제공할 수 있다.
도 4에 도시된 바와 같이, 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3) 상에 배치되는 제1 접속부(A1), 제1 및 제2 면(1, 2) 상에 배치되는 제1 밴드부(B1), 제1 접속부와 제1 밴드부 사이의 영역인 제1 코너부(C1)을 포함할 수 있다. 제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4) 상에 배치되는 제2 접속부(A2), 제1 및 제2 면(1, 2) 상에 배치되는 제2 밴드부(B2), 제2 접속부와 제2 밴드부 사이의 영역인 제2 코너부(C2)을 포함할 수 있다. 또한, 제1 및 제2 밴드부(B1, B2)는 제5 및 제6 면에도 배치될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따라 제1 접속부(A1)에 제1a 전극층(131a) 및 제1b 전극층(131b)을 배치하고, 제1 밴드부(B1)에 제3 전극층(131c)을 배치함으로써, 제4 전극층(131d)을 형성하기 위하여 페이스트(paste)를 도포 또는 페이스트(paste)에 딥핑할 경우, 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보할 수 있어 외부 전극의 코너부(C1)가 일정 이상의 두께(D1)를 가지도록 할 수 있다.
도 6은 비교예에 대한 도면으로, 도 4의 P 영역에 대응하는 영역(P1)을 도시한 것이다. 상기 비교예는 제1 접속부(A1)에 제1a 전극층(131a)만 형성하고, 제1b 전극층(131b)을 배치하지 않는 경우로서, 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보할 수 없어 외부 전극의 코너부 두께(D1`)를 충분히 확보하기 어려울 수 있다.
도 7은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 단면도를 촬영한 사진(위쪽 사진) 및 모서리부의 외표면을 촬영한 사진(아래쪽 사진)이다.
도 8은 비교예에 따른 적층형 전자 부품의 단면도를 촬영한 사진(위쪽 사진) 및 모서리부의 외표면을 촬영한 사진(아래쪽 사진)이다.
도 7 및 도 8을 비교해 보면, 본 발명의 일 실시형태에 따를 경우 코너부에서 외부 전극 두께를 충분히 확보할 수 있으며, 이에 따라 모서리부 외표면에서도 외부 전극 이나 도금층의 끊김이 발생하지 않은 것을 확인할 수 있다. 반면에, 비교예의 경우 코너부에서 외부 전극 두께를 충분히 확보할 수 없으며, 이에 따라 모서리부 외표면에서도 외부 전극 이나 도금층의 끊김이 발생한 것을 확인할 수 있다.
또한, 본 발명의 일 실시형태에 따른 외부 전극 구성을 가지는 발명예 샘플 칩과 상기 비교예에 따른 외부 전극 구성을 가지는 비교예 샘플 칩을 각각 30개 마련한 후, 온도 85℃ 상대 습도 85%에서, 4V의 전압을 5시간 인가하여 내습 신뢰성을 평가하였다.
발명예 샘플 칩은 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아진 샘플 칩이 0개로 내습 신뢰성이 우수하였다.
반면에, 비교예 샘플 칩은 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아진 샘플 칩이 30개 중 4개로 내습 신뢰성이 발명예에 비하여 열위한 것을 확인할 수 있었다.
제1a 전극층(131a)은 바디의 제3 면에 배치된다. 제1a 전극층(131a)은 제1 내부 전극(121)과 연결되어 제1 외부 전극(131)과 제1 내부 전극(121)이 전기적으로 연결될 수 있도록 하는 역할을 수행한다.
제2a 전극층(132a)은 바디의 제4 면에 배치된다. 제2a 전극층(132a)은 제2 내부 전극(122)과 연결되어 제2 외부 전극(132)과 제2 내부 전극(121)이 전기적으로 연결될 수 있도록 하는 역할을 수행한다.
제1a 및 제2a 전극층(131a, 132a)은 전기 전도성이 높은 금속 물질을 포함할 수 있으며, 내부 전극(121, 122)과의 전기적 연결성을 높이기 위하여 내부 전극(121, 122)과 동일한 금속을 포함할 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
제1a 및 제2a 전극층(131a, 132a)은 소결 전극의 형태로 제공될 수 있다. 이 경우, 소결 전의 제1a 및 제2a 전극층(131a, 132a)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(110)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
제1b 전극층(131b)은 제1a 전극층(131a) 상에 배치된다. 제1b 전극층(131b)은 제1a 전극층(131a)과 제1d 전극층(131d)을 전기적으로 연결시키며 접합 강도를 확보하는 역할을 수행한다. 또한, 제1a 전극층(131a)과 함께 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하는 역할을 수행함으로써 외부 전극의 코너부(C1)가 일정 이상의 두께(D)를 가지도록 하는 역할을 수행할 수 있다.
제2b 전극층(132b)은 제2a 전극층(132a) 상에 배치된다. 제2b 전극층(132b)은 제2a 전극층(132a)과 제2d 전극층(132d)을 전기적으로 연결시키며 접합 강도를 확보하는 역할을 수행한다. 또한, 제2a 전극층(132a)과 함께 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하는 역할을 수행함으로써 외부 전극의 코너부(C2)가 일정 이상의 두께를 가지도록 하는 역할을 수행할 수 있다.
제1b 및 제2b 전극층(131b, 132b)은 전기 전도성이 높은 금속 물질을 포함할 수 있으며, 제1d 및 제2d 전극층(131d, 132d)과의 전기적 연결성을 높이기 위하여 제1d 및 제2d 전극층(131d, 132d)과 동일한 금속을 포함할 수 있다. 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
제1b 및 제2b 전극층(131b, 132b)은 제1a 및 제2a 전극층(131a, 132a)와 마찬가지로 소결 전극의 형태로 제공될 수 있다. 이 경우, 소결 전의 제1b 및 제2b 전극층(131b, 132b)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(110)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
본 발명의 일 실시예에 따르면, 제1a 전극층(131a)은 제1 내부 전극(121)과 동일한 금속을 포함하고, 제1b 전극층(131b)은 제1d 전극층(131d)과 동일한 금속을 포함할 수 있다.
바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하기 위하여, 제1b 전극층(131b)을 배치하지 않고 제1a 전극층(131a)의 두께를 두껍게 하는 방안을 고려해 볼 수 있으나, 이 경우 접합 강도를 충분히 확보하지 못할 우려가 있다. 또한, 제1a 전극층(131a)과 제1b 전극층(131b)이 서로 동일한 금속을 포함하는 경우에도 접합 강도를 충분히 확보하지 못할 우려가 있다.
반면에, 제1a 전극층(131a)은 제1 내부 전극(121)과 동일한 금속을 포함하고, 제1b 전극층(131b)은 제1d 전극층(131d)과 동일한 금속을 포함하는 경우, 바디(110)와의 접합강도 및 제1d 및 제2d 전극층(131d, 132d)와의 접합강도를 동시에 확보할 수 있다.
보다 구체적인 예를 들면, 일반적으로 내부 전극은 Ni을 포함하며 제1d 전극층(131d)은 Cu를 포함할 수 있으므로, 제1a 전극층(131a)은 Ni을 포함하는 시트를 전사하여 형성하고, 제1b 전극층(131b, 132b)은 Cu를 포함하는 시트를 전사하여 형성할 수 있다.
또한, 제1b 전극층(131b)과 상기 제1d 전극층(131d) 사이에 1층 이상의 추가 전극층(미도시)이 더 배치될 수 있다. 추가 전극층의 개수는 특별히 제한하지 않으나, 접합 강도 및 외부 전극의 최종 두께를 고려하여 추가 전극층의 개수를 정할 수 있다.
상기 제1 추가 전극층도 제1a 및 제1b 전극층(131a, 131b)과 마찬가지로 전사 방식으로 형성된 것일 수 있다.
제1c 및 제2c 전극층(131c, 132c)은 바디의 제1 및 제2 면상에 배치된다. 제1c 및 제2c 전극층(131c, 132c)은 상술한 제1a, 제1b 전극층(131a, 131b) 및 제2a, 제2b 전극층(132a, 132b)과 함께 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하는 역할을 수행함으로써 외부 전극의 코너부(C1, C2)가 일정 이상의 두께(D)를 가지도록 하는 역할을 수행할 수 있다. 이때, 제1c 및 제2c 전극층(131c, 132c)은 바디의 제5 및 제6 면상에도 배치될 수 있다.
제1c 및 제2c 전극층(131c, 132c)은 제1a. 제1b, 제2a 및 제2b 전극층이 형성된 바디(110)를 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 딥핑한 후, 접속부 상의 페이스트를 제거함으로써 형성될 수 있다.
제1c 및 제2c 전극층(131c, 132c)에 포함되는 도전성 금속은 특별히 한정하지 않으며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
제1d 전극층(131d)은 제1b 전극층(131b) 상에 배치되며 제1c 전극층(131c) 상의 일부까지 연장되어 배치된다. 제2d 전극층(132d)은 제2b 전극층(132b) 상에 배치되며 제2c 전극층(131c) 상의 일부까지 연장되어 배치된다.
제1d 및 제2d 전극층(131d, 132d)은 제1a. 제1b, 제1c, 제2a, 제2b 및 제2c 전극층이 형성된 바디(110)를 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 딥핑하여 형성할 수 있다.
제1d 및 제2d 전극층(131d, 132d)에 포함되는 도전성 금속은 특별히 한정하지 않으며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
도 9는 제1a 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다. 도 10은 제1b 전극층을 전사 방법에 의해 형성하는 공정을 나타낸 도면이다. 도 11 및 도 12는 제1c 전극층을 형성하는 공정을 나타낸 도면이다.
도 9 내지 도 12를 참조하면, 도 9에 도시된 바와 같이, 제1a 전극층(131a)의 전사 공정의 경우, 지지대(300) 상에 제1a 전극층 시트(130a)를 마련한 후, 바디(110)를 이에 압착하여 적층부(110)의 표면에 제1a 전극층(131a)이 달라붙게 한다. 제1a 전극층 시트(130a)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함할 수 있다.
이 후, 도 10에 도시된 바와 같이, 제1b 전극층(131b)의 전사 공정의 경우, 지지대(300) 상에 제1b 전극층 시트(130b)를 마련한 후, 바디(110)를 이에 압착하여 제1a 전극층(131a)의 표면에 제1b 전극층(131b)이 달라붙게 한다. 제1b 전극층 시트(130b)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함할 수 있다.
이 후, 도 11에 도시된 바와 같이, 정반(400) 상에 도전성 페이스트(500)를 마련하고, 바디(110)를 이에 딥핑(dipping)하여 전극층(130c)를 형성한 후, 도 12에 도시된 바와 같이, 다공성 기판(porous material plate)을 이용하여 전극층(130c)의 머릿면을 제거함으로써 제1c 전극층(131c)을 형성할 수 있다.
상기 제1c 전극층(131c)을 형성한 후, 상기 제1c 전극층(131c)이 형성된 바디를 다시 한번 도전성 페이스트에 딥핑(dipping)함으로써 제1d 전극층(131d)을 형성함에 따라 제1 외부 전극(131)을 형성할 수 있다.
따라서, 제1a 및 제1b 전극층(131a, 131b)은 전사 방식으로 형성된 소결 전극일 수 있으며, 제1c 및 제1d 전극층(131c, 131d)은 딥핑 방식으로 형성된 소결 전극일 수 있다.
한편, 제1 외부 전극(131) 중 바디의 제3 면(3) 상에 배치되는 영역을 제1 접속부(A1), 제1 및 제2 면(1, 2) 상에 배치되는 영역을 제1 밴드부(B1), 제1 접속부와 제1 밴드부 사이의 영역을 제1 코너부(C1)라고 정의할 때, 상기 제1 코너부의 두께(D1)는 2.25 μm 이상일 수 있다.
제1 코너부의 두께(D1)가 2.25μm 미만인 경우에는 외부 전극 또는 도금층의 끊김 현상이 발생할 우려가 있으며, 도금액 또는 수분 등의 침투 경로가 될 수 있어 내습 신뢰성이 저하될 우려가 있다. 따라서, 제1 코너부의 두께(D1)는 2.25μm 이상인 것이 바람직하며, 보다 바람직하게는 2.3μm 이상일 수 있다.
한편, 제1 코너부의 두께(D1)의 상한은 특별히 한정할 필요는 없으며, 제1a, 제1b 및 제1c 전극층의 두께에 따라 결정될 수 있다.
또한, 제1 코너부의 두께를 D1, 바디(110)의 제1 방향 중앙부에서의 제1 접속부의 두께를 D2로 정의할 때, D1/D2는 0.17 이상일 수 있다.
D1/D2가 0.17 미만인 경우에는 외부 전극 또는 도금층의 끊김 현상이 발생할 우려가 있으며, 도금액 또는 수분 등의 침투 경로가 될 수 있어 내습 신뢰성이 저하될 우려가 있다. 또한, 제1 코너부의 두께(D1)가 2.25μm 이상이더라도 D1/D2가 0.17 미만인 경우에는 외부 전극이 너무 두꺼워질 우려가 있다. 따라서, D1/D2는 0.17 이상인 것이 바람직하며, 보다 바람직하게는 0.19 이상일 수 있다.
바디(110)의 제1 방향(Z 방향) 중앙부에서의 상기 제1a 및 제1b 전극층(131a, 131b)의 두께를 각각 Ta1 및 Tb1, 상기 제1 및 제2 내부 전극(121, 122) 중 상기 제1 방향(Z 방향) 최외측에 배치된 내부 전극이 위치하는 지점에서의 상기 제1a 및 제1b 전극층(131a, 131b)의 두께를 각각 Ta2 및 Tb2로 정의할 때, Ta2/Ta1은 0.9~1.1이고, Tb2/Tb1은 0.9~1.1일 수 있다. 여기서, 제1a 및 제1b 전극층(131a, 131b)의 두께란 제2 방향(X 방향) 길이를 의미할 수 있다.
제1a 및 제1b 전극층(131a, 131b)은 전사 방식으로 형성될 수 있으며, 이에 따라 균일한 두께를 가질 수 있는 것이다.
또한, 제1a 및 제1b 전극층(131a, 131b)이 모두 전사 방식으로 형성됨에 따라, (Ta1+Tb1)/(Ta2+Tb2)은 0.9~1.1일 수 있다.
한편, 상기 Ta2 및 Tb2의 합은 12~18μm 일 수 있다.
Ta2 및 Tb2의 합이 12μm 미만인 경우에는 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하지 못할 우려가 있으며, 18μm 초과인 경우에는 외부 전극이 너무 두꺼워질 우려가 있다.
또한, 제1c 전극층의 두께(Tc)는 8~11μm 일 수 있다. 여기서, 제1c 전극층의 두께(Tc)란 제1 방향(Z 방향)의 길이를 의미할 수 있다.
제1c 전극층의 두께(Tc)가 8μm 미만인 경우에는 바디의 모서리 부분에 페이스트(paste)가 도포될 수 있는 영역을 충분히 확보하지 못할 우려가 있으며, 11μm 초과인 경우에는 외부 전극이 너무 두꺼워질 우려가 있다.
한편, 제1 외부 전극(131)은, 상기 제1c 전극층(131c) 중 상기 제1d 전극층(131d)에 덮이지 않은 부분 및 상기 제1d 전극층(131d) 상에 배치되는 도금층(131e)을 더 포함할 수 있다. 마찬가지로, 제2 외부 전극(132)은, 상기 제2c 전극층(132c) 중 상기 제2d 전극층(132d)에 덮이지 않은 부분 및 상기 제2d 전극층(132d) 상에 배치되는 도금층(132e)을 더 포함할 수 있다.
제1d 전극층(131d)이 제1c 전극층(131c)의 일부를 덮도록 배치되므로, 제1 외부 전극의 도금층(131e)은 제1d 전극층(131d) 및 제1c 전극층(131c) 중 제1d 전극층(131d)에 덮이지 않은 부분 상에 배치될 수 있다.
도금층(131e, 132e)은 니켈(Ni), 주석(Sn), 팔라듐(Pd) 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있으며, 복수의 층으로 형성될 수 있다.
도금층(131e, 132e)에 대한 보다 구체적인 예를 들면, (131e, 132e)은 Ni 도금층 또는 Sn 도금층일 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131e, 132e)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
(실시예)
하기 표 1은 발명예에 대한 제1 코너부의 두께(D1), 바디의 제1 방향 중앙부에서의 제1 접속부의 두께(D2) 및 D1/D2 값을 기재한 것으로, 도 5에 도시된 바와 같이 제1 접속부(A1)에 제1a 전극층(131a) 및 제1b 전극층(131b)을 배치하고, 제1 밴드부(B1)에 제3 전극층(131c)을 배치한 후, 제4 전극층(131d)을 형성한 15개의 샘플 칩(시험번호 1~15)의 D1 및 D2를 측정한 것이다.
하기 표 2는 비교예에 대한 제1 코너부의 두께(D1`). 바디의 제1 방향 중앙부에서의 제1 접속부의 두께(D2`) 및 D1`/D2` 값을 기재한 것으로, 도 6에 도시된 바와 같이 제1 접속부(A1)에 제1b 전극층(131b)은 배치하지 않고 제1a 전극층(131a)만 배치하고, 제1 밴드부(B1)에 제3 전극층(131c`)을 배치한 후, 제4 전극층(131d`)을 형성한 15개의 샘플 칩(시험번호 16~30)의 D1` 및 D2`를 측정한 것이다.
또한, 시험번호 1~30의 샘플 칩에 Ni 도금을 행한 후, Ni 도금 끊김이 발생하였는지 확인하여 하기 표 1 및 표 2에 기재하였다.
| 시험번호 | D2(μm) | D1(μm) | D1/D2 | 도금 끊김 |
| 1 | 11.24 | 2.38 | 0.21 | X |
| 2 | 10.77 | 2.65 | 0.25 | X |
| 3 | 11.49 | 2.31 | 0.20 | X |
| 4 | 11.11 | 3.49 | 0.31 | X |
| 5 | 11.97 | 2.31 | 0.19 | X |
| 6 | 10.99 | 3.99 | 0.36 | X |
| 7 | 11.77 | 2.32 | 0.20 | X |
| 8 | 12.23 | 2.37 | 0.19 | X |
| 9 | 12.46 | 2.33 | 0.19 | X |
| 10 | 12.06 | 2.47 | 0.20 | X |
| 11 | 13.96 | 3.43 | 0.25 | X |
| 12 | 12.72 | 2.55 | 0.20 | X |
| 13 | 12.01 | 2.3 | 0.19 | X |
| 14 | 11.33 | 4.32 | 0.38 | X |
| 15 | 11.83 | 2.45 | 0.21 | X |
| 시험번호 | D2`(μm) | D1`(μm) | D1`/D2` | 도금 끊김 |
| 16 | 15.34 | 2.07 | 0.13 | O |
| 17 | 13.98 | 1.38 | 0.10 | O |
| 18 | 16.45 | 2 | 0.12 | O |
| 19 | 15.96 | 2.08 | 0.13 | O |
| 20 | 16.08 | 1.98 | 0.12 | O |
| 21 | 14.32 | 1.68 | 0.12 | O |
| 22 | 13.24 | 1.04 | 0.08 | O |
| 23 | 13.08 | 1.57 | 0.12 | O |
| 24 | 13.54 | 1.57 | 0.12 | O |
| 25 | 14.98 | 2.17 | 0.14 | O |
| 26 | 15.22 | 1.47 | 0.10 | O |
| 27 | 15.32 | 2.23 | 0.15 | O |
| 28 | 15.87 | 1.41 | 0.09 | O |
| 29 | 17.57 | 1.25 | 0.07 | O |
| 30 | 15.64 | 1.67 | 0.11 | O |
상기 표 1 및 표 2에서 확인할 수 있듯이, 비교예의 경우 도금 끊김이 발생하였다. 또한, 비교예의 경우 제1 코너부의 두께(D1`)를 2.25μm 이상으로 확보하기 어려웠으며, D1`/D2`도 0.17 미만인 것을 확인할 수 있다.
반면에, 발명예의 경우 시험번호 1~15 모두 도금 끊김이 발생하지 않았으며, D1도 2.25μm 이상으로 확보 가능하고, D1/D2도 0.17 이상인 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1a, 제2a 전극층
131b, 132b: 제1b, 제2b 전극층
131c, 132c: 제1c, 제2c 전극층
131d, 132d: 제1d, 제2d 전극층
131e, 132e: 도금층
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1a, 제2a 전극층
131b, 132b: 제1b, 제2b 전극층
131c, 132c: 제1c, 제2c 전극층
131d, 132d: 제1d, 제2d 전극층
131e, 132e: 도금층
Claims (12)
- 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
상기 제3 면에 배치되는 제1a 전극층, 상기 제1a 전극층 상에 배치되는 제1b 전극층, 상기 제1 및 제2 면에 배치되는 제1c 전극층, 상기 제1b 전극층 상에 배치되며 상기 제1c 전극층 상의 일부까지 연장되어 배치되는 제1d 전극층을 포함하는 제1 외부 전극; 및
상기 제4 면에 배치되는 제2a 전극층, 상기 제2a 전극층 상에 배치되는 제2b 전극층, 상기 제1 및 제2 면에 배치되는 제2c 전극층, 상기 제2b 전극층 상에 배치되며 상기 제2c 전극층 상의 일부까지 연장되어 배치되는 제2d 전극층을 포함하는 제2 외부 전극; 을 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1a 전극층은 상기 제1 내부 전극과 동일한 금속을 포함하고, 상기 제1b 전극층은 상기 제1d 전극층과 동일한 금속을 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 내부 전극 및 제1a 전극층은 Ni을 포함하며, 상기 제1b 전극층 및 제1d 전극층은 Cu를 포함하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1b 전극층과 상기 제1d 전극층 사이에 1층 이상의 추가 전극층이 더 배치되는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1a 및 제1b 전극층은 전사 방식으로 형성된 소결 전극이며, 상기 제1c 및 제1d 전극층은 딥핑 방식으로 형성된 소결 전극인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 외부 전극 중 상기 제3 면 상에 배치되는 영역을 제1 접속부, 상기 제1 및 제2 면 상에 배치되는 영역을 제1 밴드부, 상기 제1 접속부와 제1 밴드부 사이의 영역을 제1 코너부라고 정의할 때,
상기 제1 코너부의 두께는 2.25μm 이상인
적층형 전자 부품.
- 제6항에 있어서,
상기 제1 코너부의 두께를 D1, 상기 바디의 상기 제1 방향 중앙부에서의 상기 제1 접속부의 두께를 D2로 정의할 때, D1/D2는 0.17 이상인
적층형 전자 부품.
- 제1항에 있어서,
상기 바디의 상기 제1 방향 중앙부에서의 상기 제1a 및 제1b 전극층의 두께를 각각 Ta1 및 Tb1, 상기 제1 및 제2 내부 전극 중 상기 제1 방향 최외측에 배치된 내부 전극이 위치하는 지점에서의 상기 제1a 및 제1b 전극층의 두께를 각각 Ta2 및 Tb2로 정의할 때,
Ta2/Ta1은 0.9~1.1이고, Tb2/Tb1은 0.9~1.1인
적층형 전자 부품.
- 제8항에 있어서,
상기 Ta1, Ta2, Tb1 및 Tb2는 0.9 ≤ (Ta1+Tb1)/(Ta2+Tb2) ≤ 1.1을 만족하는
적층형 전자 부품.
- 제8항에 있어서,
상기 Ta2 및 Tb2의 합은 12~18μm인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1c 전극층의 두께는 8~11μm인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 외부 전극은, 상기 제1c 전극층 중 상기 제1d 전극층에 덮이지 않은 부분 및 상기 제1d 전극층 상에 배치되는 도금층을 더 포함하는
적층형 전자 부품.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200021455A KR20210106689A (ko) | 2020-02-21 | 2020-02-21 | 적층형 전자 부품 |
| US15/931,042 US11587735B2 (en) | 2020-02-21 | 2020-05-13 | Multilayer electronic component and manufacturing method thereof |
| US18/097,998 US11901130B2 (en) | 2020-02-21 | 2023-01-17 | Multilayer electronic component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200021455A KR20210106689A (ko) | 2020-02-21 | 2020-02-21 | 적층형 전자 부품 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210106689A true KR20210106689A (ko) | 2021-08-31 |
Family
ID=77366760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200021455A KR20210106689A (ko) | 2020-02-21 | 2020-02-21 | 적층형 전자 부품 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11587735B2 (ko) |
| KR (1) | KR20210106689A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021190588A (ja) * | 2020-06-01 | 2021-12-13 | 太陽誘電株式会社 | 電子部品、回路基板および電子部品の製造方法 |
| JP2021190587A (ja) | 2020-06-01 | 2021-12-13 | 太陽誘電株式会社 | 電子部品、回路基板および電子部品の製造方法 |
| KR20230138670A (ko) * | 2022-03-24 | 2023-10-05 | 삼성전기주식회사 | 적층형 전자 부품 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162357A (ja) * | 1994-11-30 | 1996-06-21 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP4957394B2 (ja) | 2007-06-04 | 2012-06-20 | 株式会社村田製作所 | セラミック電子部品及びその製造方法 |
| JP5056485B2 (ja) * | 2008-03-04 | 2012-10-24 | 株式会社村田製作所 | 積層型電子部品およびその製造方法 |
| JP5217659B2 (ja) * | 2008-06-10 | 2013-06-19 | 株式会社村田製作所 | セラミック電子部品、およびセラミック電子部品の製造方法 |
| JP2012164966A (ja) * | 2011-01-21 | 2012-08-30 | Murata Mfg Co Ltd | セラミック電子部品 |
| JP2016083774A (ja) * | 2014-10-21 | 2016-05-19 | 株式会社ソディック | 積層造形装置 |
| JP6693125B2 (ja) * | 2015-12-28 | 2020-05-13 | Tdk株式会社 | 電子部品 |
| JP2018049881A (ja) * | 2016-09-20 | 2018-03-29 | 株式会社村田製作所 | 積層セラミック電子部品およびその製造方法 |
| KR20180058634A (ko) * | 2016-11-24 | 2018-06-01 | 티디케이가부시기가이샤 | 전자 부품 |
| KR101992450B1 (ko) * | 2017-08-23 | 2019-06-25 | 삼성전기주식회사 | 커패시터 부품 및 그 제조 방법 |
| JP2019091813A (ja) * | 2017-11-15 | 2019-06-13 | 太陽誘電株式会社 | 電子部品および電子部品実装回路基板 |
| JP6965865B2 (ja) * | 2018-11-08 | 2021-11-10 | 株式会社村田製作所 | セラミック電子部品およびセラミック電子部品の製造方法 |
| JP2020107705A (ja) * | 2018-12-27 | 2020-07-09 | Tdk株式会社 | 電子部品 |
| KR20190116127A (ko) | 2019-07-05 | 2019-10-14 | 삼성전기주식회사 | 커패시터 부품 |
-
2020
- 2020-02-21 KR KR1020200021455A patent/KR20210106689A/ko not_active Application Discontinuation
- 2020-05-13 US US15/931,042 patent/US11587735B2/en active Active
-
2023
- 2023-01-17 US US18/097,998 patent/US11901130B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US11901130B2 (en) | 2024-02-13 |
| US20230154684A1 (en) | 2023-05-18 |
| US20210265114A1 (en) | 2021-08-26 |
| US11587735B2 (en) | 2023-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |