KR20230078084A - 적층 세라믹 캐패시터 - Google Patents

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KR20230078084A
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Abstract

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층 및 상기 유전체층과 번갈아 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 유전체층은 상기 제1 내부 전극에 인접한 제1 유전체층, 상기 제2 내부 전극에 인접한 제2 유전체층, 상기 제1 유전체층 및 상기 제2 유전체층 사이에 배치되는 제3 유전체층을 포함하고, 상기 제1 유전체층에 포함되는 유전체 그레인의 평균 입경을 D1, 상기 제2 유전체층에 포함되는 유전체 그레인의 평균 입경을 D2, 상기 제3 유전체층에 포함되는 유전체 그레인의 평균 입경을 D3라 할 때, D1 < D3를 만족하고 D2 < D3를 만족한다.

Description

적층 세라믹 캐패시터{LAMINATED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 캐패시터에 관한 것이다.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.
최근 적층 세라믹 커패시터는 소형화 및 고용량화를 달성하기 위해 유전체 층 또는 내부 전극층의 박층화가 진행되고 있다.
이처럼, 적층 세라믹 커패시터의 유전체층의 두께가 줄어드는 경우 정전 용량과 같은 전기적 성능은 향상될 수 있으나, 전왜현상에 의한 전왜파괴에 이르는 빈도가 증가하고, 고온 신뢰성이 약해지는 문제가 발생할 수 있다.
또한, 얇은 유전체층을 형성하는 경우 신뢰성이 약해지는 현상을 완화하기 위해 유전체의 입경을 작게하여 미립화하는 방안이 고려되고 있으나 유전율이 작아져 원하는 용량을 얻을 수 없는 문제가 발생할 수 있다.
본 발명의 여러 목적 중 하나는 정전용량과 같은 전기적 성능의 향상을 위해 유전체층의 두께를 얇게 형성하는 경우 전왜현상에 의한 전왜파괴가 일어나는 현상을 줄이고 고온신뢰성이 약해지는 문제를 해결하기 위함이다.
본 발명의 여러 목적 중 하나는 적층 세라믹 커패시터의 신뢰성을 향상시키기 위해 유전체층의 입경을 작게 하는 경우 유전율이 낮아지는 문제점을 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층 및 상기 유전체층과 번갈아 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 유전체층은 상기 제1 내부 전극에 인접한 제1 유전체층, 상기 제2 내부 전극에 인접한 제2 유전체층, 상기 제1 유전체층 및 상기 제2 유전체층 사이에 배치되는 제3 유전체층을 포함하고, 상기 제1 유전체층에 포함되는 유전체 그레인의 평균 입경을 D1, 상기 제2 유전체층에 포함되는 유전체 그레인의 평균 입경을 D2, 상기 제3 유전체층에 포함되는 유전체 그레인의 평균 입경을 D3라 할 때, D1 < D3를 만족하고 D2 < D3를 만족한다.
본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 외부 전극을 포함하며, 상기 유전체층은 제4 유전체층 및 제4 유전체층이 포함하는 유전체 그레인의 평균 입경보다 큰 평균 입경을 가지는 유전체 그레인을 포함하는 제5 유전체층을 포함하며, 상기 제4 유전체층의 평균 두께를 t4, 상기 제5 유전체층의 평균 두께를 t5라 할 때, t4 < t5를 만족한다.
본 발명의 여러 효과 중 하나는 유전체층의 두께를 얇게 형성하는 경우 전왜현상에 의한 전왜파괴가 일어나는 현상을 줄이고 고온 신뢰성이 약해지는 문제를 해결하는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 커패시터의 신뢰성을 향상시키기 위해 유전체층의 입경을 작게 하는 경우 유전율이 낮아지는 문제점을 해결하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태 또는 다른 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 일 실시형태에 따른 도 2의 P1 영역을 확대하여 나타낸 도면이다.
도 6은 본 발명의 다른 일 실시형태에 따른 도 2의 P2 영역을 확대하여 나타낸 도면이다.
도 7은 유전체 그레인의 평균 입경에 실질적인 차이가 없는 경우 전왜현상이 일어나는 양상을 나타낸 그래프 이다.
도 8은 유전체 그레인의 평균 입경에 실질적인 차이가 있는 경우 전왜현상이 일어나는 양상을 나타낸 그래프 이다.
설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층 세라믹 커패시터
이하, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대해 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층 및 상기 유전체층과 번갈아 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며, 상기 유전체층은 상기 제1 내부 전극에 인접한 제1 유전체층, 상기 제2 내부 전극에 인접한 제2 유전체층, 상기 제1 유전체층 및 상기 제2 유전체층 사이에 배치되는 제3 유전체층을 포함하고, 상기 제1 유전체층에 포함되는 유전체 그레인의 평균 입경을 D1, 상기 제2 유전체층에 포함되는 유전체 그레인의 평균 입경을 D2, 상기 제3 유전체층에 포함되는 유전체 그레인의 평균 입경을 D3라 할 때, D1 < D3를 만족하고 D2 < D3를 만족한다.
도 1을 참조하면, 바디(110)는 유전체층(111) 및 제1 내부 전극 및 제2 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 내부 전극 및 제2 면(1, 2), 상기 제1 내부 전극 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 내부 전극 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 내부 전극 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 제1 및 제3 방향(폭-두께) 방향으로 자른 단면에서 제1 내부 전극 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있다.
내부 전극(121, 122)는 제1 내부 전극 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 내부 전극 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)에서 각각 제1 내부 전극 및 제2 외부 전극과 접촉할 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)에서 제1 외부 전극과 접촉하고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)에서 제2 외부 전극과 접촉할 수 있다.
이때, 제1 내부 전극 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 내부 전극(121, 122)은 세라믹 그린 시트 상에 도전성 페이스트를 인쇄하여 내부 전극을 형성할 수 있으며, 내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이×폭, 0.4mm×0.2mm) 이하의 사이즈를 가지는 적층형 전자 부품에서 본 발명에 따른 신뢰성 및 절연 저항 향상 효과가 보다 현저해질 수 있다.
따라서, 바디의 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하일 수 있다. 즉, 0402 (길이×폭, 0.4mm×0.2mm) 사이즈 이하의 적층형 전자 부품일 수 있다.
적층 세라믹 커패시터의 경우 높은 에너지 밀도 및 전기 용량을 얻기 위해 유전체 재료로 PZT, BaTiO3와 같은 강유전체(ferroelectrics) 재료를 사용하는 경우가 많다. 이러한 재료들은 외부 전기장에 대하여 기계적 변형이 발생하는데 이러한 현상을 전왜효과(Flexoelectricity)라 한다.
종래 소형화 고용량화를 위해 유전체층을 얇게 형성하는 적층 세라믹 커패시터의 경우, 커패시터의 내부 전극 사이에 배치되는 유전체층을 동일한 크기의 분말을 이용해 소결하였다.
따라서, 소결 후 상기 유전체층의 유전체 그레인의 입경도 일정한 산포내에 존재할 수 있다.
외부에서 교류 전기장이 인가되면, 유전체 층을 형성하는 강유전체 입자는 전왜효과로 인해 지속적으로 진동하게 되므로 유전체층을 이루는 유전체 그레인들의 유전체 입경에 큰 차이가 없는 경우 전왜효과로 인해 발생한 진동을 상쇄하지 못할 수 있다.
그 결과, 적층 세라믹 커패시터에 지속적인 응력을 가하게 되어 적층 세라믹 커패시터 내부에 전왜크랙을 형성시킬 수 있으며, 이러한 크랙은 고온 신뢰성의 열화를 초래할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 따르면, 유전체층(111) 및 상기 유전체층(111)과 번갈아 배치되는 제1 내부 전극 및 제2 내부 전극(121, 122)을 포함하는 바디(110)와, 상기 바디(110) 상에 배치되어 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131) 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132)을 포함하며, 상기 유전체층(111)은 상기 제1 내부 전극(121)에 인접한 제1 유전체층(111a), 상기 제2 내부 전극(122)에 인접한 제2 유전체층(111b), 상기 제1 유전체층(111a) 및 상기 제2 유전체층(111b) 사이에 배치되는 제3 유전체층(111c)을 포함하고, 상기 제1 유전체층(111a)에 포함되는 유전체 그레인의 평균 입경을 D1, 상기 제2 유전체층(111b)에 포함되는 유전체 그레인의 평균 입경을 D2, 상기 제3 유전체층(111c)에 포함되는 유전체 그레인의 평균 입경을 D3라 할 때, D1 < D3를 만족하고 D2 < D3를 만족할 수 있다.
도 7은 유전체층의 각 영역에 포함되는 유전체 그레인의 평균 입경에 실질적인 차이가 없는 경우 전왜현상이 일어나는 양상을, 도 8은 유전체층의 각 영역에 포함되는 유전체 그레인의 평균 입경에 실질적인 차이가 있는 경우의 양상을 나타낸 그래프이다.
도 7 및 도 8을 참조하면, 도 7 의 경우 유전체 그레인의 입경에 실질적인 차이가 없어 전왜효과를 상쇄하기 어렵다. 반면, 도 8의 경우 유전체층의 각 영역을 이루는 유전체 그레인의 입경에 실질적인 차이가 있으므로 각 영역별로 전왜현상이 일어나는 양상이 다를 수 있다. 구체적으로, 평균 입경의 크기가 큰 영역에서는 전왜현상으로 인한 진동의 진동수가 크고 진폭이 작다. 반면 평균 입경의 크기가 작은 영역에서는 전왜현상으로 인한 진동의 진동수가 작고 진폭이 크다. 따라서 유전체층을 이루는 각 영역에 포함되는 유전체 그레인의 평균 입경에 충분히 차이가 나는 경우 전왜효과로 인한 진동의 상쇄 효과가 발생할 수 있다.
전왜효과로 인한 진동의 상쇄 효과가 나타나기 위해서는 바람직하게는 각 영역을 이루는 유전체 그레인의 평균 입경의 차이는 50nm 이상인 것이 바람직하나 이에 제한되는 것은 아니다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 따르면, 유전체층이 복수의 층으로 형성되고, 각 층을 이루는 유전체 그레인의 평균입경이 서로 다르기 때문에 전왜현상의 상쇄효과를 유도할 수 있다.
또한, 유전체층의 일부 영역에 작은 유전체 입경을 가지는 제1 내부 전극 및 제2 유전체층을 형성하고 BDV, DC-BIAS 특성을 향상 시킬 수 있음과 동시에 상기 제1 내부 전극 및 제2 유전체층 사이에 상대적으로 큰 유전체 입경을 가지는 제3 유전체층을 형성함으로써 정전용량을 확보할 수 있다.
도 5를 참조하면, 상기 제1 유전체층(111a), 제2 유전체층(111b) 및 제3 유전체층(111c)은 서로 다른 평균 입경의 유전체 그레인으로 이루어진 유전체층(111)을 구분하는 단위일 수 있다.
각 영역을 이루고 있는 유전체 그레인들의 입경은 그 제조 방법에 따라 각 영역 내에서 실질적으로 동일할 수 있으며, 일정한 산포 내의 입경을 가지도록 조절될 수 있다.
또한, 제1 유전체층(111a)에 포함되는 유전체 그레인의 평균 입경(D1), 제2 유전체층(111b)에 포함되는 유전체 그레인의 평균 입경(D2) 및 제3 유전체층(111c)에 포함되는 유전체 그레인의 평균 입경(D3)는 서로 상이하거나 실질적으로 동일 할 수 있다.
D1, D2, D3가 서로 상이한 경우 유전체층을 주사 전자 현미경(SEM)을 사용하여 관찰하면 각 영역의 구분이 용이할 수 있다.
여기서, 각 영역에 포함되는 유전체 그레인의 평균 입경의 차이는 50nm 이상인 것이 바람직하다.
여기서, 제1 유전체층(111a)은 제1 내부 전극(121)의 하면 에서부터 제3 유전체층(111c)의 상면까지의 영역을, 제2 유전체층(111b)은 제2 내부 전극(122)의 상면 에서부터 제3 유전체층(111c)의 하면 까지의 영역을 의미할 수 있다.
적층 세라믹 커패시터의 마진부, 커버부 및 유전체층은 유전체 그레인을 포함하고, 상기 유전체 그레인의 「평균 입경」은 적층 세라믹 전자부품의 중심을 지나는 길이두께 방향-두께 방향 단면에 대하여, 길이 방향의 등간격의 10 곳을 주사전자현미경(SEM)으로 촬영한 후, 이미지 분석 프로그램(Leica Microsystem社의 LAS X Grain Expert)을 이용하여 계산한 평균값을 의미할 수 있다.
일 실시예에 따르면 상기 D1에 대한 상기 D3의 비(D3/D1)은 1.3 내지 2.3을 만족하고, 상기 D2에 대한 상기D3의 비(D3/D2)은 1.3 내지 2.3을 만족할 수 있다.
D3/D1 및 D2/D1이 1.3 미만일 경우 각 영역별 유전체 그레인의 입경 차이가 적으므로 전왜현상을 상쇄하는 효과를 유도하기 어려울 수 있다.
D3/D1 및 D2/D1이 2.3을 초과할 경우 각 영역별 유전체 그레인의 입경 차이가 커지므로 고온 신뢰성의 열화를 초래할 수 있다.
D3/D1 및 D2/D1을 상기 범위가 되도록 조절함으로써, 전왜현상을 더욱 상쇄할 수 있고, 고온 신뢰성의 열화를 방지할 수 있다.
일 실시예에 따르면, 상기 제1 유전체층(111a)의 평균 두께를 t1, 상기 제2 유전체층(111b)의 평균 두께를 t2, 상기 제3 유전체층(111c)의 평균 두께를 t3라 할 때, t1 < t3를 만족하고 t2 < t3를 만족할 수 있다.
제1 내부 전극 및 제2 유전체층(111a, 111b)은 제3 유전체층(111c)보다 작은 평균 입경을 가지는 유전체 그레인으로 이루어져 있으므로 DC-bias, TCC 특성 향상, Short 불량 개선 등 신뢰성을 향상시키는 역할을 할 수 있다.
반면에 제3 유전체층(111c)은 제1 내부 전극 및 제2 유전체층(111a, 111b)보다 큰 평균 입경을 가지는 유전체 그레인으로 이루어져 있기 때문에 고용량의 적층 세라믹 커패시터를 확보하는 역할을 할 수 있다.
제1 내부 전극 및 제2 유전체층(111a, 111b)은 신뢰성 향상에 기여하며, 제 3영역을 사이에 두고 배치되므로 그 두께(t1, t2)가 제3 유전체층(111c)의 두께(t3)에 비해 1/3~1/10 수준이어도 신뢰성 증가 효과를 낼 수 있다.
따라서, 유전체층(111)의 각 영역(111a, 111b, 111c)의 두께 t1, t2, t3를 유기적으로 조절함으로써 적층 세라믹 커패시터의 신뢰성을 향상시키면서도 고용량을 확보할 수 있다.
유전체층(111) 및 제1 유전체층 내지 제3 유전체층(111a, 111b, 111c)의 평균 두께는 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 용량 형성부(A)의 길이 방향 등간격 10개 지점에서 유전체층(111)의 유전체 그레인의 평균 입경이 두께 방향을 따라 1.3배 내지 2.3배로 변화되는 구간을 나누어 제1 유전체층 내지 제3 유전체층(111a, 111b, 111c)으로 구분하고 그 두께를 측정한 평균 값일 수 있다.
유전체층(111)의 평균 두께가 0.41 μm 이하의 박막인 경우, 전왜현상으로 인한 진동에 의해 더 많은 크랙이 발생할 수 있으며, 고용량을 확보하기 어려울 수 있다.
그러나, 유전체층(111)의 평균 두께가 0.41 μm 이하인 경우에도 D1 < D3를 만족하고 D2 < D3를 만족하게 함으로써 전왜현상을 상쇄하여 전왜크랙의 발생을 억제함과 동시에 충분한 정전용량을 확보할 수 있다.
여기서, 유전체층(111)의 평균 두께가 0.41 μm 이하라는 의미는 반드시 유전체층(111)의 평균 두께가 0.41 μm 이하여야 한다는 의미가 아니라, 종래의 적층 세라믹 커패시터의 유전체층의 두께보다 얇은 것을 의미할 수 있다.
제1 유전체층(111a) 및 제2 유전체층(111b)에 포함되는 유전체 그레인의 평균 입경(D1, D2)과 제3 유전체층(111c)에 포함되는 유전체 그레인의 평균 입경(D3)의 차이가 50nm 미만인 경우, 전왜효과의 상쇄효과가 충분하지 않아 전왜크랙의 발생을 방지하기 어려울 수 있으며, 제1 유전체층 내지 제3 유전체층(111a, 111b, 111c)을 구분하기 어려울 수 있다.
일 실시예에 따르면, 상기 D1과 상기 D3의 차이는 50nm 이상이고, 상기 D2와 상기 D3의 차이는 50nm 이상으로 조절함으로써 전왜효과의 상쇄 효과를 충분히 확보 하여 전왜크랙의 발생을 억제할 수 있다.
한편, D1과 D3의 차이 및 D2와 D3의 차이의 상한 값은 유전체층(111)의 두께를 고려하여 정할 수 있다.
상술한 바와 같이 제3 유전체층(111c)은 제1 내부 전극 및 제2 유전체층(111a, 111b)보다 유전체 그레인의 입경이 커서 적층 세라믹 커패시터의 용량을 향상시키는 역할을 할 수 있다.
따라서, 제1 내부 전극 및 제2 유전체층(111a, 111b)을 제3 유전체층(111c)의 상면 및 하면에 배치하는 경우, 신뢰성 확보에서는 용이하나 제3 유전체층(111c)의 두께(t3)가 유전체층의 두께(td)에 대하여 충분하지 않은 경우 적층 세라믹 커패시터의 높은 정전용량을 확보하기 어려울 수 있다.
일 실시예에 따르면, 상기 유전체층의 두께를 td라 했을 때, 상기 td에 대한 상기 t1의 비(t1/td)는 1/4 이하이고, 상기 td에 대한 t2 비(t2/td)는 1/4 이하fh 조절 함으로써 제1 내부 전극 및 제2 유전체층(111a, 111b)이 제3 유전체층(111c)의 상면 또는 하면에 배치되더라도 적층 세라믹 커패시터의 고용량을 확보할 수 있음과 동시에 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명하되, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 실시예들과 중복되는 서술은 생략한다.
본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터에 따르면, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 외부 전극을 포함하며, 상기 유전체층은 제4 유전체층 및 제4 유전체층이 포함하는 유전체 그레인의 평균 입경보다 큰 평균 입경을 가지는 유전체 그레인을 포함하는 제5 유전체층을 포함하며, 상기 제4 유전체층의 평균 두께를 t4, 상기 제5 유전체층의 평균 두께를 t5라 할 때, t4 < t5를 만족한다.
도 6을 참조하면, 상기 유전체층(111)은 서로 다른 평균 입경의 유전체 그레인을 포함하는 제4 유전체층(111d) 및 제5 유전체층(111e)으로 이루어질 수 있다.
즉, 제4 유전체층(111d)에 포함되는 유전체 그레인의 평균 입경(D4)보다 제5 유전체층(111e)에 포함되는 유전체 그레인의 평균 입경(D5)이 더 클 수 있다.
여기서, D5가 D4 보다 더 크다는 의미는 상술한 전왜현상의 상쇄효과가 일어나기에 충분한 차이가 있다는 의미일 수 있으며, 바람직하게는 50nm 이상의 차이가 나거나, 상기 제4 유전체층(111d)에 포함되는 유전체 그레인의 평균 입경(D4)에 대한 상기 제5 유전체층(111e)에 포함되는 유전체 그레인의 평균 입경(D5)의 비(D5/D4)은 1.3 이상인 것을 의미할 수 있다.
도 6에서는 제4 유전체층(111d)이 유전체층(111)의 상부에, 제5 유전체층(111e)이 유전체층(111)의 하부에 형성되어 있으나, 본 발명은 이에 제한되지 않으며, 제4 유전체층(111d)과 제5 유전체층(111e)이 배치되는 위치는 서로 바뀔 수 있다.
따라서, 상기 유전체층(111)은 상기 내부 전극(121, 122)의 적층 방향으로의 일단면에 인접한 제4 유전체층(111d) 상기 내부 전극의 적층 방향으로의 타단면에 인접한 제5 유전체층(111e)을 포함할 수 있으나 이에 제한되는 것은 아니며, 상기 유전체층(111)은 제4 유전체층(111d) 및 제4 유전체층(111d)이 포함하는 유전체 그레인의 평균 입경보다 큰 평균 입경을 가지는 유전체 그레인을 포함하는 제5 유전체층(111e)을 포함할 수 있다.
또한 상기 제4 유전체층(111d)에 포함되는 유전체 그레인의 평균 입경(D4)은 제5 유전체층(111e)에 포함되는 유전체 그레인의 평균 입경(D5)보다 작을 수 있다.
여기서 D4와 D5는 50nm이상 차이날 수 있으며, 이러한 차이로 인해 유전체층은 주사전자현미경(SEM) 도는 투과전자현미경(TEM)으로 관찰하면 충분히 구분될 수 있다.
한편, D4와 D5의 차이의 상한 값은 유전체층(111)의 두께를 고려하여 정할 수 있다.
제4 유전체층(111d)은 유전체 그레인의 평균 입경(D4)이 제5 유전체층(111e)의 유전체 그레인의 평균 입경(D5)보다 작기 때문에 고온 신뢰성을 향상시키는 역할을 할 수 있다.
제5 유전체층(111e)은 유전체 그레인의 평균 입경(D5)이 제4 유전체층(111d)의 유전체 그레인의 평균 입경(D4)보다 작기 때문에 정전용량을 확보하는 역할을 할 수 있다.
제4 유전체층(111d)은 신뢰성 향상에 기여하므로 그 두께가 제5 유전체층(111e)에 비해 1/3 내지 1/10 수준이어도 신뢰성 증가 효과를 낼 수 있는 반면, 제5 유전체층(111e)은 충분한 정전용량을 확보해야 하므로 전체 유전체층(111) 내에서 충분한 비중을 차지해야 한다.
본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터에 따르면, 유전체 그레인의 평균 입경이 상대적으로 작은 제4 유전체층(111d)의 평균 두께(t4)보다 유전체 그레인의 평균 입경이 상대적으로 큰 제5 유전체층(111e)의 두께(t5)를 크게 함으로써, 적층 세라믹 커패시터의 신뢰성을 확보함과 동시에 충분한 정전용량을 확보할 수 있다.
일 실시예에 따르면, 상기 제5 유전체층(111e)의 평균 두께(t5)에 대한 상기 제4 유전체층(111d)의 평균 두께(t4)의 비(t4/t5)는 1/10 내지 1/3을 만족할 수 있다.
따라서, 상술한 바와 같이 충분한 정전용량을 확보함과 동시에 고온 신뢰성을 향상시킬 수 있다.
상술한 바와 같이. D5/D4이 1.3 미만인 경우 각 영역별 유전체 그레인의 입경 차이가 적으므로 전왜현상을 상쇄하는 효과를 유도하기 어려울 수 있다.
또한, D5/D4이 2.3을 초과하는 경우, 각 영역별 유전체 그레인의 입경 차이가 커지므로 고온 신뢰성의 열화를 초래할 수 있다.
일 실시예에 따르면, 상기 제4 유전체층에 포함되는 유전체 그레인의 평균 입경(D4)에 대한 상기 제5 유전체층에 포함되는 유전체 그레인의 평균 입경(D5)의 비(D5/D4)은 1.3 내지 2.3을 만족함으로써, 전왜현상의 상쇄효과를 유도할 수 있을 정도로 충분한 D4 및 D5의 차이를 확보함과 동시에 고온 신뢰성의 열화를 방지할 수 있다.
일 실시예에 따르면, 상기 유전체층(111)의 평균 두께는 0.41 μm 이하일 수 있다.
유전체층의 평균 두께가 0.41 μm 이하의 박막인 경우, 전왜현상으로 인한 진동에 의해 더 많은 크랙이 발생할 수 있으며, 고용량을 확보하기 어려울 수 있다.
그러나, 유전체층(111)의 평균 두께가 0.41 μm 이하인 경우에도 D4 < D5를 만족하고, t4 < t5를 만족하게 함으로써, 전왜현상을 상쇄하여 전왜크랙의 발생을 억제함과 동시에 충분한 정전용량을 확보할 수 있다.
여기서, 유전체층(111)의 평균 두께가 0.41 μm 이하라는 의미는 반드시 유전체층(111)의 평균 두께가 0.41 μm 이하여야 한다는 의미가 아니라, 종래의 적층 세라믹 커패시터의 유전체층의 두께보다 얇은 것을 의미할 수 있다.
적층 세라믹 커패시터의 제조 방법
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하며, 상술할 제조 방법은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 제조하는 경우도 마찬가지로 적용될 수 있다.
우선, 복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 바디(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 소정의 두께, 예를 들어 0.41 μm 이하의 두께를 가지는 시트(sheet) 형상으로 제작할 수 있다.
보통 전극과 전극 사이의 유전체 층은 하나의 세라믹 시트로 형성되나, 충분한 두께를 확보하기 위해 동일한 세라믹 시트를 여러 장 적층 하기도 한다.
한편, 본 발명의 일 실시예에 따르면, 내부 전극 사이의 유전체 층을 2가지 이상의 서로 다른 세라믹 그린시트로 형성할 수 있다.
여기서 서로 다른 세라믹 그린시트란, 조성이나 재료가 되는 분말의 크기를 의미할 수 있다.
본 발명의 일 실시예에 따르면 PET Film의 상면에 미립 모재와 입성장을 억제할 수 있는 Mg, Dy 또는 Tb를 첨가하여 제1 세라믹 그린시트를 형성한다.
그 후 제1 세라믹 그린시트의 상면에 조립 모재를 사용하여 제2 세라믹 그린시트를 형성한다.
다음으로, 제2 세라믹 그린시트의 상면에 제1 세라믹 그린시트와 동일한 조성을 가지는 제3 세라믹 그린시트를 형성한다.
이때, 세라믹 그린시트에 포함되는 모재는 타이타늄산바륨(BaTiO3)계 화합물일 수 있으며, 바람직하게는 Ba/Ti가 0.9950 내지 1.0050일 수 있으나 이에 제한되는 것은 아니다.
따라서, 소성 후 제1 세라믹 그린시트에 대응되는 영역은 유전체층의 제1 유전체층, 제2 세라믹 그린시트에 대응되는 영역은 유전체층의 제3 유전체층, 제3 세라믹 그린시트에 대응되는 영역은 유전체층의 제2 유전체층일 수 있다.
유전체층의 각 영역이 형성되는 위치, 두께, 유전체 그레인의 입경은 상술한 방법을 이용하여 조절할 수 있으나 이에 제한되는 것은 아니다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.41 μm 이하의 두께로 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성한다.
상기 내부 전극용 도전성 페이스트는 Ni: 94.0~99.6 wt% 및 Cu: 0.4~6.0 wt%를 포함하여 형성할 수 있다. 에를 들어, Ni 분말과 Cu 분말을 혼합하거나, Ni-Cu 합금 분말을 포함하여 내부 전극용 도전성 페이스트를 형성할 수 있다. 이때, 내부 전극용 도전성 페이스트는 Ni-Cu 합금 분말을 포함하며 세라믹 공재를 포함하지 않을 수 있다.
내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.
도 4를 참조하면, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 내부 전극을 서로 압착시켜 적층체를 구성할 수 있다.
또한, 적층체의 상하에는 적어도 1 개 이상의 세라믹 그린 시트를 적층하여 커버부(112, 113)를 형성할 수 있다.
커버부(112, 113)는 적층체의 내부에 위치한 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는다는 점에서 유전체층(111)과 차이를 갖는다.
이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 바디(110)를 완성한다.
이후, 바디(110)의 양측 면에 노출된 제1 내부 전극 및 제2 내부 전극의 노출 부분을 덮어 제1 내부 전극 및 제2 내부 전극과 전기적으로 연결될 수 있도록 제1 내부 전극 및 제2 외부 전극(131, 132)을 형성할 수 있다.
이때, 제1 내부 전극 및 제2 외부 전극(131, 132)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
(실시예)
하기 표 1은 적층 세라믹 커패시터의 액티브 영역내의 유전체층이 서로 다른 및 유전체 그레인 평균 입경을 가지는 제4 및 제5 유전체층으로 나뉘는 샘플 칩을 준비한 후, 제4 유전체층에 포함되는 유전체 그레인의 평균 입경(D4)에 대한 제5 유전체층에 포함되는 유전체 그레인의 평균 입경(D5)의 비에 따른 고온 가속 수명, 전왜크랙의 발생 빈도의 변화를 측정하여 기재한 것이다.
각 영역에 포함되는 유전체 그레인의 평균 입경은 다음과 같이 측정할 수 있다.
유전체 그레인의 「평균 입경」은 적층 세라믹 전자부품의 중심을 지나는 길이두께 방향-두께 방향 단면에 대하여, 길이 방향의 등간격의 10 곳을 주사전자현미경(SEM)으로 촬영한 후, 이미지 분석 프로그램(Leica Microsystem社의 LAS X Grain Expert)을 이용하여 계산한 평균값을 의미할 수 있다.
고온 가속 수명 시험은 각 시험번호 당 400개의 샘플에 대하여 150℃, 2.0V, 24HR 조건으로 고온 가속 수명을 평가하여 발생고장 수를 확인하였다. 발생고장의 경우 고온 가속 수명 평가에서 절연저항이 104Ω 이하인 경우를 발생고장으로 판단하였다.
전왜크랙의 발생 빈도는 전압에 따른 변위 발생량으로 확인할 수 있으며, 전왜 크랙을 평가하기 위하여 전압을 인가할 수 있는 기판에 실장하였다. 기판에 실장 시 기판 도금부에 페이스트를 도포하고 바디의 커버부로 실장 후 열처리를 하여 기판상에 고정하였다. 바디 커버부 상단에 변위 센서를 장착하고 전압을 가하여 전왜 크랙을 확인할 수 있다. 전압 인가 시 승압 속도를 20V/sec 로 설정하여 0V ~ 350V 까지 인가 시 크랙이 발생하는 전압을 확인할 수 있으며, D5/D4 비율에 대한 전왜 크랙 발생 전압을 상대 비교할 수 있다
시험번호 D5/D4 고온 가속수명
(150℃ 2.0VR 24HR)		 전왜크랙 발생빈도
1* 2.7 400/400 0%
2* 2.5 28/400 0%
3 2.3 0/400 0%
4 2.1 0/400 0%
5 1.9 0/400 0%
6 1.7 0/400 0%
7 1.5 0/400 0%
8 1.3 1/400 0%
9* 1.1 10/400 86%
10* 0.9 11/400 88%
11* 0.7 4/400 0%
12* 0.5 3/400 0%
*비교예
D5/D4가 2.3을 초과하는 시험번호 1 내지 2의 경우, 고온 가속수명 향상효과가 부족하거나 없음을 확인할 수 있다.
D5/D4가 1.3보다 작은 시험번호 9 내지 10의 경우 전왜현상을 상쇄하는 효과가 없거나 부족함을 확인할 수 있으며, 11 내지 12의 경우 고온 가속수명 향상효과가 부족함을 확인할 수 있다.
따라서, D5/D4는 1.3 내지 2.3을 만족하는 것이 바람직하며, 더 바람직하게는 D5/D4가 1.5 내지 2.3을 만족할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
111a: 제1 유전체층
111b: 제2 유전체층
111c: 제3 유전체층
111d: 제4 유전체층
111e: 제5 유전체층
112, 113: 커버부
114, 115: 마진부
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (15)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 내부 전극 및 제2 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하며,
    상기 유전체층은 상기 제1 내부 전극에 인접한 제1 유전체층, 상기 제2 내부 전극에 인접한 제2 유전체층, 상기 제1 유전체층 및 상기 제2 유전체층 사이에 배치되는 제3 유전체층을 포함하고,
    상기 제1 유전체층에 포함되는 유전체 그레인의 평균 입경을 D1, 상기 제2 유전체층에 포함되는 유전체 그레인의 평균 입경을 D2, 상기 제3 유전체층에 포함되는 유전체 그레인의 평균 입경을 D3라 할 때, D1 < D3 및 D2 < D3를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 D1에 대한 상기 D3의 비(D3/D1)는 1.3 내지 2.3을 만족하고, 상기 D2에 대한 상기D3의 비(D3/D2)는 1.3 내지 2.3을 만족하는
    적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 유전체층의 평균 두께를 t1, 상기 제2 유전체층의 평균 두께를 t2, 상기 제3 유전체층의 평균 두께를 t3라 할 때, t1 < t3 및 t2 < t3를 만족하는
    적층 세라믹 커패시터
  4. 제3항에 있어서,
    상기 t3에 대한 상기 t1의 비(t1/t3)는 1/10 내지 1/3을 만족하고, 상기 t3에 대한 상기 t2의 비(t2/t3)는 1/10 내지 1/3을 만족하는
    적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.41 μm 이하인
    적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 D1과 상기 D3의 차이는 50nm 이상이고, 상기 D2와 상기 D3의 차이는 50nm 이상인
    적층 세라믹 커패시터.
  7. 제3항에 있어서,
    상기 유전체층의 두께를 td라 할 때, 상기 td에 대한 상기 t1의 비(t1/td)는 1/4 이하이고, 상기 td에 대한 t2 비(t2/td)는 1/4 이하인
    적층 세라믹 커패시터.
  8. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 내부 전극을 포함하는 바디와, 상기 바디 상에 배치되어 상기 내부 전극과 연결되는 외부 전극을 포함하며,
    상기 유전체층은 제4 유전체층 및 제4 유전체층이 포함하는 유전체 그레인의 평균 입경보다 큰 평균 입경을 가지는 유전체 그레인을 포함하는 제5 유전체층을 포함하며,
    상기 제4 유전체층의 평균 두께를 t4, 상기 제5 유전체층의 평균 두께를 t5라 할 때, t4 < t5를 만족하는
    적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 t5에 대한 상기 t4의 비(t4/t5)는 1/10 내지 1/3인
    적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 제4 유전체층이 포함하는 유전체 그레인의 평균 입경을 D4, 상기 제5 유전체층이 포함하는 유전체 그레인의 평균 입경을 D5라 할 때,
    상기 D4에 대한 상기 D5의 비(D5/D4)는 1.3 내지 2.3인
    적층 세라믹 커패시터.
  11. 제8항에 있어서,
    상기 유전체층의 평균 두께는 0.41 μm 이하인
    적층 세라믹 커패시터.
  12. 제8항에 있어서,
    상기 제4 유전체층이 포함하는 유전체 그레인의 평균 입경을 D4, 상기 제5 유전체층이 포함하는 유전체 그레인의 평균 입경을 D5라 할 때,
    상기 D4와 상기 D5의 차이는 50nm 이상인
    적층 세라믹 커패시터.
  13. 제8항에 있어서,
    상기 유전체층의 평균 두께를 td라 할 때, 상기 td에 대한 상기 t4의 비는 1/4 이하인
    적층 세라믹 커패시터.
  14. 제8항에 있어서,
    상기 제4 유전체층은 상기 제5 유전체층의 상부에 배치되는
    적층 세라믹 커패시터.
  15. 제8항에 있어서
    상기 제4 유전체층은 상기 제5 유전체층의 하부에 배치되는
    적층 세라믹 커패시터.
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