KR20220104513A - 적층형 전자 부품 - Google Patents

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KR20220104513A
KR20220104513A KR1020210006926A KR20210006926A KR20220104513A KR 20220104513 A KR20220104513 A KR 20220104513A KR 1020210006926 A KR1020210006926 A KR 1020210006926A KR 20210006926 A KR20210006926 A KR 20210006926A KR 20220104513 A KR20220104513 A KR 20220104513A
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KR1020210006926A
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전희선
김형욱
박재성
안혁순
이규탁
장은하
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m으로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m2라 할 때, 상기 유전체층 및 사이드 마진부는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부의 두께 감소 등에 의해 내습 신뢰성이 저하될 수 있는 문제점이 있었다. 또한, 사이드 마진부를 별도로 부착하는 방법을 사용할 경우, 일반적으로 사이드 마진부의 유전체 결정립의 평균 크기가 액티브부의 유전체 결정립 크기보다 증가하게 되며, 이에 따라 액티브부와 사이드 마진부의 유전체 결정립 크기 편차에 의해 신뢰성이 저하되는 문제점이 발생할 수 있었다.
따라서, 사이드 마진부의 입성장을 억제하여 사이드 마진부와 액티브부의 유전체층의 유전체 결정립 크기의 편차를 줄임으로써 신뢰성을 향상시킬 수 있는 방안이 요구되고 있는 실정이다.
본 발명의 여러 목적 중 하나는 적층형 전자 부품의 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 액티브부와 사이드 마진부의 유전체 결정립 크기 편차를 줄이기 위함이다.
본 발명의 여러 목적 중 하나는 신뢰성 높은 소형, 고용량 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m으로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m2라 할 때, 상기 유전체층 및 사이드 마진부는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 a에서 유전체 결정립 평균 크기를 Da, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m에서 유전체 결정립 평균 크기를 Dm이라 할 때, Da/Dm은 0.5 초과 1.5 미만이다.
본 발명의 여러 효과 중 하나는 위치별 Si 함량을 제어함으로써 적층형 전자 부품의 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 액티브부와 사이드 마진부의 유전체 결정립 크기 편차를 줄인 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 K1 영역을 확대한 도면이다.
도 7은 시험번호 15에 대한 액티브부와 마진부의 계면 근처를 TEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다.
도 8은 시험번호 5에 대한 액티브부와 마진부의 계면 근처를 TEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 K1 영역을 확대한 도면이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 복수의 유전체층(111)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제5 및 제6 면에 배치되는 사이드 마진부(114, 115); 및 상기 제3 및 제4 면에 배치되는 외부 전극(131, 132); 을 포함하고, 상기 바디는 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 액티브부(Ac) 및 상기 액티브부의 상기 제1 방향 상부 및 하부에 배치되는 커버부(112, 113)를 포함하며, 상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m으로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m2라 할 때, 상기 유전체층 및 사이드 마진부는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께(td)는 0.6μm 이하일 수 있다. 여기서, 유전체층(111)의 두께(td)는 유전체층(111)의 평균 두께를 의미할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 액티브부(Ac)와 상기 액티브부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
또한, 상기 액티브부(Ac)의 측면에는 사이드 마진부(114, 115)가 배치될 수 있다.
사이드 마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 사이드 마진부(114)와 제5 면(5)에 배치된 제2 사이드 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 바디(110)의 제3 방향 양 단면(end surfaces)에 배치될 수 있다.
사이드 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
사이드 마진부(114, 115)는 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 제3 방향 양 단면(end surfaces)에 제3 방향으로 적층하여 형성될 수 있다.
도 6을 참조하면, 액티브부(Ac)와 사이드 마진부(114, 115)의 경계로부터 상기 액티브부(Ac) 쪽으로 3μm 이격된 영역까지를 a, 상기 액티브부(Ac)와 사이드 마진부(114, 115)의 경계로부터 상기 사이드 마진부(114, 115)의 외측으로 3μm 이격된 영역까지를 m, 상기 m으로부터 상기 사이드 마진부(114, 115)의 외측으로 3μm 이격된 영역까지를 m2라 할 때, 상기 유전체층(111) 및 사이드 마진부(114, 115)는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높을 수 있다. 한편, 도 6은 제2 사이드 마진부(115)를 도시하고 있으나, 제2 사이드 마진부(115)에 한정되는 것은 아니며 제1 사이드 마진부(114)에도 동일하게 적용될 수 있다.
소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다. 사이드 마진부를 별도로 부착하는 방법을 사용할 경우, 일반적으로 사이드 마진부의 유전체 결정립의 평균 크기가 액티브부의 유전체 결정립 크기보다 증가하게 되며, 이에 따라 액티브부와 사이드 마진부의 유전체 결정립 크기 편차에 의해 신뢰성이 저하되는 문제점이 발생할 수 있었다.
사이드 마진부를 형성하기 위한 세라믹 그린 시트와 유전체층을 형성하기 위한 세라믹 그린 시트가 동일 조성을 가지는 경우, 일반적으로 적층 및 소성 과정을 거친 후에 m2에서의 Si 평균 함량이 가장 높게 나타나며, m에서의 유전체 결정립이 과도하게 성장하여 결정립 크기가 커지게 된다.
반면에, 본 발명의 일 실시 형태에 따르면, m의 Si 평균 함량을 a의 Si 평균 함량 및 m2의 Si 평균 함량보다 높게 제어함으로써, m이 저온 치밀화에 유리한 조성을 가지게 하여 신뢰성을 향상시킬 수 있다. Si는 소성 중 액상화를 통해 저온 치밀화에 기여하는 원소이다. 따라서, m의 Si 함량을 a 및 m2보다 상대적으로 높게 제어함으로써, m이 저온 치밀화에 유리한 조성을 가짐에 따라, m의 유전체 결정립 크기가 커지는 것을 억제하여 내전압 파괴가 주로 발생할 수 있는 m에서의 치밀도를 향상시키고 액티브부의 유전체 결정립 크기와의 편차를 줄여 신뢰성을 향상시킬 수 있다.
일 실시예에서, 상기 a에서 유전체 결정립 평균 크기를 Da, 상기 m에서 유전체 결정립 평균 크기를 Dm이라 할 때, Da/Dm은 0.5 초과 1.5 미만일 수 있다.
Da/Dm이 0.5 이하이거나 1.5 이상인 경우에는, 액티브부(Ac)와 사이드 마진부(114, 115)의 유전체 결정립 크기 편차가 커져서 신뢰성이 저하될 우려가 있다. 따라서, Da/Dm은 0.5 초과 1.5 미만인 것이 바람직하며, 보다 바람직하게는 Da/Dm은 0.88 이상 1.38 이하일 수 있다.
이때, 위치별 유전체 평균 결정립 크기(Da, Dm)는 제1 및 제3 방향으로 절단한 단면(cross-section)에서 측정된 것일 수 있다. 또한, 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면에서 측정된 것일 수 있다.
일 실시예에서, 상기 유전체층 및 사이드 마진부는 Al을 더 포함하며, 상기 m의 Al 평균 함량은 상기 a의 Al 평균 함량 및 상기 m2의 Al 평균 함량보다 높을 수 있다.
Al도 Si와 마찬가지로 소성 중 액상화를 통해 저온 치밀화에 기여하는 원소이다. 따라서, m의 Al 함량을 a 및 m2보다 상대적으로 높게 제어함으로써, m이 저온 치밀화에 유리한 조성을 가짐에 따라, m의 유전체 결정립 크기가 커지는 것을 억제하여 내전압 파괴가 주로 발생할 수 있는 m에서의 치밀도를 향상시키고 액티브부의 유전체 결정립 크기와의 편차를 줄여 신뢰성을 향상시킬 수 있다.
일 실시예에서, m의 Si 함량 및 Al 함량의 피크 값은 m2의 Si 함량 및 Al 함량의 피크 값보다 높을 수 있다.
사이드 마진부를 형성하기 위한 세라믹 그린 시트와 유전체층을 형성하기 위한 세라믹 그린 시트가 동일 조성을 가지는 경우, 일반적으로 m2에서 Si 함량 및 Al 함량이 피크 값을 가지게 된다.
반면에, 본 발명의 일 실시 형태에 따르면, m에서 Si 함량 및 Al 함량이 피크 값을 가질 수 있다. 다만, m2에서도 Si 함량 및 Al 함량이 피크 값을 가질 수 있으나, m의 Si 함량 및 Al 함량의 피크 값이 m2의 Si 함량 및 Al 함량의 피크 값보다 높을 수 있다. 이에 따라, 액티브부(Ac)와 사이드 마진부(114, 115)의 유전체 결정립 크기 편차를 작게 하여 신뢰성을 향상시킬 수 있다.
일 실시예에서, m에서 Si 함량이 피크 값을 가지는 지점과 상기 Al 함량이 피크 값을 가지는 지점의 거리 차이는 0.3μm 이하일 수 있다. 즉, m에서의 Al 함량은 Si 함량과 동일 분포 거동을 나타낼 수 있다. 이때, m에서 Si 함량 및 Al 함량은 동일 지점에서 피크 값을 가질 수 있다.
한편, m에서의 Si 함량 및 Al 함량의 구체적인 수치 범위는 제품 규격, 제조 조건 등 여러 가지 조건 등을 고려하여 구체적으로 결정할 수 있으므로 특별히 한정할 필요는 없다.
제한되지 않은 일 예로, m의 Si 평균 함량은 BaTiO3 100몰 대비 2몰 이상 7몰 이하일 수 있으며, m의 Al 평균 함량은 BaTiO3 100몰 대비 1.5몰 이상 3몰 이하일 수 있다.
일 실시예에서, 유전체층(111) 및 사이드 마진부(114, 115)는 Mg 및 Dy 중 하나 이상을 더 포함할 수 있다.
일 실시예에서, 유전체층(111)은 제1 세라믹 그린 시트를 제1 방향으로 적층하여 형성할 수 있으며, 사이드 마진부(114, 115)는 제2 세라믹 그린 시트를 액티브부(Ac)의 제3 방향 양 단면(end surfaces)에 제3 방향으로 적층하여 형성할 수 있다.
이때, 상기 제1 세라믹 그린시트의 BaTiO3 100몰 대비 Si 및 Al 함량을 각각 C1a 및 C1b라 하고, 상기 제2 세라믹 그린시트의 BaTiO3 100몰 대비 Si 및 Al 함량을 각각 C2a 및 C2b라 할 때, 0.4 < C1a/C2a < 1 및 0.5 < C1b/C2b < 2를 만족할 수 있다. 이에 따라, 적층 및 소성 후, m의 Si 평균 함량을 a의 Si 평균 함량 및 m2의 Si 평균 함량보다 높게 확보할 수 있으며, m의 Al 평균 함량을 a의 Al 평균 함량 및 m2의 Al 평균 함량보다 높게 확보할 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 또한, 제1 내부 전극(121)은 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출될 수 있으며, 제2 내부 전극(122)은 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 내부 전극(121, 122)의 두께(te)는 0.6μm 이하일 수 있다. 여기서, 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치된다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
일 실시예에서, 외부 전극(131, 132)은 바디(110)의 제3 면에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면에 배치되는 제2 외부 전극(131)을 포함하며, 내부 전극(121, 122)은 제1 외부 전극(131)과 접촉하는 제1 내부 전극(121) 및 제2 외부 전극(132)과 접촉하는 제2 내부 전극(122)을 포함하고, 제1 및 제2 내부 전극(121, 122)의 제3 방향 양 단부는 사이드 마진부(114, 115)와 접촉할 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
(실시예)
액티브용 세라믹 그린 시트와 사이드 마진부용 세라믹 그린 시트의 Si 함량 및 Al 함량을 조절하여 샘플 칩을 제작하였다.
시험번호 1 내지 6의 경우 동일한 조성을 가지는 액티브용 세라믹 그린 시트와 사이드 마진부용 세라믹 그린 시트를 이용하였다. 시험번호 7 내지 31의 경우, 사이드 마진부용 세라믹 그린 시트의 Si 함량 대비 액티브용 세라믹 그린 시트의 Si 함량이 0.4 초과 1.0 미만을 만족하고, 사이드 마진부용 세라믹 그린 시트의 Al 함량 대비 액티브용 세라믹 그린 시트의 Al 함량이 0.5 초과 2 미만을 만족하는 범위 내에서 Si 함량 및 Al 함량을 조절하였다.
유전체 평균 결정립 크기는 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면에서, 제1 방향 중앙의 액티브부와 마진부의 경계 근처를 ZEISS사의 SEM을 이용하여 50k 배율로 스캔한 이미지로부터 측정하였다. 구체적으로 상기 스캔한 이미지를 입경 측정 소프트웨어인 Zootos를 이용하여 각 유전체 결정립의 페렛 지름(Feret diameter)을 측정하여 각 결정립의 크기를 구하였다. Da는 액티브부(Ac)와 사이드 마진부(115)의 경계로부터 액티브부(Ac) 쪽으로 3μm 이격된 영역까지의 유전체 결정립들의 평균값이며, Dm은 액티브부(Ac)와 사이드 마진부(115)의 경계로부터 사이드 마진부(115)의 외측으로 3μm 이격된 영역까지의 유전체 결정립들의 평균값을 기재한 것이다.
신뢰성은 가속 수명 평가를 수행하였으며, 각 시험번호 당 40개의 샘플 칩을 준비한 후, 기준 전압(Vr)의 1.5배를 50시간 동안 인가하여 절연 저항이 10^5Ω 이하로 떨어진 샘플을 불량으로 판단하였으며, 모든 샘플 칩이 불량이 발생한 경우 X로 표시하고, 불량이 발생한 샘플 칩이 25개 이상 40개 미만인 경우 △로 표시하고, 불량이 발생한 샘플 칩이 10개 이상 25개 미만인 경우 O로 표시하고, 불량이 발생한 샘플 칩이 10개 미만인 경우 ◎로 표시하였다.
시험번호 Da Dm Dm/Da 신뢰성　
1* 245.30 394.78 1.61 X
2* 146.60 241.14 1.64 X
3* 253.60 409.48 1.61 X
4* 158.61 274.76 1.73 X
5* 155.31 233.08 1.50 X
6* 152.39 231.05 1.52 X
7 242.83 335.39 1.38 ○
8 250.74 306.46 1.22 ○
9 277.59 348.16 1.25 ○
10 292.81 293.91 1.00 ○
11 284.09 258.60 0.91 ○
12 270.61 257.51 0.95 ○
13 299.16 269.85 0.90 ◎
14 348.27 320.63 0.92 ◎
15 327.67 288.88 0.88 ◎
16 249.86 274.76 1.10 ○
17 269.98 304.26 1.13 ○
18 245.85 266.19 1.08 ○
19 241.15 235.56 0.98 ○
20 250.15 261.28 1.04 ○
21 260.64 264.11 1.01 ○
22 268.54 339.83 1.27 ○
23 313.37 364.75 1.16 ○
24 235.07 231.74 0.99 ○
25 299.60 364.48 1.22 ○
26 279.22 303.85 1.09 ○
27 291.00 335.00 1.15 ○
28 280.78 323.72 1.15 ○
29 251.54 279.72 1.11 ○
30 288.54 302.02 1.05 ○
시험번호 1 내지 6의 경우, Dm/Da가 1.5 이상으로 모든 샘플 칩이 불량으로 판단되어 신뢰성이 열위한 것을 확인할 수 있다.
반면에, 시험번호 7 내지 31의 경우, Dm/Da가 본 발명에서 제시한 0.5 초과 1.5 미만을 만족하여 신뢰성이 우수하였다.
한편, 샘플 칩의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면(cross-section)에서 TEM-EDS로 라인 프로파일로 Si 및 Al 함량을 분석한 결과, 시험번호 1~6은 m2에서의 Si 및 Al 함량이 가장 높은 것으로 측정되었고, 시험번호 7 내지 31은 m에서의 Si 및 Al 함량이 가장 높은 것으로 측정되었다. 따라서, m에서의 Si 함량이 a의 Si 함량 및 m2의 Si 함량보다 높은 경우, Dm/Da이 0.5 초과 1.5 미만을 만족할 수 있음을 확인할 수 있다.
도 7은 시험번호 15에 대한 액티브부와 마진부의 계면 근처를 TEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이며, 도 8은 시험번호 5에 대한 액티브부와 마진부의 계면 근처를 TEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다. 도 6을 참조하면, 도 7 및 도 8은 각 샘플 칩의 바디의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면에서 제1 방향 중앙의 액티브부와 마진부의 계면 근처를 L1에 따라 라인 프로파일로 분석한 것이다. 도 7 및 도 8에서 Y축은 절대값이 아닌 Intensity(arbitrary unit)이며, 각 원소별 측정된 intensity를 용이하게 비교할 수 있도록 Y축 방향으로 이동(shift)시켜 나열해 놓은 것이다.
도 7의 경우, m 영역에서 Si 및 Al이 피크 값을 가지며, m 영역이 m2 영역보다 Si 및 Al 함량이 높은 것을 확인할 수 있다. 반면에, 도 8의 경우, m2 영역에서 Si 및 Al이 피크 값을 가지며, m 영역이 m2 영역보다 Si 및 Al 함량이 낮은 것을 확인할 수 있다.
하기 표 2는 도 7 및 도 8을 분석하여 a 및 m에서의 각 원소의 함량을 기재한 것이다. 하기 표 2에서 각 원소의 함량은 a 또는 m에서의 BaTiO3 100몰 대비 각 원소의 평균 함량을 기재한 것이다.
시험번호 5* 15
영역 a m a m
Mg 0.1 0.1 0.1 0.3
Al 1.3 1.4 1.3 1.8
Si 1.8 1.9 1.8 3.7
Dy 1.3 1.5 1.3 1.8
시험번호 5의 경우 m의 Si 평균 함량이 a의 Si 평균 함량과 유사한 수준이다. 반면에, 시험번호 15의 경우 m의 Si 평균 함량이 a의 Si 평균 함량의 2배 이상으로 높으며, m의 Si 평균 함량이 BaTiO3 100몰 대비 3.7몰인 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 사이드 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (14)

  1. 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제5 및 제6 면에 배치되는 사이드 마진부; 및
    상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고,
    상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며,
    상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m으로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m2라 할 때,
    상기 유전체층 및 사이드 마진부는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높은
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 a에서 유전체 결정립 평균 크기를 Da, 상기 m에서 유전체 결정립 평균 크기를 Dm이라 할 때, Da/Dm은 0.5 초과 1.5 미만인
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 유전체층 및 사이드 마진부는 Al을 더 포함하며,
    상기 m의 Al 평균 함량은 상기 a의 Al 평균 함량 및 상기 m2의 Al 평균 함량보다 높은
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 m의 Si 함량 및 Al 함량의 피크 값은 상기 m2의 Si 함량 및 Al 함량의 피크 값보다 높은
    적층형 전자 부품.
  5. 제4항에 있어서,
    상기 m에서 Si 함량이 피크 값을 가지는 지점과 상기 Al 함량이 피크 값을 가지는 지점의 거리 차이는 0.3μm 이하인
    적층형 전자 부품.
  6. 제4항에 있어서,
    상기 m의 Si 평균 함량은 BaTiO3 100몰 대비 2몰 이상 7몰 이하인
    적층형 전자 부품.
  7. 제6항에 있어서,
    상기 m의 Al 평균 함량은 BaTiO3 100몰 대비 1.5몰 이상 3몰 이하인
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 유전체층 및 사이드 마진부는 Mg 및 Dy 중 하나 이상을 더 포함하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 유전체층은 제1 세라믹 그린 시트를 제1 방향으로 적층하여 형성되며,
    상기 사이드 마진부는 제2 세라믹 그린 시트를 제3 방향으로 적층하여 형성되는
    적층형 전자 부품.
  10. 제9항에 있어서,
    상기 제1 세라믹 그린시트의 BaTiO3 100몰 대비 Si 및 Al 함량을 각각 C1a 및 C1b라 하고, 상기 제2 세라믹 그린시트의 BaTiO3 100몰 대비 Si 및 Al 함량을 각각 C2a 및 C2b라 할 때, 0.4 < C1a/C2a < 1 및 0.5 < C1b/C2b < 2를 만족하는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 외부 전극은 상기 제3 면에 배치되는 제1 외부 전극 및 상기 제4 면에 배치되는 제2 외부 전극을 포함하며, 상기 내부 전극은 상기 제1 외부 전극과 접촉하는 제1 내부 전극 및 상기 제2 외부 전극과 접촉하는 제2 내부 전극을 포함하고,
    상기 제1 및 제2 내부 전극의 상기 제3 방향 양 단부는 상기 사이드 마진부와 접촉하는
    적층형 전자 부품.
  12. 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제5 및 제6 면에 배치되는 사이드 마진부; 및
    상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고,
    상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며,
    상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 3μm 이격된 영역까지를 a, 상기 a에서 유전체 결정립 평균 크기를 Da, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m, 상기 m에서 유전체 결정립 평균 크기를 Dm이라 할 때, Da/Dm은 0.5 초과 1.5 미만인
    적층형 전자 부품.
  13. 제12항에 있어서,
    상기 Da/Dm은 0.88 이상 1.38 이하인
    적층형 전자 부품.
  14. 제12항에 있어서,
    상기 m으로부터 상기 사이드 마진부의 외측으로 3μm 이격된 영역까지를 m2라 할 때,
    상기 유전체층 및 사이드 마진부는 Si를 포함하고, 상기 m의 Si 평균 함량은 상기 a의 Si 평균 함량 및 상기 m2의 Si 평균 함량보다 높은
    적층형 전자 부품.
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