KR20220101911A - 적층형 전자 부품 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 내부 전극은 중앙부 및 상기 중앙부와 상기 유전체층 사이에 배치되는 계면부를 포함하고, 상기 계면부 및 사이드 마진부는 Sn을 포함한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부의 두께 감소 등에 의해 신뢰성이 저하될 수 있는 문제점이 있었다.
또한, 적층 세라믹 커패시터의 신뢰성을 향상시키기 위하여, 유전체 결정립의 입성장을 억제해 입계 수를 증가시키는 방향으로 개발이 진행되어 왔다. 그러나, 유전체 결정립의 입성장이 억제되는 경우, 유전 상수가 저하되어 고용량화가 어려운 문제점이 있었다.
본 발명의 여러 목적 중 하나는 적층형 전자 부품의 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 신뢰성 높은 소형, 고용량 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 내부 전극은 중앙부 및 상기 중앙부와 상기 유전체층 사이에 배치되는 계면부를 포함하고, 상기 계면부 및 사이드 마진부는 Sn을 포함한다.
본 발명의 여러 효과 중 하나는 위치별 Sn 함량을 제어함으로써 적층형 전자 부품의 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 K1 영역을 확대한 도면이다.
도 7은 도 5의 K2 영역을 확대한 도면이다.
도 8은 비교예에서 도 6의 P1 영역에 해당하는 부분을 STEM(Scanning Transmission electron microscope, 주사 투과 전자 현미경)으로 스캔한 이미지(a) 및 Sn 원소를 STEM-EDS로 맵핑(mapping)한 결과(b)이다.
도 9는 도 8에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다.
도 10은 발명예에서 도 6의 P1 영역에 해당하는 부분을 STEM으로 스캔한 이미지(a) 및 STEM-EDS로 Sn 원소를 맵핑(mapping)한 결과(b)이다.
도 11은 도 10에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다.
도 12는 발명예에서 도 7의 P3 영역에 해당하는 부분을 STEM으로 스캔한 이미지(a) 및 Sn 원소를 STEM-EDS로 맵핑(mapping)한 결과(b)이다.
도 13은 도 12에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다.
도 14는 비교예의 유전체층과 내부 전극의 계면을 SEM으로 스캔한 이미지이다.
도 15는 발명예의 유전체층과 내부 전극의 계면을 SEM으로 스캔한 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 K1 영역을 확대한 도면이다.
도 7은 도 5의 K2 영역을 확대한 도면이다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 복수의 유전체층(111)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제5 및 제6 면에 배치되는 사이드 마진부(114, 115); 및 상기 제3 및 제4 면에 배치되는 외부 전극(131, 132); 을 포함하고, 상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극(121, 122)을 포함하는 액티브부(Ac) 및 상기 액티브부의 상기 제1 방향 양단면에 배치되는 커버부(112, 113)를 포함하며, 상기 내부 전극(121, 122)은 중앙부(121a, 122a) 및 상기 중앙부와 상기 유전체층 사이에 배치되는 계면부(121b, 122b)를 포함하고, 상기 계면부 및 사이드 마진부는 Sn을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께(td)는 0.6μm 이하일 수 있다. 여기서, 유전체층(111)의 두께(td)는 유전체층(111)의 평균 두께를 의미할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 액티브부(Ac)와 상기 액티브부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
또한, 상기 액티브부(Ac)의 측면에는 사이드 마진부(114, 115)가 배치될 수 있다.
사이드 마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 사이드 마진부(114)와 제5 면(5)에 배치된 제2 사이드 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 바디(110)의 제3 방향 양 단면(end surfaces)에 배치될 수 있다.
사이드 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
사이드 마진부(114, 115)는 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 제3 방향 양 단면(end surfaces)에 제3 방향으로 적층하여 형성될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 또한, 제1 내부 전극(121)은 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출될 수 있으며, 제2 내부 전극(122)은 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 내부 전극(121, 122)의 두께(te)는 0.6μm 이하일 수 있다. 여기서, 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)은 중앙부(121a, 122a) 및 상기 중앙부와 상기 유전체층(111) 사이에 배치되는 계면부(121b, 122b)를 포함하고, 계면부(121b, 122b) 및 사이드 마진부(114, 115)는 Sn을 포함한다.
소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다. 사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부의 두께 감소 등에 의해 신뢰성이 저하될 수 있는 문제점이 있었다. 또한, 적층 세라믹 커패시터의 신뢰성을 향상시키기 위하여, 유전체 결정립의 입성장을 억제해 입계 수를 증가시키는 방향으로 개발이 진행되어 왔다. 그러나, 유전체 결정립의 입성장이 억제되는 경우, 유전 상수가 저하되어 고용량화가 어려운 문제점이 있었다.
이에, 내부 전극에 Sn을 첨가하여 신뢰성을 향상시키려는 시도가 있었으나, 내부 전극용 도전성 페이스트에 Sn을 첨가할 경우 기존의 소성 조건을 변경할 필요가 있고, 또한 유전체층으로 확산되는 Sn 때문에 소결 거동과 유전 특성 제어가 상당히 어려워지는 문제점이 있었다.
본 발명의 일 실시형태에 따르면, 내부 전극에 Sn을 첨가하는 대신에 사이드 마진부에 Sn을 첨가함으로써 내부 전극(121, 122)의 계면부(121b, 122b) 및 사이드 마진부(114, 115)에 Sn을 포함시켜, 종래 액티브부 설계 및 소성 조건을 크게 변경할 필요 없이 신뢰성을 향상시킬 수 있다.
내부 전극(121, 122)의 계면부(121b, 122b)에 포함된 Sn은 내부 전극(121, 122)과 유전체층(111) 계면에서의 쇼트키 장벽(Schottky barrier)을 높여 고온 부하 수명과 내습 신뢰성을 개선하는 역할을 수행할 수 있다.
또한, 외부 전극(131, 132)의 도금층(131b, 132b)을 형성하기 위한 도금 공정 중에 발생하는 수소가 전극층 및 내부 전극을 통해 유전체층까지 확산되어 신뢰성이 저하될 우려가 있으나, 본 발명의 일 실시형태에 따르면 내부 전극(121, 122)의 계면부(121b, 122b)에 포함된 Sn이 수소를 흡착하여 수소가 전극층(131a, 132a) 및 내부 전극(121, 122)을 통해 유전체층(111)까지 확산되는 것을 억제할 수 있다. 이에 따라, 수소 확산에 의한 신뢰성 저하를 억제할 수 있다.
일 실시예에서, 계면부(121b, 122b) 및 사이드 마진부(114, 115)에 포함된 Sn 함량은 유전체층(111) 및 중앙부(121a, 122a)에 포함된 Sn 함량보다 높을 수 있다.
이때, 계면부(121b, 122b)에서 Sn 함량의 최대값은 0.3at% 이상 1.0at% 이하일 수 있다. 계면부(121b, 122b)에서 Sn 함량의 최대값이 0.3at% 미만인 경우에는 신뢰성 향상 효과가 불충분할 수 있으며, 1.0at% 초과인 경우에는 유전체층(111)으로 Sn이 확산되어 소결 거동과 유전 특성 제어가 어려워질 수 있기 때문이다.
또한, 계면부(121b, 122b)에서 Sn 함량의 평균값은 0.25at% 이상 0.7at% 이하일 수 있다.
여기서, 계면부(121b, 122b)에서 Sn 함량의 최대값 및 평균값은 바디의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면의 제1 및 제3 방향 중앙부에 위치한 계면부에서 측정한 것일 수 있다. 또한, 상기 계면부에 수직한 등간격의 5개 라인에 대해 라인 프로파일을 행하여 각 라인에서 계면부의 Sn 함량 최대값 및 평균값을 구한 후, 상기 5개 라인에서 구한 계면부의 Sn 함량 최대값을 산술평균한 값을 계면부(121b, 122b)에서 Sn 함량의 최대값으로 할 수 있으며, 상기 5개 라인에서 구한 계면부의 Sn 함량 평균값을 산술평균한 값을 계면부(121b, 122b)에서 Sn 함량의 평균값으로 할 수 있다.
일 실시예에서, 계면부(121b, 122b)의 두께는 1nm 이상 5nm 이하일 수 있다. 계면부(121b, 122b)의 두께가 1nm 미만인 경우에는 신뢰성 향상 효과가 불충분할 수 있으며, 5nm 초과인 경우에는 유전체층(111)으로 Sn이 확산되어 소결 거동과 유전 특성 제어가 어려워질 수 있기 때문이다.
이때, 계면부(121b, 122b)의 두께는 유전체층(111)과 내부 전극(121, 122)의 계면에서의 Sn 함량의 반치폭(FWHM, full　width　at　half　maximum)을 의미할 수 있다. 여기서, 반치폭이란 산 모양으로 된 분포를 나타내는 곡선에 있어서 최대치의 1/2에 대응하는 분포의 폭을 의미한다.
일 실시예에서, 유전체층(111) 및 중앙부(121a, 122a)에 포함된 Sn 함량은 0.1at% 이하일 수 있다. 즉, 유전체층(111) 및 중앙부(121a, 122a)에는 Sn이 거의 포함되지 않을 수 있다. 이때, Sn 함량은 LA-ICP-MS(Laser Ablation - Inductively Coupled Plasma - Mass Spectrometry), SIMS, APT(Atom Probe Tomography) 등의 고감도 분석 장비를 이용하여 정량 분석하여 측정한 것일 수 있다. 다만, STEM-EDS를 이용하여 라인 프로파일을 행할 경우, Sn이 일부 검출되는 것으로 측정될 수는 있으나, 이는 노이즈로 판단될 수 있다.
Sn이 계면부(121b, 122b)에 포함되는 경우 고온 부하 수명 및 신뢰성 향상에 기여할 수 있으나, 유전체층(111) 및 중앙부(121a, 122a)에 포함되는 경우에는 고온 부하 수명 및 신뢰성에 영향이 미비하기 때문에 유전체층(111) 및 중앙부(121a, 122a)에 포함된 Sn 함량을 최소화하는 것이 바람직하기 때문이다. 이러한 Sn의 분포를 얻기 위해서는 내부 전극용 도전성 페이스트에 Sn을 첨가하는 것이 아닌, 사이드 마진부용 세라믹 그린 시트에 Sn을 첨가하는 것이 바람직할 수 있다.
일 실시예에서, 상기 바디의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면에서, 상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 1μm 이격된 영역에서 상기 유전체층에 포함된 Sn 함량은 0.1at% 이하이고, 상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 1μm 이격된 영역에서 상기 사이드 마진부에 포함된 Sn 함량은 0.2at% 이상 1.0at% 이하일 수 있다.
일 실시예에서, 사이드 마진부(114, 115)는, Sn을 BaTiO3 100몰 대비 0.2몰 이상 4.0몰 이하로 포함하는 제1 세라믹 그린 시트를 제3 방향으로 적층하여 형성할 수 있다. BaTiO3 100몰 대비 Sn이 0.2몰 미만인 경우에는 계면부를 충분히 확보하지 못하여 신뢰성 향상 효과가 불충분할 수 있으며, 4.0몰 초과인 경우에는 유전체층(111)으로 Sn이 확산되어 소결 거동과 유전 특성 제어가 어려워질 수 있다.
한편, 보다 바람직하게는 계면부를 보다 용이하게 확보하기 위해서 사이드 마진부(114, 115)는, Sn을 BaTiO3 100몰 대비 1.0몰 이상 4.0몰 이하로 포함하는 제1 세라믹 그린 시트를 제3 방향으로 적층하여 형성될 수 있다.
일 실시예에서, 유전체층(111)은, Sn을 포함하지 않는 제2 세라믹 그린 시트를 제1 방향으로 적층하여 형성될 수 있다. 유전체층(111)에 Sn이 포함되는 경우 소결 거동과 유전 특성 제어가 어려워질 수 있기 때문이다.
일 실시예에서, 내부 전극(121, 122)은, Sn을 포함하지 않는 내부 전극용 도전성 페이스트를 상기 제2 세라믹 그린 시트 상에 도포하여 형성될 수 있다. 내부 전극용 도전성 페이스트에 Sn을 첨가할 경우 기존의 소성 조건을 변경할 필요가 있고, 또한 유전체층(111)으로 확산되는 Sn 때문에 소결 거동과 유전 특성 제어가 어려워질 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치된다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
일 실시예에서, 외부 전극(131, 132)은 바디(110)의 제3 면에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면에 배치되는 제2 외부 전극(131)을 포함하며, 내부 전극(121, 122)은 제1 외부 전극(131)과 접촉하는 제1 내부 전극(121) 및 제2 외부 전극(132)과 접촉하는 제2 내부 전극(122)을 포함하고, 제1 및 제2 내부 전극(121, 122)의 제3 방향 양 단부는 사이드 마진부(114, 115)와 접촉할 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
(실험 예)
액티브용 세라믹 그린 시트 상에 내부 전극용 도전성 페이스트를 도포하고 제1 방향으로 적층 및 칩 단위체로 절단하여 바디를 마련한 후, 상기 바디의 제3 방향 양 단면에 사이드 마진부용 세라믹 그린 시트를 제3 방향으로 적층하고 소성한 후, 외부 전극을 형성하여 샘플 칩을 제작하였다.
비교예의 경우, 내부 전극용 도전성 페이스트, 액티브용 세라믹 그린 시트 및 사이드 마진부용 세라믹 그린 시트에 Sn을 첨가하지 않았다. 발명예의 경우, 사이드 마진부용 세라믹 그린 시트에만 Sn을 BaTiO3 100몰 대비 3.0몰 첨가하고, 내부 전극용 도전성 페이스트 및 액티브용 세라믹 그린 시트에는 Sn을 첨가하지 않았다.
샘플 칩의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면을 분석하였다.
우선, 도 6의 P1 영역(액티브부와 사이드 마진부의 경계면에서 액티브부 쪽으로 1μm 이격된 영역 중 유전체층과 내부 전극의 계면)에 해당하는 부분을 분석하였다. 도 8은 비교예에서 도 6의 P1 영역에 해당하는 부분을 STEM으로 스캔한 이미지 및 Sn 원소를 STEM-EDS로 맵핑(mapping)한 결과이며, 도 9는 도 8에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다. 도 9의 (b)는 도 9의 (a)에서 0at%~2.0at% 부분을 확대한 것이다.
도 8 및 도 9에서 확인할 수 있듯이, 비교예에서는 어느 영역에서도 Sn이 검출되지 않았다. 다만, 도 9의 라인 프로파일(line profile)에서는 Sn이 일부 존재하는 것으로 측정되었으나, 비교예의 경우 내부 전극용 도전성 페이스트, 액티브용 세라믹 그린 시트 및 사이드 마진부용 세라믹 그린 시트 어디에도 Sn을 첨가하지 않았으므로, 노이즈에 해당하는 값으로 판단할 수 있다.
도 10은 발명예에서 도 6의 P1 영역에 해당하는 부분을 STEM으로 스캔한 이미지 및 Sn 원소를 STEM-EDS로 맵핑(mapping)한 결과이며, 도 11은 도 10에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다. 도 11의 (b)는 도 11의 (a)에서 0at%~2.0at% 부분을 확대한 것이다.
발명예의 경우 유전체층과 내부 전극의 계면에서 Sn 함량이 0.4at%의 피크 값을 가지는 것을 확인할 수 있다. 또한, 내부 전극의 중앙부 및 유전체층에서도 Sn이 일부 존재하는 것으로 측정되었으나, 이는 비교예에서 측정된 수준 정도이므로, 노이즈에 해당하는 값으로 판단할 수 있다.
또한, 발명예에서 도 6의 P2 영역(액티브부와 사이드 마진부의 경계면에서 액티브부 쪽으로 1μm 이격된 영역 중 유전체층) 및 P3 영역(액티브부와 사이드 마진부의 경계면에서 사이드 마진부의 외측으로 1μm 이격된 영역)에 해당하는 200nm×200nm 영역을 STEM-EDS을 이용하여 원소 함량을 정량 분석하여 하기 표 1에 기재하였다. 하기 표 1에서 각 원소 함량의 단위는 at%이다.
구분 O Al Si Ti V Mn Ni Zr Ba Dy Sn
P2 53.69 2.37 0.12 22.44 1.14 0.11 0.37 0.86 18.63 0.26 0.00
P3 57.24 2.16 0.21 20.41 1.06 0.05 0.24 0.88 17.30 0.21 0.24
상기 표 1을 참고하면, 발명예는 액티브부의 유전체층에는 Sn이 존재하지 않으나, 사이드 마진부에는 Sn이 존재하는 것을 확인할 수 있다.
다음으로, 발명예에서 도 7의 P4에 해당하는 부분을 분석하였다. 도 12는 발명예에서 도 7의 P3 영역에 해당하는 부분을 STEM으로 스캔한 이미지 및 Sn 원소를 STEM-EDS로 맵핑(mapping)한 결과이다. 도 13은 도 12에서 유전체층과 내부 전극의 계면에 수직한 방향으로 STEM-EDS를 이용하여 라인 프로파일(line profile)한 결과이다. 도 13의 (b)는 도 13의 (a)에서 0at%~2.0at% 부분을 확대한 것이다.
유전체층과 내부 전극의 계면에서 Sn 함량이 약 0.48at%의 피크 값을 가지는 것을 확인할 수 있다. 또한, 내부 전극의 중앙부 및 유전체층에서도 Sn이 일부 존재하는 것으로 측정되었으나, 이는 비교예에서 측정된 수준 정도이므로, 노이즈에 해당하는 값으로 판단할 수 있다. 계면부의 두께는 Sn 함량의 반치폭(FWHM, full　width　at　half　maximum)으로 정의할 수 있으며, 도 13에서 계면부의 두께는 약 2nm로 나타난다.
따라서, 상기 분석 결과들을 종합하면 발명예는 내부 전극의 중앙부 및 유전체층에서는 Sn이 거의 검출되지 않으며, 계면부 및 사이드 마진부에서 Sn이 검출되는 것을 확인할 수 있다.
다음으로, 발명예 및 비교예에 대한 고온 가속 수명 및 내습 신뢰성을 평가하여 하기 표 2에 기재하였다.
고온 가속 수명 평가는 발명예 및 비교예 각각 50개의 샘플을 준비한 후, 온도 105℃에서 6V 전압을 1시간 동안 인가한 후, 절연 저항이 10KΩ 이하로 떨어진 샘플의 개수를 기재한 것이다.
내습 신뢰성 평가는 발명예 및 비교예 각각 50개의 샘플을 준비한 후, 온도 85℃, 상대 습도 85%에서 6V 전압을 6시간 동안 인가한 후, 절연 저항이 1.0E+04 이하로 떨어진 샘플의 개수를 기재한 것이다.
구분 고온 가속 수명 내습 신뢰성
발명예 0/50 1/50
비교예 3/50 4/50
발명예의 경우 고온 가속 수명 및 내습 신뢰성이 우수한 것을 확인할 수 있다.
한편, 유전체층과 내부 전극의 계면을 SEM으로 스캔한 이미지인 도 14(비교예) 및 도 15(발명예)를 참고하면, Sn 첨가 여부에 따라 유전체 결정립 크기는 크게 차이가 없는 것을 확인할 수 있다.
따라서, 고온 가속 수명 및 내습 신뢰성의 향상 효과는 사이드 마진부 및 계면부에 포함된 Sn의 영향으로 판단될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 사이드 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (12)

  1. 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제5 및 제6 면에 배치되는 사이드 마진부; 및
    상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고,
    상기 바디는 상기 유전체층과 상기 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며,
    상기 내부 전극은 중앙부 및 상기 중앙부와 상기 유전체층 사이에 배치되는 계면부를 포함하고,
    상기 계면부 및 사이드 마진부는 Sn을 포함하는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 계면부 및 사이드 마진부에 포함된 Sn 함량은 상기 유전체층 및 중앙부에 포함된 Sn 함량보다 높은
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 계면부에서 Sn 함량의 최대값은 0.3at% 이상 1.0at% 이하인
    적층형 전자 부품.
  4. 제2항에 있어서,
    상기 계면부에서 Sn 함량의 평균값은 0.25at% 이상 0.7at% 이하인
    적층형 전자 부품.
  5. 제2항에 있어서,
    상기 계면부의 두께는 1nm 이상 5nm 이하인
    적층형 전자 부품.
  6. 제2항에 있어서,
    상기 유전체층 및 중앙부에 포함된 Sn 함량은 0.1at% 이하인
    적층형 전자 부품.
  7. 제2항에 있어서,
    상기 바디의 제2 방향 중앙에서 제1 및 제3 방향으로 절단한 단면에서,
    상기 액티브부와 사이드 마진부의 경계로부터 상기 액티브부 쪽으로 1μm 이격된 영역에서 상기 유전체층에 포함된 Sn 함량은 0.1at% 이하이며,
    상기 액티브부와 사이드 마진부의 경계로부터 상기 사이드 마진부의 외측으로 1μm 이격된 영역에서 상기 사이드 마진부에 포함된 Sn 함량은 0.2at% 이상 1.0at% 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 외부 전극은 상기 제3 면에 배치되는 제1 외부 전극 및 상기 제4 면에 배치되는 제2 외부 전극을 포함하며, 상기 내부 전극은 상기 제1 외부 전극과 접촉하는 제1 내부 전극 및 상기 제2 외부 전극과 접촉하는 제2 내부 전극을 포함하고,
    상기 제1 및 제2 내부 전극의 상기 제3 방향 양 단부는 상기 사이드 마진부와 접촉하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 사이드 마진부는, Sn을 BaTiO3 100몰 대비 0.2몰 이상 4.0몰 이하로 포함하는 제1 세라믹 그린 시트를 제3 방향으로 적층하여 형성되는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 사이드 마진부는, Sn을 BaTiO3 100몰 대비 1.0몰 이상 4.0몰 이하로 포함하는 제1 세라믹 그린 시트를 제3 방향으로 적층하여 형성되는
    적층형 전자 부품.
  11. 제9항 또는 제10항에 있어서,
    상기 유전체층은, Sn을 포함하지 않는 제2 세라믹 그린 시트를 제1 방향으로 적층하여 형성되는
    적층형 전자 부품.
  12. 제11항에 있어서,
    상기 내부 전극은, Sn을 포함하지 않는 내부 전극용 도전성 페이스트를 상기 제2 세라믹 그린 시트 상에 도포하여 형성되는
    적층형 전자 부품.
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