KR20220105898A - 세라믹 전자 부품 - Google Patents

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홍지수
백승인
장은하
전희선
박재성
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 세라믹 전자 부품은 유전체층 및 내부 전극을 포함하는 바디; 및 상기 바디에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 유전체층은 복수의 결정립 및 인접한 결정립 사이에 배치된 결정립계를 포함하며, 상기 결정립의 Si 함량을 G1, 상기 결정립계의 Si 함량을 GB1이라 할 때, GB1/G1은 질량비로 5 이상이다.

Description

세라믹 전자 부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은 세라믹 전자 부품에 관한 것이다.
세라믹 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 한다. 현재 유전체층 두께가 약 0.6μm 수준까지 도달한 상태이며, 계속해서 박층화가 진행되고 있다. 그러나, 유전체층의 두께가 얇아질수록 신뢰성이 저하되고, 절연 저항, 파괴 전압 등의 특성이 저하되는 문제점이 있다.
특히, 많은 양의 데이터를 처리하기 위한 AP(application　processor)의 고성능화에 따라서, 적층 세라믹 커패시터의 온도 안정성에 대한 요구가 높아지고 있다.
본 발명의 여러 목적 중 하나는 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 고온 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 세라믹 전자 부품은 유전체층 및 내부 전극을 포함하는 바디; 및 상기 바디에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 유전체층은 복수의 결정립 및 인접한 결정립 사이에 배치된 결정립계를 포함하며, 상기 결정립의 Si 함량을 G1, 상기 결정립계의 Si 함량을 GB1이라 할 때, GB1/G1은 질량비로 5 이상이다.
본 발명의 여러 효과 중 일 효과로서, 유전체 조성물 및 이를 포함하는 세라믹 전자 부품의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P 영역을 확대한 도면이다.
도 6은 시험번호 3의 유전체층을 투과전자현미경(TEM)으로 스캔한 이미지, Dy, Si 및 Mn에 대해 맵핑(mapping)한 이미지이다.
도 7은 도 6의 화살표를 따라 라인 분석을 행한 결과이다.
도 8은 시험번호 1의 유전체층을 투과전자현미경(TEM)으로 스캔한 이미지, Dy, Si 및 Mn에 대해 맵핑(mapping)한 이미지이다.
도 9는 도 8 의 화살표를 따라 라인 분석을 행한 결과이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
세라믹 전자 부품
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)에 대하여 상세히 설명한다. 또한, 세라믹 전자 부품의 일례로서 적층 세라믹 커패시터에 대하여 설명하나, 본 발명이 이에 한정되는 것은 아니며 세라믹 재료를 사용하는 다양한 세라믹 전자 부품, 예를 들어, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등에도 적용될 수 있을 것이다.
본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되며 상기 내부 전극과 연결되는 외부 전극(131, 132); 을 포함하고, 상기 유전체층(111)은 복수의 결정립(111a) 및 인접한 결정립 사이에 배치된 결정립계(111b)를 포함하며, 상기 결정립의 Si 함량을 G1, 상기 결정립계의 Si 함량을 GB1이라 할 때, GB1/G1은 질량비로 5 이상이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 복수의 결정립(111a) 및 인접한 결정립 사이에 배치된 결정립계(111b)를 포함하며, 상기 결정립의 Si 함량을 G1, 상기 결정립계의 Si 함량을 GB1이라 할 때, GB1/G1은 질량비로 5 이상이다.
세라믹 전자 부품 중 하나인 적층형 커패시터(MLCC: multi-layer ceramic capacitor)는 고용량화 및 박층화되는 추세이다. 유전체층의 박층화를 구현하기 위해서 기본적으로 유전체 결정립을 작게하고, 유전체 결정립의 입계 저항을 높여 기본적인 전하 이동을 억제하는 기술이 필요하다.
본 발명의 일 실시형태에 따르면, 높은 일 함수(work function)을 가지는 Si 원소의 결정립(111a) 및 결정립계(111b)에서의 분포를 제어하여 신뢰성을 향상시킬 수 있다. 구체적으로, 결정립에 포함된 Si 함량 대비 결정립계에 포함된 Si 함량의 비율(GB1/G1)을 질량비로 5 이상으로 제어함으로써, 결정립계의 에너지 준위를 높여 신뢰성을 향상시킬 수 있다.
이때, GB1/G1의 상한은 특별히 한정할 필요는 없으며, 예를 들어 GB1/G1은 6.5 미만일 수 있다.
한편, GB1/G1을 제어하는 방법은 특별히 한정하지 않으며, 예를 들어 소결 시 환원분위기의 조절을 통해 결정립계의 원소 분포 및 결정립계의 두께 등을 제어할 수 있다.
유전체층(111)은 BaTiO3를 주성분으로 포함하며, 부성분으로 Dy, Mn, Si를 포함할 수 있다.
디스프로슘 (Dy)은 주성분인 티탄산바륨 (BaTiO3)에 첨가시 Ba-site를 치환하여 주개(donor) 역할을 수행함으로써, 산소 빈자리 공공의 농도를 줄여 신뢰성 개선하는 역할을 수행할 수 있다.
Mn은 가변 전자가(multi-valence)를 가지는 원소로서, Mn은 소성 온도를 저하시키고, 고온 내전압 특성을 향상시키는 역할을 수행할 수 있다. 또한, Mn은 주성분인 티탄산바륨 (BaTiO3)에 첨가시 Ti-site를 치환할 수 있다.
Si는 높은 일 함수(work function)을 가지기 때문에 결정립계에 분포 시, 결정립계의 에너지 준위를 높여 신뢰성을 향상시킬 수 있다. 또한, Si는 주성분인 티탄산바륨 (BaTiO3)에 첨가시 Ti-site를 치환할 수 있다.
한편, 상기 부성분은 Ni을 더 포함할 수 있다.
일 실시예에서, 결정립계(111b)의 평균 두께는 1.1nm 이상일 수 있다.
결정립계(111b)의 평균 두께가 1.1nm 미만인 경우에는 GB1/G1 제어에 따른 신뢰성 향상 효과가 불충분해질 우려가 있다.
이때, 결정립계(111b)의 평균 두께의 상한은 특별히 한정할 필요는 없으며, 예를 들어, 결정립계의 평균 두께는 3.0nm 미만일 수 있다.
일 실시예에서, 결정립에 포함된 Si 함량(G1)은 0.4wt% 이하이고, 결정립계에 포함된 Si 함량(GB1)은 1.6wt% 이상일 수 있다. 여기서 G1은 결정립을 기준으로 한 값이며, GB1은 결정립계를 기준으로 한 값이다. 즉, 결정립에서 Si의 질량 비율이 0.4wt% 이하이고, 결정립계에서 Si의 질량 비율이 1.6wt% 이상이다.
G1이 0.4wt% 미만이거나, GB1이 1.6wt% 미만인 경우에는 결정립과 결정립계 간의 에너지 준위 차이가 작아 신뢰성 향상 효과가 불충분할 우려가 있다.
일 실시예에서, 상기 결정립계의 Dy 함량을 GB2라 할 때, GB2/GB1은 질량비로 2.3 이하일 수 있다.
GB2/GB1이 2.3 초과인 경우에는 입계의 전하 밀도(charge density)가 증가하여 신뢰성이 저하될 우려가 잇다.
이때, GB2/GB1의 하한은 특별히 한정할 필요는 없으며, 예를 들어 GB2/GB1은 1.5 이상일 수 있다.
일 실시예에서, 상기 결정립계의 Mn 함량을 GB3라 할 때, GB3/GB1은 질량비로 0.5 이하일 수 있다.
GB3/GB1이 0.5 초과인 경우에는 입계의 전하 밀도(charge density)가 증가하여 신뢰성이 저하될 우려가 잇다.
이때, GB3/GB1의 하한은 특별히 한정할 필요는 없으며, 예를 들어 GB3/GB1은 0.2 이상일 수 있다.
본 발명에 따르면, GB1/G1을 제어하여 결정립계에서의 Si 분포를 높여 결정립계의 에너지 준위를 높이고, GB2/GB1 및/또는 GB3/GB1을 제어하여 결정립계에서의 도너(donor) 및 억셉터(acceptor)의 분포를 감소시킴으로써 결정립계의 내전압 특성을 향상시켜 고온 신뢰 특성을 향상시킬 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.45μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
상술한 바와 같이 본 발명의 일 실시형태에 따르면 결정립에 포함된 Si 함량 대비 결정립계에 포함된 Si 함량의 비율(GB1/G1)을 질량비로 5 이상으로 제어함으로써, 결정립계의 에너지 준위를 높여 신뢰성을 향상시킬 수 있기 때문에, 유전체층(111)의 두께가 0.5μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께가 0.45μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 제3 방향(폭 방향)의 중앙부에서 절단한 제1 및 제2 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서 측정한 두께는 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부(Ac)에서 측정될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 세라믹 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층된다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.5μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
상술한 바와 같이 본 발명의 일 실시형태에 따르면 결정립에 포함된 Si 함량 대비 결정립계에 포함된 Si 함량의 비율(GB1/G1)을 질량비로 5 이상으로 제어함으로써, 결정립계의 에너지 준위를 높여 신뢰성을 향상시킬 수 있기 때문에, 내부 전극(121, 122)의 두께가 0.50μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 0.50μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 세라믹 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 제3 방향(폭 방향)의 중앙부에서 절단한 제1 및 제2 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부(Ac)에서 측정될 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치된다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다.
본 실시 형태에서는 세라믹 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
세라믹 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 세라믹 전자 부품(100)에서 본 발명에 따른 신뢰성 및 절연 저항 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 세라믹 전자 부품(100)의 길이가 1.1mm 이하이고, 폭이 0.55mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 세라믹 전자 부품(100)의 길이는 세라믹 전자 부품(100)의 제2 방향 크기를 의미하며, 세라믹 전자 부품(100)의 폭은 세라믹 전자 부품(100)의 제3 방향 크기를 의미할 수 있다.
(실시예)
본 발명의 실시예는 티탄산바륨(BaTiO3)을 주성분으로 포함하며, Dy, Si 및 Mn을 부성분으로 포함하는 유전체 조성물을 준비한 후, 상기 유전체 조성물을 포함하는 세라믹 그린시트를 이용하여 소성 시 환원분위기의 조절을 통해 결정립계를 제어하여 유전체층을 형성한 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC)를 마련하였다.
상기와 같이 완성된 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 시편인 시험번호 1 내지 3에 대해 결정립계 두께, 결정립 및 결정립계의 원소 함량을 측정하여 하기 표 1에 기재하였고, 고온 IR 열화를 측정하여 하기 표 1에 기재하였다.
결정립계 두께는 결정립 간의 경계를 수직으로 지나는 10nm 범위를 라인 프로파일(line profile)하여 Si 함량의 반치폭(FWHM, full　width　at　half　maximum)으로 측정하였다. 여기서, 반치폭이란 산 모양으로 된 분포를 나타내는 곡선에 있어서 최대치의 1/2에 대응하는 분포의 폭을 의미한다.
결정립계 Si, Dy 및 Mn 함량(GB1, GB2, GB3)은 상기 라인 프로파일에서 결정립계에 포함된 Si, Dy 및 Mn의 평균값을 측정한 것이며, 결정립 Si, Dy 및 Mn 함량(G1, G2, G3)은 상기 라인 프로파일에서 결정립계에 포함된 Si, Dy 및 Mn의 평균값을 측정한 것이다.
고온 IR 열화는 각 시험번호 당 40개의 샘플 칩을 준비하여 105℃에서 72시간 동안 정격전압의 1.5배에 해당하는 전압을 인가한 후, 절연 저항이 1kΩ 미만으로 저하된 샘플 칩을 불량으로 판단하였으며, 불량으로 판정된 칩의 백분율을 기재하였다.
시험번호 1* 2* 3
결정립계 두께 0.78nm 0.90nm 1.23nm
결정립계 Si 함량(GB1) 1.15wt% 1.50wt% 1.65wt%
결정립 Si 함량(G1) 0.60wt% 0.50wt% 0.30wt%
GB1/G1 1.92 3.00 5.50
결정립계 Dy 함량(GB2) 3.48wt% 3.65wt% 3.50wt%
결정립 Dy 함량(G2) 1.96wt% 1.80wt% 1.50wt%
GB2/G2 1.78 2.03 2.33
결정립계 Mn 함량(GB3) 0.63wt% 1.30wt% 0.60wt%
결정립 Mn 함량(G1) 0.35wt% 0.50wt% 0.40wt%
GB3/G3 1.79 2.60 1.50
GB2/GB1 3.02 2.43 2.12
G2/G1 3.26 3.60 5.00
GB3/GB1 0.54 0.87 0.36
G3/G1 0.58 1.00 1.33
고온IR열화 100% 100% 22.5%
시험번호 1 및 2는 GB1/G1이 5 미만으로 고온 신뢰성이 열위하였다. 반면에, 시험번호 3은 GB1/G1이 5 이상으로 고온 신뢰성이 우수한 것을 확인할 수 있다.
또한, 시험번호 1 및 2의 경우 고온 IR 열화 평가 후의 절연 저항이 초기값에 비해 약 1/10000 정도로 저하되었으며, 시험번호 3의 경우 고온 IR 열화 평가 후의 절연 저항이 초기값에 비해 약 1/1000 정도로 저하되어 시험번호 3의 고온 신뢰성이 우수한 것을 확인할 수 있다.
또한, GB1/G1 값이 증가함에 따라 결정립계 두께가 증가하는 것을 확인할 수 있으며, 시험번호 3의 결정립 두께는 1.1nm 이상인 것을 확인할 수 있다.
또한, GB1/G1 값이 증가함에 따라 결정립계에서의 Dy/Si 함량비(GB2/GB1)와 결정립계에서의 Mn/Si 함량비(GB3/GB1)는 감소하는 것을 확인할 수 있으며, 시험번호 3의 GB2/GB1은 2.3 이하이고, GB3/GB1은 0.5 이하인 것을 확인할 수 있다.
도 6은 시험번호 3의 유전체층을 투과전자현미경(TEM)으로 스캔한 이미지, Dy, Si 및 Mn에 대해 맵핑(mapping)한 이미지이다. 도 7은 도 6의 화살표를 따라 라인 분석을 행한 결과이다. 도 7의 (b)는 도 7의 (a)에서 0wt%~2.0wt% 부분을 확대한 것이다.
도 8은 시험번호 1의 유전체층을 투과전자현미경(TEM)으로 스캔한 이미지, Dy, Si 및 Mn에 대해 맵핑(mapping)한 이미지이다. 도 9는 도 8 의 화살표를 따라 라인 분석을 행한 결과이다. 도 9의 (b)는 도 9의 (a)에서 0wt%~2.0wt% 부분을 확대한 것이다.
시험번호 1의 경우, 결정립계 두께가 얇고 결정립계에 주로 Dy가 분포하며, Mn, Si 등은 매우 소량만이 분포하고 있다. 이러한 구조에서는 결정립계의 에너지 준위를 높게 확보할 수 없어 우수한 신뢰성을 확보하기 어렵다.
시험번호 3의 경우, 결정립계 두께가 1.23nm로 충분히 두껍고, 결정립계에서의 Si 분포를 높아 결정립계의 에너지 준위가 높고, GB2/GB1 및 GB3/GB1는 낮아 결정립계에서의 도너(donor) 및 억셉터(acceptor)의 분포가 적기 때문에 우수한 고온 신뢰 특성을 확보할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 세라믹 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 사이드 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (11)

  1. 유전체층 및 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고,
    상기 유전체층은 복수의 결정립 및 인접한 결정립 사이에 배치된 결정립계를 포함하며,
    상기 결정립의 Si 함량을 G1, 상기 결정립계의 Si 함량을 GB1이라 할 때, GB1/G1은 질량비로 5 이상인
    세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 유전체층은 BaTiO3를 주성분으로 포함하며, 부성분으로 Dy, Mn, Si를 포함하는
    세라믹 전자 부품.
  3. 제2항에 있어서,
    상기 결정립계의 평균 두께는 1.1nm 이상인
    세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 결정립계의 평균 두께는 3.0nm 미만인
  5. 제3항에 있어서,
    상기 GB1/G1은 질량비로 5 이상 6.5 미만인
    세라믹 전자 부품.
  6. 제3항에 있어서,
    상기 G1은 0.4wt% 이하이고, 상기 GB1은 1.6wt% 이상인
    세라믹 전자 부품.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 결정립계의 Dy 함량을 GB2라 할 때, GB2/GB1은 질량비로 2.3 이하인
    세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 GB2/GB1은 질량비로 1.5 이상 2.3 이하인
    세라믹 전자 부품.
  9. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 결정립계의 Mn 함량을 GB3라 할 때, GB3/GB1은 질량비로 0.5 이하인
    세라믹 전자 부품.
  10. 제9항에 있어서,
    상기 GB3/GB1은 질량비로 0.2 이상 0.5 이하인
    세라믹 전자 부품.
  11. 제9항에 있어서,
    상기 결정립계의 Dy 함량을 GB2라 할 때, GB2/GB1은 질량비로 2.3 이하인
    세라믹 전자 부품.
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