KR20230124372A - 적층 세라믹 커패시터 - Google Patents

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KR20230124372A
KR20230124372A KR1020220021608A KR20220021608A KR20230124372A KR 20230124372 A KR20230124372 A KR 20230124372A KR 1020220021608 A KR1020220021608 A KR 1020220021608A KR 20220021608 A KR20220021608 A KR 20220021608A KR 20230124372 A KR20230124372 A KR 20230124372A
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김제중
이지원
이승렬
정예진
이재준
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삼성전기주식회사
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Abstract

본 발명의 일 실시 형태는, 유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고, 상기 내부 전극은 제1 Ni-Cu 합금을 포함하는 제1 영역과, 제2 Ni-Cu 합금을 포함하는 제2 영역을 포함하고, 상기 제1 및 제2 영역은 서로 Ni 함량이 상이한, 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이다.
본 발명의 여러 목적 중 하나는, 등가 직결 저항(ESR; Eqivalent Series Resistor) 특성이 저감된 적층 세라믹 커패시터를 제공하는 것이다.
또한, 본 발명의 또 다른 여러 목적 중 하나는, 휨 강도가 개선된 적층 세라믹 커패시터를 제공하는 것이다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
상기 내부 전극은 제1 Ni-Cu 합금을 포함하는 제1 영역과, 제2 Ni-Cu 합금을 포함하는 제2 영역을 포함하고,
상기 제1 및 제2 영역은 서로 Ni 함량이 상이한, 적층 세라믹 커패시터를 제공한다.
본 발명의 여러 효과 중 하나는, 등가 직결 저항(ESR)이 저감된 적층 세라믹 커패시터를 제공하는 것이다.
또한, 본 발명의 또 다른 여러 효과 중 하나는, 휨 강도가 개선된 적층 세라믹 커패시터를 제공하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제작을 위하여, 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P1 영역을 확대하여 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, L 방향은 제1 방향 또는 길이방향, W 방향은 제2 방향 또는 폭 방향, T 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)은,
유전체층(111) 및 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및
상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(130, 140);을 포함한다.
바디(110)는, 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는, 두께 방향(T)으로 서로 대향하는 제1 및 제2 면(1, 2); 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(L)으로 서로 대향하는 제3 및 제4 면(3, 4); 및 제1 및 제2 면(1, 2)과 연결되고, 제3 및 제4 면(3, 4)과 연결되며, 폭 방향(W)으로 서로 대향하는 제5 및 제6 면(5, 6);을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있고, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(T)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(L)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(130, 140)으로 각각 노출될 수 있다.
제1 내부 전극(121)은 제2 외부 전극(140)과는 연결되지 않고 제1 외부 전극(130)과 연결되고, 제2 내부 전극(122)은 제1 외부 전극(130)과는 연결되지 않고 제2 외부 전극(140)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 Ni-Cu 합금으로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있고, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
최근 전장 부품에 대한 업계의 관심이 높아지면서, 적층 세라믹 커패시터 또한 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 저 ESR 특성 및 다운사이징(downsizing)에 대한 요구가 증가되고 있다.
그런데, 종래의 적층 세라믹 커패시터는 통상 니켈(Ni) 페이스트를 사용하여 내부 전극을 형성함으로써 커패시터의 특성을 구현하였으나, ESR 특성을 개선하기에는 기술적으로 한계가 있었다.
이에, 본 발명자들은 커패시터의 저 ESR 특성에 대해 한층 더 높은 수준으로 도달하고자 예의 연구를 거듭한 결과, 내부 전극으로서 Ni 함량이 서로 상이한 2개의 구분된 영역을 포함하는 형태의 새로운 구조를 설계하게 되었다.
전술한 Ni 함량이 서로 상이한 2개의 구분된 영역을 갖는 내부 전극의 형태를 설명하기 위해, 도 2의 P1 영역을 확대한 도면을 도 5에 나타내었다.
따라서, 본 발명에 따른 내부 전극(121, 122)은 제1 Ni-Cu 합금을 포함하는 제1 영역(A)과, 제2 Ni-Cu 합금을 포함하는 제2 영역(B)을 포함하고, 상기 제1 영역(A) 및 제2 영역(B)은 서로 Ni 함량이 상이하다. 이 때, 상기 제1 영역(A) 및 제2 영역(B)은 각각 도 5에 나타낸 바와 같이 복수 개 존재할 수 있다.
이렇듯, 서로 Ni 함량이 상이한 제1 영역(A) 및 제2 영역(B)으로 구분되도록 Ni-Cu 합금을 포함하는 내부 전극을 형성함으로써, 기존의 Ni 페이스트를 사용하여 내부 전극을 형성한 적층 세라믹 커패시터의 기술적 한계를 돌파할 수 있게 되었다.
따라서, 본 발명에 의하면, 적층 세라믹 커패시터의 휨 강도를 적정 수준으로 유지하면서도, ESR 특성을 감소시킬 수 있고, 내부 전극 끝단 및 최외곽층의 산화를 개선하고, 내부 전극와 외부 전극 사이의 접촉성 개선 효과를 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 영역의 Ni 함량은 상기 제2 영역의 Ni 함량보다 클 수 있다. 마찬가지로, 상기 제1 영역의 Cu 함량은 상기 제2 영역의 Cu 함량보다 작을 수 있다.
이렇듯, Ni 함량이 크고 Cu 함량이 작은 제1 영역과, Ni 함량이 작고 Cu 함량이 큰 제2 영역을 포함하도록 Ni 및 Cu 함량으로 구분되는 2개의 영역으로 내부 전극을 구성함으로써, 기존의 휨 강도 특성의 한계를 넘어서는 적층 세라믹 커패시터의 제작이 가능해진다. 뿐만 아니라, 초소형 및 고압 제품의 내부 및 외부 전극 접촉성을 보다 향상시킬 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 영역의 Ni 함량(CNi)에 대한 Cu 함량(CCu)의 비율(CCu/CNi)이 0.25~0.67일 수 있다.
상기 비율(CCu/CNi)이 0.25 미만이면, Ni보다 저항 측면에서 유리한 Cu의 존재 비율의 감소에 따른 내부 전극에 의한 ESR 저감의 효과가 불충분해지는 문제가 생길 수 있다.
반면, 상기 비율(CCu/CNi)이 0.67을 초과하면, 고온 신뢰성에 문제가 생길 우려가 있다. 뿐만 아니라, Cu의 존재 비율이 과다해짐으로 인해 인장 강도가 저하되어, 적층 세라믹 커패시터의 내구성이 떨어짐으로써 휨 강도 특성이 저하되는 문제가 생길 수 있다.
한편, 전술한 효과를 보다 극대화하는 측면에서, 상기 비율(CCu/CNi)의 하한은 0.26일 수 있고, 상기 비율(CCu/CNi)의 상한은 0.66일 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 제1 영역에서의 Ni 함량은 상기 제2 영역에서의 Ni 함량 대비 1.05배 이상일 수 있다. 또한, 상기 제2 영역에서의 Cu 함량은 상기 제2 영역에서의 Cu 함량 대비 1.05배 이상일 수 있다.
또한, 본 발명자들은 추가적인 연구를 거듭한 결과, 상기 내부 전극에 있어서, 전술한 서로 Ni 함량이 상이한 제1 영역(A) 및 제2 영역(B)이 형성되는 면적에 차이가 있음을 발견하였다. 즉, 도 5에 도시한 바와 같이, 제1 영역(A)의 면적은 상기 제2 영역(B)의 면적보다 클 수 있다.
따라서, 본 발명자들은 제1 영역(A)과 제2 영역(B)가 내부 전극 내에서 존재하는 경향성을 확인하였다.
구체적으로, 본 발명의 일 실시형태에 따르면, 제1 영역(A)의 길이 방향(L)으로 측정된 최대 길이(L1)는 제2 영역(B)의 길이 방향(L)으로 측정된 최대 길이(L2)보다 클 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 제1 영역(A)의 최대 길이(L1)에 대한 제2 영역(B)의 최대 길이(L2)의 비율(L2/L1)은 0.25 이하(혹은, 0 초과 0.25 이하)일 수 있다. 상기 비율(L2/L1)이 0.25를 초과하면, 내부 전극 내 제1 영역 대비 제2 영역의 형성 비율이 과다하여, Ni 성분 대비 인장 강도를 저하시키는 Cu 성분의 존재에 의해 휨강도 특성이 저하될 우려가 있다.
한편, 상기 비율(L2/L1)의 하한에 대해서는 특별히 한정하지 않으나, 제2 영역은 내부 전극 내 반드시 형성되므로, 상기 비율(L2/L1)의 값은 0을 초과할 수 있다. 다만, 제2 영역의 형성 비율이 과다하면 고온 신뢰성 및 휨 강도에 문제가 생길 수 있으므로, 보다 바람직한 일례로서 상기 비율(L2/L1)의 하한은 0.11일 수 있다.
본 발명에서는 분말합금의 방법으로 제작된 Ni-Cu 합금을 소결 후 노말라이징 등의 후처리를 이용하여 내부 전극을 형성함으로써, Ni 및/또는 Cu 함량이 상이한 구분된 2개 영역인 제1 영역(A) 및 제2 영역(B)이 형성될 수 있고, 이를 통해 ESR이 저감되고 휨 강도가 개선된 적층 세라믹 커패시터를 제조할 수 있게 되었다.
한편, 본 발명의 일 실시형태에 따르면, 적층형 세라믹 커패시터의 소형화 및 고용량화를 위해, 내부 전극(121, 122)의 평균 두께(te)는 1.5㎛ 이하일 수 있다. 상기 내부 전극의 평균 두께(te)가 1.5㎛를 초과하면, 칩의 높이 방향 사이즈가 과도하게 커져서, 전자 기기에 적용하기 어려운 문제가 생길 수 있다. 한편, 상기 내부 전극의 평균 두께의 하한은 얇을수록 적층 세라믹 커패시터의 소형화에 바람직하므로, 그 하한을 별도로 한정하지 않을 수 있다. 다만, 내부 전극 내 제1 영역 및 제2 영역을 적정 수준으로 형성함으로써, 목적하는 효과를 기대하기 위한 일례로서, 내부 전극의 평균 두께의 하한은 0.5㎛일 수 있다.
상기 내부 전극의 평균 두께(te)의 측정 방법을 특별히 한정하는 것은 아니나, 내부 전극이 관찰되도록 적층 세라믹 커패시터를 두께 방향(T)으로 자른 단면을 기준으로 측정할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 바디(110)의 폭 방향(W)의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사 전자 현미경(SEM)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대하여, 길이 방향(L)으로 등간격인 10개 지점에서의 그 두께를 측정하여 평균값을 구할 수 있다.
바디(110)는 상기 바디의 내부에 배치되고, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(C)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(C)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(C)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않고, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있고, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께(tp)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다.
또한, 전술한 용량 형성부(C)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향(W) 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(C)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
외부 전극(130, 140)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
즉, 도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(130, 140)을 갖는 구조를 설명하고 있지만, 외부 전극(130, 140)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(130, 140)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(130, 140)은 바디(110)에 배치되는 전극층(131, 141); 및 상기 전극층 상에 형성된 도금층(132, 142);을 포함할 수 있다.
이 때, 전극층(131, 141)은 도전성 금속 및 글래스를 포함할 수 있고, 구체적으로 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131, 141)은 바디(110) 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131, 141)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131, 141)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(132, 142)은 실장 특성을 향상시키는 역할을 수행한다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다. 도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있다.
혹은, 도금층(132, 142)는 전극층(131, 132) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(132, 142)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이×폭, 0.4 ㎜×0.2㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.44㎜ 이하이고, 폭이 0.22㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 실시예는 예시를 통하여 본 발명을 설명하기 위한 것일 뿐, 본 발명의 권리범위를 제한하기 위한 것이 아니라는 점에서 유의할 필요가 있다. 본 발명의 권리범위는 특허 청구범위에 기재된 사항과 이로부터 합리적으로 유추되는 사항에 의해 결정되는 것이기 때문이다.
(실시예)
Cu를 첨가하지 않고 Ni 도전성 페이스트를 사용하여 형성된 내부 전극을 포함하는 샘플 칩을 제조하였고, 이를 시편 No. 1로 정의하였다.
이어서, Ni에 Cu를 일정 비율로 첨가한 내부 전극용 도전성 페이스트를 사용하여 형성된 내부 전극을 포함하는 샘플 칩을 제조하였고, 이를 시편 No. 2~5로 정의하였다.
전술한 시편 No. 2~5의 각 샘플 칩에 대하여, 바디(110)의 폭 방향(W) 중앙부에서 절단한 길이 및 두께 방향(L-T)으로의 단면에서 추출된 내부 전극에 대하여, SEM 및 EDS를 이용한 Ni 및 Cu의 성분 분석을 행한 후, Ni 성분이 높은 영역을 제1 영역(A)으로 정의하고, Ni 성분이 낮은 영역을 제2 영역으로 정의하였다.
이어서, 각 시편에 대하여, 제1 영역(A)의 Ni 함량(CNi)에 대한 Cu 함량(CCu)의 비율(CCu/CNi)로서, 내부 전극 중의 Ni 성분이 높은 제1 영역 내 임의의 5개 지점에서 Ni 함량에 대한 Cu 함량의 비율의 평균값을 구하여 하기 표 1에 기재하였다.
또한, 각 시편에 대하여, 제2 영역(B)의 Ni 함량에 대한 Cu 함량의 비율로서, 내부 전극 중 Ni 성분이 낮은 제2 영역 내 임의의 5개 지점에서 Ni 함량에 대한 Cu 함량의 비율의 평균값을 구하여 하기 표 1에 기재하였다.
또한, 전술한 각 시편에 대하여, 상기 주사 전자 현미경(SEM)으로 스캔한 이미지에서 추출된 내부 전극에 대하여, 임의의 5개 제1 영역(A)에 대한 길이 방향(L)으로의 최대 길이를 측정한 후 평균값을 계산하여 L1을 구하였다.
마찬가지로, 주사 전자 현미경(SEM)으로 스캔한 이미지에서 추출된 내부 전극에 대하여, 임의의 5개 제2 영역(B)에 대한 길이 방향(L)으로의 최대 길이를 측정한 후 평균값을 계산하여 L2를 구하였다.
전술한 L1 및 L2로부터, 제1 영역의 최대 길이(L1)에 대한 상기 제2 영역의 최대 길이(L2)의 비율(L2/L1)*을 구하여 하기 표 1에 나타내었다.
한편, 하기 표 1에 있어서, 등가 직결 저항(ESR)은 ESR측정설비(E4991A등)를 이용하여, 개별칩을 지그에 실장 후, 측정하고자 하는 주파수 범위를 설정 후 측정하는 방법으로 측정하였다.
또한, 휨 강도는 기판에 적층 세라믹 캐패시터의 샘플을 실장한 후 그 반대편을 누름쇠로 0~6mm까지 눌러 휨 크랙이 발생하는 지를 확인하는 방법으로 측정하였고, 하기와 같이 평가하였다.
0/60: 6mm 밴딩 후 휨 크랙이 없는 경우
4/60: 6mm 밴딩 후 60개중 4개 휨 크랙이 확인되는 경우
시편 No. 제1 영역(A)의 Ni 함량(CNi)에 대한 Cu 함량(CCu)의 비율(CCu/CNi) 제2 영역(B)의 Ni 함량에 대한 Cu 함량의 비율 (L2/L1)* ESR [mohm] 휨 강도 [6mm]
1 0 0 - 3.78 2/60
2 0.43 0.67 0.11 1.88 0/60
3 0.43 0.67 0.25 1.93 0/60
4 0.43 0.67 0.43 2.68 0/60
5 0.43 0.67 0.67 2.72 4/60
상기 표 1의 실험결과로부터 볼 수 있듯이, Ni 함량이 서로 상이한 제1 영역 및 제2 영역을 형성하지 않는 시편 No. 1의 경우, 등가 직결 저항(ESR)이 다소 높아, ESR 저감의 효과가 적음을 확인하였다.
반면, Ni 함량이 서로 상이한 제1 영역 및 제2 영역을 형성하는 시편 No. 2~5의 경우, 전술한 시편 No. 1에 비해 ESR 저감의 효과가 보다 우수함을 확인하였다. 이 때, 시편 No. 2~5의 제2 영역(B)에서의 Ni 함량이 제1 영역(A)보다 작고, 제2 영역(B)에서의 Cu 함량이 제1 영역(A)보다 큰 것을 확인하였다.
한편, 상기 제1 영역의 최대 길이(L1)에 대한 상기 제2 영역의 최대 길이(L2)의 비율(L2/L1)은 0.25 이하를 충족하는 시편 No. 2 및 3의 경우, 다른 시편 No. 4 및 5에 비하여, ESR 저감의 효과다 보다 우수할 뿐만 아니라, 휨 강도 역시 보다 높은 수준으로 개선됨을 확인하였다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
130, 140: 외부 전극
131, 141: 전극층
132, 142: 도금층
114, 115: 마진부
C: 용량 형성부
A: 제1 영역
B: 제2 영역

Claims (12)

  1. 유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극;을 포함하고,
    상기 내부 전극은 제1 Ni-Cu 합금을 포함하는 제1 영역과, 제2 Ni-Cu 합금을 포함하는 제2 영역을 포함하고,
    상기 제1 및 제2 영역은 서로 Ni 함량이 상이한, 적층 세라믹 커패시터.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 영역은 하나의 내부 전극 내에 각각 복수 개 존재하는, 적층 세라믹 커패시터.
  3. 제 1 항에 있어서,
    상기 제1 영역의 Ni 함량은 상기 제2 영역의 Ni 함량보다 큰, 적층 세라믹 커패시터.
  4. 제 1 항에 있어서,
    상기 제1 영역의 Cu 함량은 상기 제2 영역의 Cu 함량보다 작은, 적층 세라믹 커패시터.
  5. 제 1 항에 있어서,
    상기 제1 영역의 Ni 함량(CNi)에 대한 Cu 함량(CCu)의 비율(CCu/CNi)이 0.25~0.67인, 적층 세라믹 커패시터.
  6. 제 1 항에 있어서,
    상기 제1 영역의 Ni 함량은 상기 제2 영역의 Ni 함량 대비 1.05배 이상인, 적층 세라믹 커패시터.
  7. 제 1 항에 있어서,
    상기 제2 영역의 Cu 함량은 상기 제2 영역의 Cu 함량 대비 1.05배 이상인, 적층 세라믹 커패시터.
  8. 제 1 항에 있어서,
    상기 제1 영역의 최대 길이는 상기 제2 영역의 최대 길이보다 큰, 적층 세라믹 커패시터.
  9. 제 1 항에 있어서,
    상기 제1 영역의 최대 길이(L1)에 대한 상기 제2 영역의 최대 길이(L2)의 비율(L2/L1)은 0.25 이하인, 적층 세라믹 커패시터.
  10. 제 1 항에 있어서,
    상기 제1 영역의 최대 길이(L1)에 대한 상기 제2 영역의 최대 길이(L2)의 비율(L2/L1)은 0.11~0.25인, 적층 세라믹 커패시터.
  11. 제 1 항에 있어서,
    상기 제1 영역의 면적은 상기 제2 영역의 면적보다 큰, 적층 세라믹 커패시터.
  12. 제 1 항에 있어서,
    상기 내부 전극의 두께는 0.5~1.5㎛인, 적층 세라믹 커패시터.
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