KR102057904B1 - 커패시터 부품 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 커패시터 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 바디에 배치되어 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하고, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제2 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RLW, 상기 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경을 RLT, 상기 바디의 제1 및 제2 면 간의 거리를 T, 상기 바디의 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 RLW가 상기 RLT보다 크며, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족한다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적 감소에 대한 필요성이 대두되고 있으며, 기판 내에 내장(Embedding)하거나, AP(Application Processor) 하단부에 LSC(land-side capacitor) type으로 실장할 수 있도록 두께를 줄인 적층 세라믹 커패시터(low-profile MLCC)에 대한 수요가 증가하고 있다.
또한, Low-profile MLCC는 실장 면적을 감소시킬 수 있을 뿐만 아니라, 기판 내에서 발생하는 ESL(Equivalent series inductance)를 저감시키는 효과도 있기 때문에 이에 대한 지속적인 시장 확대가 예상된다.
한편, MLCC 제작 공정 중 칩(chip) 간의 충돌에 의한 모서리 파손 현상인 칩핑(chipping) 불량이 발생할 우려가 있으며, 이는 외관 불량 및 내습신뢰성 저하의 원인이 된다.
종래에는 칩핑 불량을 방지하기 위하여 바디의 모서리를 라운드 형상으로 연마하는 방법을 사용하였다.
그러나, Low-profile MLCC의 경우 두께가 얇아 칩핑 불량에 취약한 구조이므로 종래의 일반적인 MLCC에 적용하던 라운드 연마 공법을 그대로 적용할 경우 외관 불량, 내습신뢰성 저하 등의 문제점이 발생할 수 있어 새로운 방안이 필요하다.
본 발명의 목적 중 하나는 칩핑(chipping) 불량을 억제할 수 있는 새로운 구조를 가지는 커패시터 부품을 제공하기 위함이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 바디에 배치되어 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하고, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제2 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RLW, 상기 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경을 RLT, 상기 바디의 제1 및 제2 면 간의 거리를 T, 상기 바디의 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 RLW가 상기 RLT보다 크며, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족하는 커패시터 부품을 제공한다.
일 실시 예에서, 상기 W와 T의 비인 W/T를 종횡비로 정의할 때, 종횡비가 4 이상일 수 있다.
일 실시 예에서, 상기 T는 100㎛ 이하일 수 있다.
일 실시 예에서, 상기 RLW 및 RLT 는 2 ≤ RLW /RLT ≤ 100을 만족할 수 있다.
일 실시 예에서, 상기 제1 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RWT로 정의할 때, 2.5*T/RWT ≤ RLW 를 만족할 수 있다.
일 실시 예에서, 상기 RWT 및 RLT는 0.9 ≤ RWT/RLT ≤ 1.1를 만족할 수 있다.
일 실시 예에서, 상기 바디의 제3 및 제4 면 간의 거리를 L이라고 정의할 때, 상기 L은 1.0mm 이하이고, 상기 W는 0.5mm 이하일 수 있다.
일 실시 예에서, 상기 제1 외부 전극은 상기 바디의 제3 면에 배치되고, 상기 제2 외부 전극은 상기 바디의 제4 면에 배치될 수 있다.
본 발명의 여러 효과 중 일 효과로서, 바디 모서리의 라운드 형상을 제어하여 칩핑(chipping) 불량을 억제할 수 있는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I` 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 II-II` 단면도를 개략적으로 도시한 것이다.
도 5는 도 1의 III-III` 단면도를 개략적으로 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
커패시터 부품
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I` 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 II-II` 단면도를 개략적으로 도시한 것이다.
도 5는 도 1의 III-III` 단면도를 개략적으로 도시한 것이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 제1 방향(Z 방향)으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 바디의 외측에 배치되어 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극(131, 132); 을 포함하며, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제2 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RLW, 상기 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경을 RLT, 상기 바디의 제1 및 제2 면 간의 거리를 T, 상기 바디의 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 RLW가 상기 RLT보다 크며, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따른 커패시터 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 커버부(112)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
한편, 커패시터 부품은 제작 공정 중 칩(chip) 간의 충돌에 의한 모서리 파손 현상인 칩핑(chipping) 불량이 발생할 우려가 있으며, 이는 외관 불량 및 내습신뢰성 저하의 원인이 된다.
이는 바디의 모서리가 날카롭기 때문에 발생하는 것으로, 종래에는 칩핑 불량을 방지하기 위하여 바디의 모서리가 라운드(round) 형상을 가지도록 연마하여 이러한 문제점을 해결하였다.
다만, 종래에는 모든 모서리의 곡률 반경을 동일 또는 유사하게 제어하였기 때문에, 바디의 형상에 따라 여러 제약이 발생할 수 있었다.
특히, 두께가 얇은 적층 세라믹 커패시터(Low-profile MLCC)의 경우 곡률 반경이 커짐에 따라, 길이 방향의 양 단부 형상이 곡면에 가까워져 외부 전극 형성 등에 문제점이 발생할 수 있었으며, 내부 전극 노출에 의한 단락(short) 위험성이 높아지는 문제점이 발생할 우려가 있었다.
본 발명에서는 모든 모서리의 곡률 반경을 동일 또는 유사하게 제어하는 것이 아닌, 바디의 두께(T) 및 폭(W)에 따라 바디 모서리의 라운드 형상을 비등방적으로 제어함으로써, 칩핑(chipping) 불량을 방지할 수 있을 뿐만 아니라, 외부 전극 형성 등에 문제점이 없고, 내부 전극 노출에 의한 단락(short)을 방지할 수 있다. 또한, 외관 불량을 억제하고, 신뢰성을 향상시킬 수 있다.
보다 상세하게는 제2 및 제3 방향 단면(L-W 단면)에서 바디 모서리의 곡률 반경을 RLW, 제1 및 제2 방향 단면(L-T 단면)에서 바디 모서리의 곡률 반경을 RLT, 상기 바디의 제1 및 제2 면 간의 거리를 T, 상기 바디의 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 RLW가 상기 RLT보다 크며, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족하도록 제어함으로써, 칩핑(chipping) 불량을 방지할 수 있을 뿐만 아니라, 외부 전극 형성 등에 문제점이 없고, 내부 전극 노출에 의한 단락(short)을 방지할 수 있다. 또한, 외관 불량을 억제하고, 신뢰성을 향상시킬 수 있다.
RLW가 2.5*T/RLT 미만인 경우에는 칩핑 불량이 발생할 우려가 있다. 반면에, RLW가 0.25*W 초과인 경우에는 내부 전극 노출에 의한 단락(short)이 발생하거나 외부 전극 형성이 어려워질 수 있다.
바디의 비등방적인 라운드 형상을 구현하기 위한 방법은 특별히 제한하지 않으며, 예를 들어, 커패시터 부품을 정렬하여 선연마 할 수 있는 공정을 적용할 수 있다.
한편, 상기 W와 T의 비인 W/T를 종횡비(Aspect Ratio)로 정의할 때, 종횡비가 4 이상일 수 있다.
종횡비가 커질수록 본 발명에 의한 칩핑 불량 및 단락 발생 억제 효과가 극대화될 수 있기 때문이다.
특히, 바디의 두께(T)가 얇은 적층 세라믹 커패시터(Low-profile MLCC) 의 경우 칩핑 불량에 취약한 구조이므로, 본 발명에 따른 효과가 보다 현저할 수 있다. 따라서, 상기 T는 100㎛ 이하일 수 있다.
또한, 상기 바디의 제3 및 제4 면 간의 거리를 L이라고 정의할 때, 상기 L은 1000㎛ 이하이고, 상기 W는 500㎛ 이하일 수 있다.
또한, 상기 RLW 및 RLT 는 2 ≤ RLW /RLT ≤ 100을 만족할 수 있으며, 보다 바람직하게는 5 ≤ RLW /RLT ≤ 100을 만족할 수 있다.
도 4를 참조하면, 상기 제1 및 제3 방향 단면(W-T 단면)에서 바디 모서리의 곡률 반경을 RWT로 정의할 때, 2.5*T/RWT ≤ RLW 를 만족할 수 있으며, 상기 RWT 및 RLT는 0.9 ≤ RWT/RLT ≤ 1.1를 만족할 수 있다.
즉, 제1 및 제3 방향 단면에서 바디 모서리의 곡률 반경(RWT)은 RLT와 동일 또는 유사한 크기를 가질 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 3에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층 및 전극층 상에 형성된 도금층을 포함할 수 있다.
전극층에 대한 보다 구체적인 예를 들면, 전극층은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
실험 예
본 실험은, 제2 및 제3 방향 단면(L-W 단면)에서 바디 모서리의 곡률 반경(RLW), 제1 및 제2 방향 단면(L-T 단면)에서 바디 모서리의 곡률 반경(RLT) 및 바디의 크기 변경에 따른 칩핑 불량 및 내부 전극 노출 여부를 관찰한 것이다.
하기 표 1은 바디의 길이(L), 폭(W) 및 두께(T)가 각각 1000㎛, 500㎛, 80㎛인 경우로, 바디의 종횡비인 W/T는 6.25이다.
하기 표 2는 바디의 길이(L), 폭(W) 및 두께(T)가 각각 600㎛, 300㎛, 70㎛인 경우로, 바디의 종횡비인 W/T는 4.29이다.
하기 표 1 및 표 2에서 RLW는 제2 및 제3 방향 단면(L-W 단면)에서 바디 모서리의 곡률 반경을 의미하며, RLT는 제1 및 제2 방향 단면(L-T 단면)에서 바디 모서리의 곡률 반경을 의미한다.
또한, 전극 노출은 제1 내부 전극(121)이 제4 면(4)으로 노출되거나, 제2 내부 전극(122)이 제3 면(3)으로 노출되는 경우 'NG'로 표시하였으며, 그렇지 않은 경우 'OK'로 표시하였다.
칩핑 불량은 육안으로 확인하여 깨진 부위가 발생한 경우 'NG'로 표시하였으며, 발생하지 않은 경우 'OK'로 표시하였다.
샘플번호 RLT(㎛) RLW(㎛) 2.5*T/RLT RLW/W 칩핑불량 전극노출
1* 8 10 25 0.02 NG OK
2* 8 20 25 0.04 NG OK
3 8 30 25 0.06 OK OK
4 8 40 25 0.08 OK OK
5 8 70 25 0.14 OK OK
6 8 100 25 0.2 OK OK
7 8 120 25 0.24 OK OK
8* 8 140 25 0.28 OK NG
9* 4 10 50 0.02 NG OK
10* 4 20 50 0.04 NG OK
11* 4 30 50 0.06 NG OK
12* 4 40 50 0.08 NG OK
13 4 70 50 0.14 OK OK
14 4 100 50 0.2 OK OK
15 4 120 50 0.24 OK OK
16* 4 140 50 0.28 OK NG
*: 비교예
샘플번호 RLT(㎛) RLW(㎛) 2.5*T/RLT RLW/W 칩핑불량 전극노출
17* 6 10 29.17 0.03 NG OK
18* 6 20 29.17 0.07 NG OK
19 6 30 29.17 0.1 OK OK
20 6 45 29.17 0.15 OK OK
21 6 60 29.17 0.2 OK OK
22* 6 80 29.17 0.27 OK NG
23* 6 100 29.17 0.33 OK NG
24* 4 10 43.75 0.03 NG OK
25* 4 20 43.75 0.07 NG OK
26* 4 30 43.75 0.1 NG OK
27 4 45 43.75 0.15 OK OK
28 4 60 43.75 0.2 OK OK
29* 4 80 43.75 0.27 OK NG
30* 4 100 43.75 0.33 OK NG
*: 비교예
샘플번호 1, 2, 9~12, 17, 18 및 24~26은 RLW가 2.5*T/RLT 미만인 경우로서, 2.5*T/RLT ≤ RLW를 만족하지 못하여 칩핑 불량이 발생한 것을 확인할 수 있다.
또한, 샘플번호 8, 16, 22, 23, 29 및 30은 RLW/W가 0.25를 초과하는 경우로서, RLW ≤ 0.25*W를 만족하지 못하여 전극 노출이 발생한 것을 확인할 수 있다.
반면에, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족하는 경우 칩핑 불량 및 내부 전극 노출이 발생하지 않은 것을 확인할 수 있다. 따라서, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족함에 따라 칩핑(chipping) 불량을 방지할 수 있을 뿐만 아니라, 외부 전극 형성 등에 문제점이 없고, 내부 전극 노출에 의한 단락(short)을 방지할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버부
131, 132: 외부 전극

Claims (8)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
    상기 바디에 배치되어 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 바디의 모서리는 라운드 형상을 가지며,
    상기 제2 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RLW, 상기 제1 및 제2 방향 단면에서 바디 모서리의 곡률 반경을 RLT,
    상기 바디의 제1 및 제2 면 간의 거리를 T, 상기 바디의 제5 및 제6 면 간의 거리를 W라고 정의할 때,
    상기 RLW가 상기 RLT보다 크며, 2.5*T/RLT ≤ RLW ≤ 0.25*W를 만족하는
    커패시터 부품.
  2. 제1항에 있어서,
    상기 W와 T의 비인 W/T를 종횡비로 정의할 때,
    상기 종횡비가 4 이상인
    커패시터 부품.
  3. 제1항에 있어서,
    상기 T는 100㎛ 이하인
    커패시터 부품.
  4. 제1항에 있어서,
    상기 RLW 및 RLT 는 2 ≤ RLW /RLT ≤ 100을 만족하는
    커패시터 부품.
  5. 제1항에 있어서,
    상기 제1 및 제3 방향 단면에서 바디 모서리의 곡률 반경을 RWT로 정의할 때,
    2.5*T/RWT ≤ RLW 를 만족하는
    커패시터 부품.
  6. 제5항에 있어서,
    상기 RWT 및 RLT는 0.9 ≤RWT/RLT ≤ 1.1를 만족하는
    커패시터 부품.
  7. 제1항에 있어서,
    상기 바디의 제3 및 제4 면 간의 거리를 L이라고 정의할 때,
    상기 L은 1000㎛ 이하이고, 상기 W는 500㎛ 이하인
    커패시터 부품.
  8. 제1항에 있어서,
    상기 제1 외부 전극은 상기 바디의 제3 면에 배치되고, 상기 제2 외부 전극은 상기 바디의 제4 면에 배치되는
    커패시터 부품.
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