JP2015111655A - セラミック電子部品 - Google Patents
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Abstract
【課題】クラックの発生し難いセラミック電子部品を提供する。【解決手段】第1の焼成電極層13aは、セラミック素体10の上に設けられている。第1の焼成電極層13aは、相互に離間した第1〜第5の部分13a1,13a2,13a3,13a4,13a5を有している。第1の部分13a1は、第1の端面10eの上に設けられている。第2の部分13a2は、第1の主面10aの上に設けられている。第3の部分13a3は、第2の主面10bの上に設けられている。第4の部分13a4は、第1の側面10cの上に設けられている。第5の部分13a5は、第2の側面10dの上に設けられている。【選択図】図2
Description
本発明は、セラミック電子部品に関する。
従来、積層セラミック電子部品には、セラミック素体の各端面を覆う外部電極がそれぞれ設けられている(例えば、特許文献1を参照)。各外部電極は、セラミック素体の端面から、第1及び第2の主面並びに第1及び第2の側面の上にまで至っている。
セラミック素体の各端面を覆う外部電極は、導電性ペーストをセラミック素体の各端面に塗布した後に熱処理を施すことによって形成されることが多い。ここで、熱処理を施した際に、セラミック素体の線膨張係数と外部電極の線膨張係数との差によって外部電極に応力が蓄積される。外部電極に応力が蓄積された積層セラミックコンデンサは温度変化をはじめとする外部環境の変化に起因して外部電極に蓄積された応力によって、セラミック素体にクラックが発生することがある。
本発明の主な目的は、クラックの発生し難いセラミック電子部品を提供することにある。
本発明に係るセラミック電子部品は、セラミック素体と、外部電極と、を備えている。セラミック素体は、第1及び第2の主面、第1及び第2の側面、及び第1及び第2の端面を有する。第1及び第2の主面は、長さ方向及び幅方向に沿って延びる。第1及び第2の側面は、長さ方向及び厚み方向に沿って延びる。第1及び第2の端面は、幅方向及び厚み方向に沿って延びる。外部電極は、セラミック素体の上に配されている。外部電極は、焼成電極層を有している。焼成電極層は、セラミック素体の上に設けられている。焼成電極層は、第1〜第5の部分を有している。第1の部分は、第1の端面の上に設けられている。第2の部分は、第1の主面の上に設けられている、第2の部分は、第1の部分と少なくとも一部において離間している。第3の部分は、第2の主面の上に設けられている。第3の部分は、第1の部分と少なくとも一部において離間している。第4の部分は、第1の側面の上に設けられている。第4の部分は、第1〜第3の部分のそれぞれと少なくとも一部において離間している。第5の部分は、第2の側面の上に設けられている。第5の部分は、第1〜第3の部分のそれぞれと少なくとも一部において離間している。
外部電極は、第1〜第5の部分を覆うCuめっき膜をさらに有することが好ましい。
Cuめっき膜は、第1〜第5の部分の間の離間部の少なくとも一部を覆っている。
焼成電極層の最大厚みは、20μm以下であることが好ましい。
セラミック電子部品は、基板に埋設されて使用されるものであることが好ましい。
第1の端面と、第1の主面、第2の主面、第1の側面または第2の側面とにより構成された稜線部が、等価曲率半径が5μm〜20μmとなるよう丸められた形状を有することが好ましい。
本発明によれば、クラックの発生し難いセラミック電子部品を提供することができる。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
本実施形態に係るセラミック電子部品は、積層セラミックコンデンサであってもよいし、圧電部品、サーミスタまたはインダクタ等の他のセラミック電子部品であってもよい。以下では、一例として、本実施形態に係るセラミック電子部品が積層セラミックコンデンサである場合について説明する。
以下、積層セラミックコンデンサ1の構成について説明する。
(セラミック素体)
図1は、本発明に係る積層セラミックコンデンサの略図的斜視図である。図2は、図1における線II−IIで切り出した部分の略図的断面図である。図3は、図2における線III−IIIで切り出した部分の模式的断面図である。
図1は、本発明に係る積層セラミックコンデンサの略図的斜視図である。図2は、図1における線II−IIで切り出した部分の略図的断面図である。図3は、図2における線III−IIIで切り出した部分の模式的断面図である。
図1〜図3に示されるように、積層セラミックコンデンサ1は、直方体状のセラミック素体10を備える。このセラミック素体10は、第1及び第2の主面10a,10bと、第1及び第2の側面10c,10dと、第1及び第2の端面10e,10fと、を有する。第1及び第2の主面10a,10bは、長さ方向L及び幅方向Wに沿って延びている。第1及び第2の側面10c,10dは、厚み方向T及び長さ方向Lに沿って延びている。第1及び第2の端面10e,10fは、厚み方向T及び幅方向Wに沿って延びている。長さ方向L、幅方向W及び厚み方向Tは、それぞれ直交している。
なお、本発明において、「直方体状」には、角部や稜線部が丸められた直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第1及び第2の主面、第1及び第2の側面並びに第1及び第2の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。
セラミック素体10の寸法は特に限定されない。例えばセラミック素体10の厚み寸法は0.1mm〜0.5mmであることが好ましく、長さ寸法は0.4mm〜1.0mmであることが好ましく、幅寸法は0.2mm〜0.5mmであることが好ましい。
セラミック素体10は、積層セラミックコンデンサ1の機能に応じた適宜のセラミックスからなる。具体的には、積層セラミックコンデンサ1がコンデンサである場合は、セラミック素体10を誘電体セラミックスにより形成することができる。誘電体セラミックスの具体例としては、例えば、BaTiO3、CaTiO3、SrTiO3、CaZrO3などが挙げられる。セラミック素体10には、積層セラミックコンデンサ1に要求される特性に応じて、例えばMn化合物、Mg化合物、Si化合物、Fe化合物、Cr化合物、Co化合物、Ni化合物、希土類化合物などの副成分が適宜添加されていてもよい。
積層セラミックコンデンサ1が圧電部品である場合は、セラミック素体を圧電セラミックスにより形成することができる。圧電セラミックスの具体例としては、例えばPZT(チタン酸ジルコン酸鉛)系セラミックスなどが挙げられる。
積層セラミックコンデンサ1が例えばサーミスタである場合は、セラミック素体を半導体セラミックスにより形成することができる。半導体セラミックスの具体例としては、例えばスピネル系セラミックなどが挙げられる。
積層セラミックコンデンサ1が例えばインダクタである場合は、セラミック素体を磁性体セラミックスにより形成することができる。磁性体セラミックスの具体例としては、例えばフェライトセラミックなどが挙げられる。
(内部電極)
図2に示されるように、セラミック素体10の内部には、複数の第1の内部電極11と複数の第2の内部電極12とが設けられる。
図2に示されるように、セラミック素体10の内部には、複数の第1の内部電極11と複数の第2の内部電極12とが設けられる。
第1の内部電極11は矩形状である。第1の内部電極11は、第1及び第2の主面10a,10b(図1を参照)と平行に設けられている。すなわち、第1の内部電極11は、長さ方向L及び幅方向Wに沿って設けられている。第1の内部電極11は、第1の端面10eに露出しており、第1及び第2の主面10a,10b、第1及び第2の側面10c,10d並びに第2の端面10fには露出していない。
第2の内部電極12は矩形状である。第2の内部電極12は、第1及び第2の主面10a,10b(図1を参照)と平行に設けられている。すなわち、第2の内部電極12は、長さ方向L及び幅方向Wに沿って設けられている。よって、第2の内部電極12と第1の内部電極11とは互いに平行である。第2の内部電極12は、第2の端面10fに露出しており、第1及び第2の主面10a,10b、第1及び第2の側面10c,10d並びに第1の端面10eには露出していない。
第1及び第2の内部電極11,12は、厚み方向Tに沿って交互に設けられている。厚み方向Tにおいて隣り合う第1の内部電極11と第2の内部電極12とは、セラミック部10gを介して対向している。セラミック部10gの厚みは、0.4μm〜0.8μm程度とすることができ、0.3μm〜0.5μmであることが好ましい。
第1及び第2の内部電極11,12は、適宜の導電材料により構成することができる。第1及び第2の内部電極11,12は、例えばNi,Cu,Ag,Pd及びAuからなる群から選ばれた金属、またはNi,Cu,Ag,Pd及びAuからなる群から選ばれた一種以上の金属を含む合金(例えば、Ag−Pd合金など)により構成することができる。
第1及び第2の内部電極11,12の厚みは、例えば0.2μm〜2.0μm程度であることが好ましい。
(外部電極)
図2及び図3に示されるように、積層セラミックコンデンサ1は、第1及び第2の外部電極13,14を備えている。第1及び第2の外部電極13,14は、適宜の導電材料により構成することができる。
図2及び図3に示されるように、積層セラミックコンデンサ1は、第1及び第2の外部電極13,14を備えている。第1及び第2の外部電極13,14は、適宜の導電材料により構成することができる。
第1及び第2の外部電極13,14は、それぞれ、セラミック素体10の上に配されている。第1の外部電極13は、第1の端面10eにおいて第1の内部電極11に電気的に接続されている。
第1の外部電極13は、第1の焼成電極層13a及び第1のCuめっき膜13bを有している。第1の焼成電極層13aは、第1〜第5の部分13a1,13a2,13a3,13a4,13a5を有している。
第1の部分13a1は、第1の端面10eの上に設けられている。第2の部分13a2は、第1の主面10aの上に設けられており、第1の部分13a1と少なくとも一部において離間している。第3の部分13a3は、第2の主面10bの上に設けられており、第1の部分13a1と離間している。第4の部分13a4は、第1の側面10cの上に設けられており、第1〜第3の部分13a1,13a2,13a3のそれぞれと少なくとも一部において離間している。第5の部分13a5は、第2の側面10dの上に設けられており、第1〜第3の部分13a1,13a2,13a3のそれぞれと少なくとも一部において離間している。第1〜第5の部分13a1,13a2,13a3,13a4,13a5のそれぞれは、セラミック素体10の角部及び稜線部を覆っていない。
第1のCuめっき膜13bは、第1〜第5の部分13a1,13a2,13a3,13a4,13a5、並びにセラミック素体10の角部及び稜線部を覆っている。第1のCuめっき膜13bは、第1〜第5の部分13a1,13a2,13a3,13a4,13a5の離間部の少なくとも一部を覆っている。
一方、第2の外部電極14は、第2の端面10fにおいて第2の内部電極12に電気的に接続されている。
第2の外部電極14は、第2の焼成電極層14a及び第2のCuめっき膜14bを有している。第2の焼成電極層14aは、第1〜第5の部分14a1,14a2,14a3,14a4,14a5を有している。
第1の部分14a1は、第2の端面10fの上に設けられている。第2の部分14a2は、第1の主面10aの上に設けられており、第1の部分14a1と離間している。第3の部分14a3は、第2の主面10bの上に設けられており、第1の部分14a1と離間している。第4の部分14a4は、第1の側面10cの上に設けられており、第1〜第3の部分14a1,14a2,14a3のそれぞれと離間している。第5の部分14a5は、第2の側面10dの上に設けられており、第1〜第3の部分14a1,14a2,14a3のそれぞれと離間している。第1〜第5の部分14a1,14a2,14a3,14a4,14a5のそれぞれは、セラミック素体10の角部及び稜線部を覆っていない。
第2のCuめっき膜14bは、第1〜第5の部分14a1,14a2,14a3,14a4,14a5、並びにセラミック素体10の角部及び稜線部を覆っている。
第1及び第2の焼成電極層13a,14aは、例えば導電材及びガラスを含む導電性ペーストの層を形成して焼き付けることで形成される。また、第1及び第2の焼成電極層13a,14aの上記導電材としては、例えばCu,Ni,Ag,Pd,Ag−Pd合金,Auなどを用いることができる。さらに、第1及び第2の焼成電極層13a,14aの上記ガラスとしては、例えばB,Si,Ba,Mg,Al,Liなどを含むガラスを用いることができる。
第1及び第2の焼成電極層13a,14aは、それぞれ、セラミック素体10と同時焼成されたものであってもよいし、焼成によりセラミック素体を得た後に、セラミック素体の上に導電性ペースト層を形成して焼き付けたものであってもよい。
第1及び第2の焼成電極層13a,14aの最大厚みは、20μm以下であることが好ましい。
積層セラミックコンデンサの温度が変化した際に該積層セラミックコンデンサにクラックが生じる場合がある。その原因として、以下の原因が考えられる。焼成電極層に含まれる金属とセラミック素体との線膨張係数の差に起因して、焼き付けされた焼成電極層の収縮量が、冷却時にセラミック素体の収縮量よりも大きくなる場合がある。その場合、収縮量の大きい焼成電極層には引張応力が生じ、収縮量の小さいセラミック素体は焼成電極層に引っ張られることで該セラミック素体には圧縮応力が生じる。
第1または第2の端面から第1及び第2の主面並びに第1及び第2の側面に至っている従来の焼成電極層の冷却時において、上記焼成電極層の各部分は次のように収縮する。焼成電極層の、第1の端面の上に位置する部分は、該部分の中央部に向かって収縮する。同様に、焼成電極層の、第1の主面の上に位置する部分は、該部分の中央部に向かって収縮する。そのため、焼成電極層の、第1の端面と第1の主面との間の角部や稜線部の上に位置する部分には、上記の第1の端面の上に位置する部分の収縮により発生する力と、上記の第1の主面の上に位置する部分の収縮により発生する力との双方がかかる。したがって、焼成電極層の、第1の端面と第1の主面との間の角部や稜線部の上に位置する部分に大きな応力が蓄積され易くなる。セラミック素体の稜線部や角部にも大きな応力が蓄積され易くなる。この応力は他の角部や稜線部においても、上記と同様に蓄積され易くなる。このような応力が焼成電極層の強度を超えたり、セラミック素体の強度を超えると、該焼成電極層やセラミック素体にクラックが発生する。
本実施形態では、相互に離間した第1〜第5の部分が設けられている。このため、第1または第2の端面から第1及び第2の主面並びに第1及び第2の側面に至っている従来の外部電極が設けられている場合よりも、セラミック素体の角部や稜線部、焼成電極層の角部や稜線部の上に位置する部分に応力が蓄積され難くなる。よって、本実施形態によれば、クラックの発生し難い積層セラミックコンデンサを提供することができる。
ところで、Niめっき膜は、厚み方向にめっき成長しやすいものの、面方向にはめっき成長しにくい。このため、相互に離間した第1〜第5の部分を有する焼成電極層の上にNiめっき膜を形成した場合、各部分の上に形成されたNiめっき膜と、他の部分の上に形成されたNiめっき膜とが接続されず、相互に離間しやすい。
一方、Cuめっき膜は、面方向にめっき成長しやすい。このため、Cuめっき膜13bであれば、第1〜第5の部分13a1〜13a4を有する第1の焼成電極層13aの上に、第1〜第5の部分13a1〜13a4を覆うように形成しやすい。従って、第1〜第5の部分13a1〜13a5が相互に電気的に接続された第1の外部電極13を容易に形成することができる。
同様に、Cuめっき膜14bであれば、第1〜第5の部分14a1〜14a5を有する第2の焼成電極層14aの上に、第1〜第5の部分14a1〜14a5を覆うように形成しやすい。従って、第1〜第5の部分14a1〜14a5が相互に電気的に接続された第2の外部電極14を容易に形成することができる。
以上、本実施形態に係る積層セラミックコンデンサ1について説明したが、他の実施形態として、第1の内部電極が第1及び第2の端面の両方に引き出されており、第2の内部電極が第1及び第2の側面の両方に引き出されている積層セラミックコンデンサにも、上述の第1〜第5の部分を設けることができる。この積層セラミックコンデンサにおいては、第1及び第2の側面に、それぞれ、第2の内部電極に電気的に接続された外部電極が設けられている。この一対の外部電極と、第1及び第2の外部電極とのうちの一方が、信号端子電極を構成しており、他方が接地用端子電極を構成している。
積層セラミックコンデンサ1は、基板に埋設されて使用されるものであることが好ましい。
第1の部分14a1、第2の部分14a2、第3の部分14a3、第4の部分14a4、第5の部分14a5が離間している積層セラミックコンデンサ1は、水分等が浸入しやすくなり、その結果絶縁抵抗が低下しやすくなるという問題がある。一方、基板に埋め込まれた積層セラミックコンデンサ1は、水分に接触する機会がなくなるため、第1の部分14a1、第2の部分14a2、第3の部分14a3、第4の部分14a4、第5の部分14a5が離間していても、絶縁抵抗が低下しにくくなるという効果が奏される。
(積層セラミックコンデンサ1の製造方法)
積層セラミックコンデンサ1の製造方法は特に限定されない。積層セラミックコンデンサ1は、例えば以下の要領で製造することができる。
積層セラミックコンデンサ1の製造方法は特に限定されない。積層セラミックコンデンサ1は、例えば以下の要領で製造することができる。
まず、第1及び第2の内部電極11,12を有するセラミック素体10を準備する。具体的には、セラミック粉末を含むセラミックペーストを、例えばスクリーン印刷法などによりシート状に塗布し乾燥させることにより、セラミックグリーンシートを作製する。
次に、上記セラミックグリーンシートの上に、内部電極形成用の導電ペーストを、例えばスクリーン印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとを用意する。なお、セラミックペーストや内部電極形成用の導電ペーストには、例えば公知のバインダーや溶媒が含まれていてもよい。
続いて、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートを順次積層し、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、マザー積層体を作製する。なお必要に応じて、静水圧プレスなどの手段により、マザー積層体を積層方向にプレスしてもよい。
マザー積層体を所定の形状寸法にカットし、生のセラミック素体を複数作製する。このとき、生のセラミック素体に対してバレル研磨等を施し、稜線部や角部を丸めてもよい。
次いで、生のセラミック素体を焼成する。これにより、セラミック素体10が完成する。なお、生のセラミック素体の焼成温度は、用いたセラミックスや導電材料に応じて適宜設定することができる。生のセラミック素体の焼成温度は、例えば900℃〜1300℃程度とすることができる。
次に、焼成後の積層体を例えば吸着盤で保持し、保持した積層体を導電性ペースト槽に浸漬させる。これにより、上述の第1〜第5の部分13a1,13a2,13a3,13a4,13a5に対応する導電性ペースト層が形成される。第1〜第5の部分14a1,14a2,14a3,14a4,14a5に対応する導電性ペースト層についても、同様に積層体を導電性ペースト槽に浸漬させることで形成される。
このとき、後述の導電性ペーストの焼き付け後に、第1〜5の部分の厚みの最大値が、それぞれ、5μm〜10μmとなるように、導電性ペーストの量を制御する。
上述の第1〜第5の部分のそれぞれが、セラミック素体10の角部及び稜線部を覆わないようにするための好ましい条件は、次の通りである。
第1または第2の端面10e,10fと、第1の主面10a、第2の主面10b、第1の側面10cまたは第2の側面10dとにより構成された稜線部が、等価曲率半径が5μm〜20μmとなるよう丸められた形状を有することが好ましい。上記の等価曲率半径は8μm〜12μmであることがより好ましい。導電性ペースト槽に浸漬させた積層体を引き上げる際の引き上げ速度を10mm/秒以下にすることが好ましい。導電性ペーストの粘度を10Pa・s以下にすることが好ましい。
なお、等価曲率半径は、積層セラミックコンデンサ1の第1の側面10c又は第2の側面10dを幅方向Wの中央まで研磨することにより露出した研磨面に対しイオンミリングを行い、研磨だれを除去する。その後、研磨面における稜線部の中央と両端部の3点を通過する仮想円の半径を測定することによって求めることができる。
次に、第1及び第2の焼成電極層13a,14aに対して焼き付けを行う。なお、焼き付け温度は、例えば700℃〜1000℃であることが好ましい。
続いて、第1〜第5の部分13a1,13a2,13a3,13a4,13a5、並びにセラミック素体10の角部及び稜線部を覆うように、第1のCuめっき膜13bを形成する。第1〜第5の部分14a1,14a2,14a3,14a4,14a5、並びにセラミック素体10の角部及び稜線部を覆うように、第2のCuめっき膜14bを形成する。
以上の工程により、積層セラミックコンデンサ1を完成させることができる。
1:積層セラミックコンデンサ
10:セラミック素体
10a:第1の主面
10b:第2の主面
10c:第1の側面
10d:第2の側面
10e:第1の端面
10f:第2の端面
10g:セラミック部
11:第1の内部電極
12:第2の内部電極
13:第1の外部電極
13a:第1の焼成電極層
13a1:第1の部分
13a2:第2の部分
13a3:第3の部分
13a4:第4の部分
13a5:第5の部分
13b:第1のCuめっき膜
14:第2の外部電極
14a:第2の焼成電極層
14a1:第1の部分
14a2:第2の部分
14a3:第3の部分
14a4:第4の部分
14a5:第5の部分
14b:第2のCuめっき膜
10:セラミック素体
10a:第1の主面
10b:第2の主面
10c:第1の側面
10d:第2の側面
10e:第1の端面
10f:第2の端面
10g:セラミック部
11:第1の内部電極
12:第2の内部電極
13:第1の外部電極
13a:第1の焼成電極層
13a1:第1の部分
13a2:第2の部分
13a3:第3の部分
13a4:第4の部分
13a5:第5の部分
13b:第1のCuめっき膜
14:第2の外部電極
14a:第2の焼成電極層
14a1:第1の部分
14a2:第2の部分
14a3:第3の部分
14a4:第4の部分
14a5:第5の部分
14b:第2のCuめっき膜
Claims (6)
- 長さ方向及び幅方向に沿って延びる第1及び第2の主面と、長さ方向及び厚み方向に沿って延びる第1及び第2の側面と、幅方向及び厚み方向に沿って延びる第1及び第2の端面とを有するセラミック素体と、
前記セラミック素体の上に配された外部電極と、
を備え、
前記外部電極は、前記セラミック素体の上に設けられた焼成電極層を有し、
前記焼成電極層は、
前記第1の端面の上に設けられた第1の部分と、
前記第1の主面の上に設けられており、前記第1の部分と少なくとも一部において離間した第2の部分と、
前記第2の主面の上に設けられており、前記第1の部分と少なくとも一部において離間した第3の部分と、
前記第1の側面の上に設けられており、前記第1〜第3の部分のそれぞれと少なくとも一部において離間した第4の部分と、
前記第2の側面の上に設けられており、前記第1〜第3の部分のそれぞれと少なくとも一部において離間した第5の部分と、
を有する、セラミック電子部品。 - 前記外部電極は、前記第1〜第5の部分を覆うCuめっき膜をさらに有する、請求項1に記載のセラミック電子部品。
- 前記Cuめっき膜は、前記第1〜第5の部分の間の離間部の少なくとも一部を覆っている、請求項2に記載のセラミック電子部品。
- 前記焼成電極層の最大厚みが、20μm以下である、請求項1〜3のいずれか一項に記載のセラミック電子部品。
- 前記セラミック電子部品は、基板に埋設されて使用される、請求項1〜4のいずれか一項に記載のセラミック電子部品。
- 前記第1の端面と、前記第1の主面、前記第2の主面、前記第1の側面または前記第2の側面とにより構成された稜線部が、等価曲率半径が5μm〜20μmとなるよう丸められた形状を有する、請求項1〜5のいずれか一項に記載のセラミック電子部品。
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