JP2015111655A - セラミック電子部品 - Google Patents
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Abstract
【課題】クラックの発生し難いセラミック電子部品を提供する。【解決手段】第１の焼成電極層１３ａは、セラミック素体１０の上に設けられている。第１の焼成電極層１３ａは、相互に離間した第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５を有している。第１の部分１３ａ１は、第１の端面１０ｅの上に設けられている。第２の部分１３ａ２は、第１の主面１０ａの上に設けられている。第３の部分１３ａ３は、第２の主面１０ｂの上に設けられている。第４の部分１３ａ４は、第１の側面１０ｃの上に設けられている。第５の部分１３ａ５は、第２の側面１０ｄの上に設けられている。【選択図】図２
Description
本発明は、セラミック電子部品に関する。
従来、積層セラミック電子部品には、セラミック素体の各端面を覆う外部電極がそれぞれ設けられている（例えば、特許文献１を参照）。各外部電極は、セラミック素体の端面から、第１及び第２の主面並びに第１及び第２の側面の上にまで至っている。
セラミック素体の各端面を覆う外部電極は、導電性ペーストをセラミック素体の各端面に塗布した後に熱処理を施すことによって形成されることが多い。ここで、熱処理を施した際に、セラミック素体の線膨張係数と外部電極の線膨張係数との差によって外部電極に応力が蓄積される。外部電極に応力が蓄積された積層セラミックコンデンサは温度変化をはじめとする外部環境の変化に起因して外部電極に蓄積された応力によって、セラミック素体にクラックが発生することがある。
本発明の主な目的は、クラックの発生し難いセラミック電子部品を提供することにある。
本発明に係るセラミック電子部品は、セラミック素体と、外部電極と、を備えている。セラミック素体は、第１及び第２の主面、第１及び第２の側面、及び第１及び第２の端面を有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びる。第１及び第２の側面は、長さ方向及び厚み方向に沿って延びる。第１及び第２の端面は、幅方向及び厚み方向に沿って延びる。外部電極は、セラミック素体の上に配されている。外部電極は、焼成電極層を有している。焼成電極層は、セラミック素体の上に設けられている。焼成電極層は、第１〜第５の部分を有している。第１の部分は、第１の端面の上に設けられている。第２の部分は、第１の主面の上に設けられている、第２の部分は、第１の部分と少なくとも一部において離間している。第３の部分は、第２の主面の上に設けられている。第３の部分は、第１の部分と少なくとも一部において離間している。第４の部分は、第１の側面の上に設けられている。第４の部分は、第１〜第３の部分のそれぞれと少なくとも一部において離間している。第５の部分は、第２の側面の上に設けられている。第５の部分は、第１〜第３の部分のそれぞれと少なくとも一部において離間している。
外部電極は、第１〜第５の部分を覆うＣｕめっき膜をさらに有することが好ましい。
Ｃｕめっき膜は、第１〜第５の部分の間の離間部の少なくとも一部を覆っている。
焼成電極層の最大厚みは、２０μｍ以下であることが好ましい。
セラミック電子部品は、基板に埋設されて使用されるものであることが好ましい。
第１の端面と、第１の主面、第２の主面、第１の側面または第２の側面とにより構成された稜線部が、等価曲率半径が５μｍ〜２０μｍとなるよう丸められた形状を有することが好ましい。
本発明によれば、クラックの発生し難いセラミック電子部品を提供することができる。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
本実施形態に係るセラミック電子部品は、積層セラミックコンデンサであってもよいし、圧電部品、サーミスタまたはインダクタ等の他のセラミック電子部品であってもよい。以下では、一例として、本実施形態に係るセラミック電子部品が積層セラミックコンデンサである場合について説明する。
以下、積層セラミックコンデンサ１の構成について説明する。
（セラミック素体）
図１は、本発明に係る積層セラミックコンデンサの略図的斜視図である。図２は、図１における線ＩＩ−ＩＩで切り出した部分の略図的断面図である。図３は、図２における線ＩＩＩ−ＩＩＩで切り出した部分の模式的断面図である。
図１は、本発明に係る積層セラミックコンデンサの略図的斜視図である。図２は、図１における線ＩＩ−ＩＩで切り出した部分の略図的断面図である。図３は、図２における線ＩＩＩ−ＩＩＩで切り出した部分の模式的断面図である。
図１〜図３に示されるように、積層セラミックコンデンサ１は、直方体状のセラミック素体１０を備える。このセラミック素体１０は、第１及び第２の主面１０ａ，１０ｂと、第１及び第２の側面１０ｃ，１０ｄと、第１及び第２の端面１０ｅ，１０ｆと、を有する。第１及び第２の主面１０ａ，１０ｂは、長さ方向Ｌ及び幅方向Ｗに沿って延びている。第１及び第２の側面１０ｃ，１０ｄは、厚み方向Ｔ及び長さ方向Ｌに沿って延びている。第１及び第２の端面１０ｅ，１０ｆは、厚み方向Ｔ及び幅方向Ｗに沿って延びている。長さ方向Ｌ、幅方向Ｗ及び厚み方向Ｔは、それぞれ直交している。
なお、本発明において、「直方体状」には、角部や稜線部が丸められた直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。
セラミック素体１０の寸法は特に限定されない。例えばセラミック素体１０の厚み寸法は０．１ｍｍ〜０．５ｍｍであることが好ましく、長さ寸法は０．４ｍｍ〜１．０ｍｍであることが好ましく、幅寸法は０．２ｍｍ〜０．５ｍｍであることが好ましい。
セラミック素体１０は、積層セラミックコンデンサ１の機能に応じた適宜のセラミックスからなる。具体的には、積層セラミックコンデンサ１がコンデンサである場合は、セラミック素体１０を誘電体セラミックスにより形成することができる。誘電体セラミックスの具体例としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などが挙げられる。セラミック素体１０には、積層セラミックコンデンサ１に要求される特性に応じて、例えばＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物などの副成分が適宜添加されていてもよい。
積層セラミックコンデンサ１が圧電部品である場合は、セラミック素体を圧電セラミックスにより形成することができる。圧電セラミックスの具体例としては、例えばＰＺＴ（チタン酸ジルコン酸鉛）系セラミックスなどが挙げられる。
積層セラミックコンデンサ１が例えばサーミスタである場合は、セラミック素体を半導体セラミックスにより形成することができる。半導体セラミックスの具体例としては、例えばスピネル系セラミックなどが挙げられる。
積層セラミックコンデンサ１が例えばインダクタである場合は、セラミック素体を磁性体セラミックスにより形成することができる。磁性体セラミックスの具体例としては、例えばフェライトセラミックなどが挙げられる。
（内部電極）
図２に示されるように、セラミック素体１０の内部には、複数の第１の内部電極１１と複数の第２の内部電極１２とが設けられる。
図２に示されるように、セラミック素体１０の内部には、複数の第１の内部電極１１と複数の第２の内部電極１２とが設けられる。
第１の内部電極１１は矩形状である。第１の内部電極１１は、第１及び第２の主面１０ａ，１０ｂ（図１を参照）と平行に設けられている。すなわち、第１の内部電極１１は、長さ方向Ｌ及び幅方向Ｗに沿って設けられている。第１の内部電極１１は、第１の端面１０ｅに露出しており、第１及び第２の主面１０ａ，１０ｂ、第１及び第２の側面１０ｃ，１０ｄ並びに第２の端面１０ｆには露出していない。
第２の内部電極１２は矩形状である。第２の内部電極１２は、第１及び第２の主面１０ａ，１０ｂ（図１を参照）と平行に設けられている。すなわち、第２の内部電極１２は、長さ方向Ｌ及び幅方向Ｗに沿って設けられている。よって、第２の内部電極１２と第１の内部電極１１とは互いに平行である。第２の内部電極１２は、第２の端面１０ｆに露出しており、第１及び第２の主面１０ａ，１０ｂ、第１及び第２の側面１０ｃ，１０ｄ並びに第１の端面１０ｅには露出していない。
第１及び第２の内部電極１１，１２は、厚み方向Ｔに沿って交互に設けられている。厚み方向Ｔにおいて隣り合う第１の内部電極１１と第２の内部電極１２とは、セラミック部１０ｇを介して対向している。セラミック部１０ｇの厚みは、０．４μｍ〜０．８μｍ程度とすることができ、０．３μｍ〜０．５μｍであることが好ましい。
第１及び第２の内部電極１１，１２は、適宜の導電材料により構成することができる。第１及び第２の内部電極１１，１２は、例えばＮｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた金属、またはＮｉ，Ｃｕ，Ａｇ，Ｐｄ及びＡｕからなる群から選ばれた一種以上の金属を含む合金（例えば、Ａｇ−Ｐｄ合金など）により構成することができる。
第１及び第２の内部電極１１，１２の厚みは、例えば０．２μｍ〜２．０μｍ程度であることが好ましい。
（外部電極）
図２及び図３に示されるように、積層セラミックコンデンサ１は、第１及び第２の外部電極１３，１４を備えている。第１及び第２の外部電極１３，１４は、適宜の導電材料により構成することができる。
図２及び図３に示されるように、積層セラミックコンデンサ１は、第１及び第２の外部電極１３，１４を備えている。第１及び第２の外部電極１３，１４は、適宜の導電材料により構成することができる。
第１及び第２の外部電極１３，１４は、それぞれ、セラミック素体１０の上に配されている。第１の外部電極１３は、第１の端面１０ｅにおいて第１の内部電極１１に電気的に接続されている。
第１の外部電極１３は、第１の焼成電極層１３ａ及び第１のＣｕめっき膜１３ｂを有している。第１の焼成電極層１３ａは、第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５を有している。
第１の部分１３ａ１は、第１の端面１０ｅの上に設けられている。第２の部分１３ａ２は、第１の主面１０ａの上に設けられており、第１の部分１３ａ１と少なくとも一部において離間している。第３の部分１３ａ３は、第２の主面１０ｂの上に設けられており、第１の部分１３ａ１と離間している。第４の部分１３ａ４は、第１の側面１０ｃの上に設けられており、第１〜第３の部分１３ａ１，１３ａ２，１３ａ３のそれぞれと少なくとも一部において離間している。第５の部分１３ａ５は、第２の側面１０ｄの上に設けられており、第１〜第３の部分１３ａ１，１３ａ２，１３ａ３のそれぞれと少なくとも一部において離間している。第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５のそれぞれは、セラミック素体１０の角部及び稜線部を覆っていない。
第１のＣｕめっき膜１３ｂは、第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５、並びにセラミック素体１０の角部及び稜線部を覆っている。第１のＣｕめっき膜１３ｂは、第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５の離間部の少なくとも一部を覆っている。
一方、第２の外部電極１４は、第２の端面１０ｆにおいて第２の内部電極１２に電気的に接続されている。
第２の外部電極１４は、第２の焼成電極層１４ａ及び第２のＣｕめっき膜１４ｂを有している。第２の焼成電極層１４ａは、第１〜第５の部分１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５を有している。
第１の部分１４ａ１は、第２の端面１０ｆの上に設けられている。第２の部分１４ａ２は、第１の主面１０ａの上に設けられており、第１の部分１４ａ１と離間している。第３の部分１４ａ３は、第２の主面１０ｂの上に設けられており、第１の部分１４ａ１と離間している。第４の部分１４ａ４は、第１の側面１０ｃの上に設けられており、第１〜第３の部分１４ａ１，１４ａ２，１４ａ３のそれぞれと離間している。第５の部分１４ａ５は、第２の側面１０ｄの上に設けられており、第１〜第３の部分１４ａ１，１４ａ２，１４ａ３のそれぞれと離間している。第１〜第５の部分１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５のそれぞれは、セラミック素体１０の角部及び稜線部を覆っていない。
第２のＣｕめっき膜１４ｂは、第１〜第５の部分１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５、並びにセラミック素体１０の角部及び稜線部を覆っている。
第１及び第２の焼成電極層１３ａ，１４ａは、例えば導電材及びガラスを含む導電性ペーストの層を形成して焼き付けることで形成される。また、第１及び第２の焼成電極層１３ａ，１４ａの上記導電材としては、例えばＣｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｇ−Ｐｄ合金，Ａｕなどを用いることができる。さらに、第１及び第２の焼成電極層１３ａ，１４ａの上記ガラスとしては、例えばＢ，Ｓｉ，Ｂａ，Ｍｇ，Ａｌ，Ｌｉなどを含むガラスを用いることができる。
第１及び第２の焼成電極層１３ａ，１４ａは、それぞれ、セラミック素体１０と同時焼成されたものであってもよいし、焼成によりセラミック素体を得た後に、セラミック素体の上に導電性ペースト層を形成して焼き付けたものであってもよい。
第１及び第２の焼成電極層１３ａ，１４ａの最大厚みは、２０μｍ以下であることが好ましい。
積層セラミックコンデンサの温度が変化した際に該積層セラミックコンデンサにクラックが生じる場合がある。その原因として、以下の原因が考えられる。焼成電極層に含まれる金属とセラミック素体との線膨張係数の差に起因して、焼き付けされた焼成電極層の収縮量が、冷却時にセラミック素体の収縮量よりも大きくなる場合がある。その場合、収縮量の大きい焼成電極層には引張応力が生じ、収縮量の小さいセラミック素体は焼成電極層に引っ張られることで該セラミック素体には圧縮応力が生じる。
第１または第２の端面から第１及び第２の主面並びに第１及び第２の側面に至っている従来の焼成電極層の冷却時において、上記焼成電極層の各部分は次のように収縮する。焼成電極層の、第１の端面の上に位置する部分は、該部分の中央部に向かって収縮する。同様に、焼成電極層の、第１の主面の上に位置する部分は、該部分の中央部に向かって収縮する。そのため、焼成電極層の、第１の端面と第１の主面との間の角部や稜線部の上に位置する部分には、上記の第１の端面の上に位置する部分の収縮により発生する力と、上記の第１の主面の上に位置する部分の収縮により発生する力との双方がかかる。したがって、焼成電極層の、第１の端面と第１の主面との間の角部や稜線部の上に位置する部分に大きな応力が蓄積され易くなる。セラミック素体の稜線部や角部にも大きな応力が蓄積され易くなる。この応力は他の角部や稜線部においても、上記と同様に蓄積され易くなる。このような応力が焼成電極層の強度を超えたり、セラミック素体の強度を超えると、該焼成電極層やセラミック素体にクラックが発生する。
本実施形態では、相互に離間した第１〜第５の部分が設けられている。このため、第１または第２の端面から第１及び第２の主面並びに第１及び第２の側面に至っている従来の外部電極が設けられている場合よりも、セラミック素体の角部や稜線部、焼成電極層の角部や稜線部の上に位置する部分に応力が蓄積され難くなる。よって、本実施形態によれば、クラックの発生し難い積層セラミックコンデンサを提供することができる。
ところで、Ｎｉめっき膜は、厚み方向にめっき成長しやすいものの、面方向にはめっき成長しにくい。このため、相互に離間した第１〜第５の部分を有する焼成電極層の上にＮｉめっき膜を形成した場合、各部分の上に形成されたＮｉめっき膜と、他の部分の上に形成されたＮｉめっき膜とが接続されず、相互に離間しやすい。
一方、Ｃｕめっき膜は、面方向にめっき成長しやすい。このため、Ｃｕめっき膜１３ｂであれば、第１〜第５の部分１３ａ１〜１３ａ４を有する第１の焼成電極層１３ａの上に、第１〜第５の部分１３ａ１〜１３ａ４を覆うように形成しやすい。従って、第１〜第５の部分１３ａ１〜１３ａ５が相互に電気的に接続された第１の外部電極１３を容易に形成することができる。
同様に、Ｃｕめっき膜１４ｂであれば、第１〜第５の部分１４ａ１〜１４ａ５を有する第２の焼成電極層１４ａの上に、第１〜第５の部分１４ａ１〜１４ａ５を覆うように形成しやすい。従って、第１〜第５の部分１４ａ１〜１４ａ５が相互に電気的に接続された第２の外部電極１４を容易に形成することができる。
以上、本実施形態に係る積層セラミックコンデンサ１について説明したが、他の実施形態として、第１の内部電極が第１及び第２の端面の両方に引き出されており、第２の内部電極が第１及び第２の側面の両方に引き出されている積層セラミックコンデンサにも、上述の第１〜第５の部分を設けることができる。この積層セラミックコンデンサにおいては、第１及び第２の側面に、それぞれ、第２の内部電極に電気的に接続された外部電極が設けられている。この一対の外部電極と、第１及び第２の外部電極とのうちの一方が、信号端子電極を構成しており、他方が接地用端子電極を構成している。
積層セラミックコンデンサ１は、基板に埋設されて使用されるものであることが好ましい。
第１の部分１４ａ１、第２の部分１４ａ２、第３の部分１４ａ３、第４の部分１４ａ４、第５の部分１４ａ５が離間している積層セラミックコンデンサ１は、水分等が浸入しやすくなり、その結果絶縁抵抗が低下しやすくなるという問題がある。一方、基板に埋め込まれた積層セラミックコンデンサ１は、水分に接触する機会がなくなるため、第１の部分１４ａ１、第２の部分１４ａ２、第３の部分１４ａ３、第４の部分１４ａ４、第５の部分１４ａ５が離間していても、絶縁抵抗が低下しにくくなるという効果が奏される。
（積層セラミックコンデンサ１の製造方法）
積層セラミックコンデンサ１の製造方法は特に限定されない。積層セラミックコンデンサ１は、例えば以下の要領で製造することができる。
積層セラミックコンデンサ１の製造方法は特に限定されない。積層セラミックコンデンサ１は、例えば以下の要領で製造することができる。
まず、第１及び第２の内部電極１１，１２を有するセラミック素体１０を準備する。具体的には、セラミック粉末を含むセラミックペーストを、例えばスクリーン印刷法などによりシート状に塗布し乾燥させることにより、セラミックグリーンシートを作製する。
次に、上記セラミックグリーンシートの上に、内部電極形成用の導電ペーストを、例えばスクリーン印刷法などにより所定のパターンに塗布し、内部電極形成用導電パターンが形成されたセラミックグリーンシートと、内部電極形成用導電パターンが形成されていないセラミックグリーンシートとを用意する。なお、セラミックペーストや内部電極形成用の導電ペーストには、例えば公知のバインダーや溶媒が含まれていてもよい。
続いて、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、内部電極形成用導電パターンが形成されたセラミックグリーンシートを順次積層し、さらに、内部電極形成用導電パターンが形成されていないセラミックグリーンシートを所定枚数積層することにより、マザー積層体を作製する。なお必要に応じて、静水圧プレスなどの手段により、マザー積層体を積層方向にプレスしてもよい。
マザー積層体を所定の形状寸法にカットし、生のセラミック素体を複数作製する。このとき、生のセラミック素体に対してバレル研磨等を施し、稜線部や角部を丸めてもよい。
次いで、生のセラミック素体を焼成する。これにより、セラミック素体１０が完成する。なお、生のセラミック素体の焼成温度は、用いたセラミックスや導電材料に応じて適宜設定することができる。生のセラミック素体の焼成温度は、例えば９００℃〜１３００℃程度とすることができる。
次に、焼成後の積層体を例えば吸着盤で保持し、保持した積層体を導電性ペースト槽に浸漬させる。これにより、上述の第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５に対応する導電性ペースト層が形成される。第１〜第５の部分１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５に対応する導電性ペースト層についても、同様に積層体を導電性ペースト槽に浸漬させることで形成される。
このとき、後述の導電性ペーストの焼き付け後に、第１〜５の部分の厚みの最大値が、それぞれ、５μｍ〜１０μｍとなるように、導電性ペーストの量を制御する。
上述の第１〜第５の部分のそれぞれが、セラミック素体１０の角部及び稜線部を覆わないようにするための好ましい条件は、次の通りである。
第１または第２の端面１０ｅ，１０ｆと、第１の主面１０ａ、第２の主面１０ｂ、第１の側面１０ｃまたは第２の側面１０ｄとにより構成された稜線部が、等価曲率半径が５μｍ〜２０μｍとなるよう丸められた形状を有することが好ましい。上記の等価曲率半径は８μｍ〜１２μｍであることがより好ましい。導電性ペースト槽に浸漬させた積層体を引き上げる際の引き上げ速度を１０ｍｍ／秒以下にすることが好ましい。導電性ペーストの粘度を１０Ｐａ・ｓ以下にすることが好ましい。
なお、等価曲率半径は、積層セラミックコンデンサ１の第１の側面１０ｃ又は第２の側面１０ｄを幅方向Ｗの中央まで研磨することにより露出した研磨面に対しイオンミリングを行い、研磨だれを除去する。その後、研磨面における稜線部の中央と両端部の３点を通過する仮想円の半径を測定することによって求めることができる。
次に、第１及び第２の焼成電極層１３ａ，１４ａに対して焼き付けを行う。なお、焼き付け温度は、例えば７００℃〜１０００℃であることが好ましい。
続いて、第１〜第５の部分１３ａ１，１３ａ２，１３ａ３，１３ａ４，１３ａ５、並びにセラミック素体１０の角部及び稜線部を覆うように、第１のＣｕめっき膜１３ｂを形成する。第１〜第５の部分１４ａ１，１４ａ２，１４ａ３，１４ａ４，１４ａ５、並びにセラミック素体１０の角部及び稜線部を覆うように、第２のＣｕめっき膜１４ｂを形成する。
以上の工程により、積層セラミックコンデンサ１を完成させることができる。
１：積層セラミックコンデンサ
１０：セラミック素体
１０ａ：第１の主面
１０ｂ：第２の主面
１０ｃ：第１の側面
１０ｄ：第２の側面
１０ｅ：第１の端面
１０ｆ：第２の端面
１０ｇ：セラミック部
１１：第１の内部電極
１２：第２の内部電極
１３：第１の外部電極
１３ａ：第１の焼成電極層
１３ａ１：第１の部分
１３ａ２：第２の部分
１３ａ３：第３の部分
１３ａ４：第４の部分
１３ａ５：第５の部分
１３ｂ：第１のＣｕめっき膜
１４：第２の外部電極
１４ａ：第２の焼成電極層
１４ａ１：第１の部分
１４ａ２：第２の部分
１４ａ３：第３の部分
１４ａ４：第４の部分
１４ａ５：第５の部分
１４ｂ：第２のＣｕめっき膜
１０：セラミック素体
１０ａ：第１の主面
１０ｂ：第２の主面
１０ｃ：第１の側面
１０ｄ：第２の側面
１０ｅ：第１の端面
１０ｆ：第２の端面
１０ｇ：セラミック部
１１：第１の内部電極
１２：第２の内部電極
１３：第１の外部電極
１３ａ：第１の焼成電極層
１３ａ１：第１の部分
１３ａ２：第２の部分
１３ａ３：第３の部分
１３ａ４：第４の部分
１３ａ５：第５の部分
１３ｂ：第１のＣｕめっき膜
１４：第２の外部電極
１４ａ：第２の焼成電極層
１４ａ１：第１の部分
１４ａ２：第２の部分
１４ａ３：第３の部分
１４ａ４：第４の部分
１４ａ５：第５の部分
１４ｂ：第２のＣｕめっき膜
Claims (6)
- 長さ方向及び幅方向に沿って延びる第１及び第２の主面と、長さ方向及び厚み方向に沿って延びる第１及び第２の側面と、幅方向及び厚み方向に沿って延びる第１及び第２の端面とを有するセラミック素体と、
前記セラミック素体の上に配された外部電極と、
を備え、
前記外部電極は、前記セラミック素体の上に設けられた焼成電極層を有し、
前記焼成電極層は、
前記第１の端面の上に設けられた第１の部分と、
前記第１の主面の上に設けられており、前記第１の部分と少なくとも一部において離間した第２の部分と、
前記第２の主面の上に設けられており、前記第１の部分と少なくとも一部において離間した第３の部分と、
前記第１の側面の上に設けられており、前記第１〜第３の部分のそれぞれと少なくとも一部において離間した第４の部分と、
前記第２の側面の上に設けられており、前記第１〜第３の部分のそれぞれと少なくとも一部において離間した第５の部分と、
を有する、セラミック電子部品。 - 前記外部電極は、前記第１〜第５の部分を覆うＣｕめっき膜をさらに有する、請求項１に記載のセラミック電子部品。
- 前記Ｃｕめっき膜は、前記第１〜第５の部分の間の離間部の少なくとも一部を覆っている、請求項２に記載のセラミック電子部品。
- 前記焼成電極層の最大厚みが、２０μｍ以下である、請求項１〜３のいずれか一項に記載のセラミック電子部品。
- 前記セラミック電子部品は、基板に埋設されて使用される、請求項１〜４のいずれか一項に記載のセラミック電子部品。
- 前記第１の端面と、前記第１の主面、前記第２の主面、前記第１の側面または前記第２の側面とにより構成された稜線部が、等価曲率半径が５μｍ〜２０μｍとなるよう丸められた形状を有する、請求項１〜５のいずれか一項に記載のセラミック電子部品。
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