JP5332475B2 - 積層セラミック電子部品およびその製造方法 - Google Patents

積層セラミック電子部品およびその製造方法 Download PDF

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Description

本発明はセラミック電子部品に関し、詳しくは、セラミック層と内部電極を積層してなる積層セラミック電子部品およびその製造方法に関する。
近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化とともに高性能化が進んでおり、携帯電子機器に多数搭載されている積層セラミック電子部品についても小型化、高性能化が要求されている。例えば、これらの携帯電子機器に搭載される積層セラミックコンデンサにおいては小型、大容量化が要求されている。
これを受けて、積層セラミックコンデンサにおいては、セラミック層の薄層化が進められており、セラミック層の積層枚数も増加する傾向にある。
通常、積層セラミック電子部品を製造する際には、焼成後にセラミック層となるセラミックグリーンシート上に内部電極パターンを印刷して、内部電極パターン配設シートを形成し、これを、積層方向に隣り合うシート間で内部電極パターンが所定の位置関係となるように位置をずらして積層し、得られるマザーブロックを所定位置でカットして、未焼成のセラミック素体（生チップ）を切り出すことが行われる。なお、このセラミック素体は、通常、複数の内部電極パターンが未焼成のセラミック層（セラミックグリーンシート）を介して互いに対向するように配設され、その一方端部が交互にセラミック素体の逆側の端面に引出された構造を有している。
ここで、得られる未焼成のセラミック素体（生チップ）の形状についてみると、各内部電極パターンがセラミック層を介して対向した中央部分が相対的に厚く、内部電極パターンが引出された両端部分が相対的に薄くなる傾向がある。そして、セラミックグリーンシートの積層枚数が増加するとその傾向はさらに顕著になる。この現象は、セラミックグリーンシート上において、内部電極パターンが印刷される印刷領域と内部電極パターンが印刷されないギャップ領域との間に段差が生じ、この段差が累積することにより発生するものである。
この段差がもたらす問題として、大きく分けて、次に説明する２つの問題がある。
１つは、セラミック素体を構成するセラミック層のデラミネーション（剥がれ）の問題であり、製品の信頼性を低下させるおそれがあるという問題である。
もう１つは実装不良の問題であり、チップ上面の平坦性が損なわれ、吸引チャックによる保持が不安定になるという問題である。
これを受けて、内部電極の引出し部の厚みを厚くすることによりセラミック層長手方向（内部電極の引出し方向に沿う方向）におけるギャップ領域（以下、「エンドギャップ領域」ともいう）の段差を吸収するようにした積層セラミック電子部品の製造方法が提案されている（特許文献１参照）。
図１１は、この従来の方法により製造される積層セラミック電子部品を示す断面図である。積層セラミック電子部品は、複数のセラミック層５２が積層されてなるセラミック素体５１と、セラミック素体５１の内部に形成された第１の内部電極５３ａ，第２の内部電極５３ｂと、セラミック素体５１の両端面５４ａ，５４ｂに形成された第１の外部端子電極５５ａ，第２の外部端子電極５５ｂとを備えている。各内部電極５３ａ，５３ｂは、所定の電気的特性を得るための有効部５３ａ1，５３ｂ1と、有効部から、セラミック素体５１の端面５４ａ，５４ｂまで引出された引出し部５３ａ2，５３ｂ2とを有している。そして、内部電極５３ａ，５３ｂの引出し部５３ａ2，５３ｂ2は、その厚みが有効部５３ａ1，５３ｂ1の厚みよりも厚く構成されている。
図１２は、この従来の積層セラミック電子部品の製造工程を示す図である。図１２では、セラミックグリーンシート６０上に複数の内部電極パターン６３が印刷された状態を示している。
そして、図１２に示す例では、積層後に得られるマザーブロックをカットしたときに２つの内部電極となる内部電極パターン６３、すなわち、内部電極２個分を含む内部電極パターン６３を、その中央部分（カット後に引出し部となる領域）６３ａを厚くして、マトリックス状に複数個、図１２に示すような態様で、セラミックグリーンシート６０の表面に印刷している。なお、図１２では、カットラインを点線Ｄ１，Ｄ２で示している。なお、ここでは、内部電極の引出し方向に直交する方向の縦方向のカットラインをＤ１、内部電極の引出し方向に平行で、カットラインＤ１に直交する横方向のカットラインをＤ２で示している。
そして、従来は、図１２に示すようなセラミックグリーンシート６０を、カットラインＤ１の１ピッチ分ずつ、カットラインＤ２に平行な方向に交互にずらして積層することによりマザー積層体を形成するようにしている。
また、図１３は、図１２のセラミックグリーンシート６０のカットラインＤ１に沿った断面模式図である。図１３に示すように、従来の工法では、各内部電極パターン６３が互いに所定の間隔をおいて印刷されるため、各内部電極パターン６３において、その周縁近傍に盛り上がった領域（隆起領域）６４が形成されるサドル現象が発生する。特に、内部電極の引出し部を厚くする設計では、図１４に示すように、内部電極パターン６３の露出部の端部の隆起領域６４における、隆起の程度が大きくなり、この内部電極パターンを形成したセラミックグリーンシートの積層、カット、焼成の工程を経て得られるセラミック素体の段階において、内部電極の露出部の両端近傍でセラミック層が剥がれやすくなったり、隆起した領域が積層方向に連なることで再び段差が生じ、結果として製品の信頼性が低下するという問題点がある。また、内部電極パターン６３の露出部の両端のセラミック層の積層方向に延びる各辺６３ａが、セラミック素体の側面Ｓと平行ではなく、周囲のセラミックとの間に隙間が形成されたりしやすく、その点でも信頼性が低いという問題点がある。
特開平１１−２６２７９号公報
本発明は、上記課題を解決するものであり、デラミネーション(セラミック層の層間剥離）や、内部電極の配設されている領域とその他の領域との間の段差による信頼性の低下のない積層セラミック電子部品およびその製造方法を提供することを目的とする。
上記課題を解決するために、本発明（請求項１）の積層セラミック電子部品の製造方法は、
セラミック素体中に、内部電極がセラミック層を介して互いに対向するように配設され、かつ、前記セラミック素体の互いに対向する一対の端面のうちの所定の端面に引出されて、前記一対の端面に形成された外部電極と接続された構造を有する積層セラミック電子部品の製造方法であって、
(ａ)所定の幅および長さを有し、前記幅方向中央部に位置し、前記長さ方向に沿って相対的に厚くされ、下記（ｃ）の工程でカットされることにより切り出されることになる複数の下記未焼成セラミック素体における厚肉部となる帯状の厚肉部と、前記厚肉部の幅方向両側に位置し、前記長さ方向に沿って前記厚肉部よりも薄くされた薄肉部と、を備えた一列以上の帯状内部電極パターンが印刷されたセラミックグリーンシートを複数枚準備する工程と、
(ｂ)各前記セラミックグリーンシートを、前記薄肉部どうしが重なり、前記厚肉部どうしが重ならないように積層して未焼成マザー積層体を形成する工程と、
(ｃ)前記未焼成マザー積層体を、前記長さ方向に平行で、各前記厚肉部を通過する第１のカットライン、および、前記第１のカットラインと直交する第２のカットラインに沿ってカットすることにより、複数の未焼成セラミック素体を切り出す工程と、
を備え、
前記(ｃ)行程で切り出された前記未焼成セラミック素体は、互いに対向する第１の主面および第２の主面と、前記第２のカットラインでカットされることにより形成された互いに対向する第１の側面および第２の側面と、前記第１のカットラインでカットされることにより形成された互いに対向する第１の端面および第２の端面とを有し、
前記第１の端面に第１の内部電極パターンの厚肉部が、前記第２の端面に第２の内部電極パターンの前記厚肉部がそれぞれ引出され、
前記第１および第２の側面のそれぞれに、前記第１および第２の内部電極パターンの前記厚肉部および前記薄肉部が露出した構造を有していること、
を特徴としている。
また、前記未焼成セラミック素体の前記第１および第２の側面に、該側面に露出した前記内部電極パターンの露出部を覆うようにセラミックペーストを塗布することにより、前記第１の内部電極パターンと前記未焼成セラミック素体の前記第１の側面および前記第２の側面との間、および前記第２の内部電極パターンと前記第１の側面および前記第２の側面との間に位置するサイドギャップ領域を形成する工程をさらに備えていることを特徴としている。
また、本発明の積層セラミック電子部品は、
複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、第１の有効部と、前記第１の有効部から前記第１の端面に向かって引出された第１の引出し部と、前記第１の引出し部の終端に位置して前記第１の端面上に露出する第１の露出部と、を有する第１の内部電極と、
前記セラミック素体内部に形成され、第２の有効部と、前記第２の有効部から前記第２の端面に向かって引出された第２の引出し部と、前記第２の引出し部の終端に位置して前記第２の端面上に露出する第２の露出部と、を有する第２の内部電極と、
前記第１の露出部を被覆するようにして前記第１の端面上に形成された第１の外部端子電極と、
前記第２の露出部を被覆するようにして前記第２の端面上に形成された第２の外部端子電極と、
を備え、
前記第１の引出し部の厚みが前記第１の有効部の厚みよりも厚く、前記第２の引出し部の厚みが前記第２の有効部の厚みよりも厚い積層セラミック電子部品であって、
前記第１の露出部の両端に位置し、前記セラミック層の積層方向に延びる各辺が、それぞれ前記第１の側面および前記第２の側面に対して略平行となり、
前記第２の露出部の両端に位置し、前記セラミック層の積層方向に延びる各辺が、それぞれ前記第１の側面および前記第２の側面に対して略平行となっているとともに、
前記第１の引出し部と前記第１の有効部からなる前記第１の内部電極および前記第２の引出し部と前記第２の有効部からなる前記第２の内部電極の、前記セラミック素体の前記端面への前記露出部を構成する辺と該辺と対向する辺とに挟まれた側辺の近傍領域には、該側辺の全体にわたって隆起部分がないこと
を特徴としている。
本発明のさらに他の積層セラミック電子部品は、
複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、第１の有効部と、前記第１の有効部から前記第１の端面に向かって引出された第１の引出し部と、前記第１の引出し部の終端に位置して前記第１の端面上に露出する第１の露出部と、を有する第１の内部電極と、
前記セラミック素体内部に形成され、第２の有効部と、前記第２の有効部から前記第２の端面に向かって引出された第２の引出し部と、前記第２の引出し部の終端に位置して前記第２の端面上に露出する第２の露出部と、を有する第２の内部電極と、
前記第１の露出部を被覆するようにして前記第１の端面上に形成された第１の外部端子電極と、
前記第２の露出部を被覆するようにして前記第２の端面上に形成された第２の外部端子電極と、
を備え、
前記第１の引出し部の厚みが前記第１の有効部の厚みよりも厚く、前記第２の引出し部の厚みが前記第２の有効部の厚みよりも厚い積層セラミック電子部品であって、
前記第１の引出し部と前記第１の有効部からなる前記第１の内部電極および前記第２の引出し部と前記第２の有効部からなる前記第２の内部電極の、前記セラミック素体の前記端面への前記露出部を構成する辺と該辺と対向する辺とに挟まれた側辺の近傍領域には、該側辺の全体にわたって隆起部分がないこと
を特徴としている。
前記第１の端面において、前記第１の露出部は、前記セラミック層と平行になるように直線状に延びるようにして、もしくは、前記第１の側面近傍および前記第２の側面近傍において、その端部が前記セラミック層の主面に対して緩やかな角度を持つように緩やかに傾斜して形成され、
前記第２の端面において、前記第２の露出部は、前記セラミック層と平行になるように直線状に延びるようにして、もしくは、前記第１の側面近傍および前記第２の側面近傍において、その端部が前記セラミック層の主面に対して緩やかな角度を持つように傾斜して形成されていることが望ましい。
本発明（請求項１）の積層セラミック電子部品の製造方法は、所定の幅および長さを有し、幅方向中央部に位置し、長さ方向に沿って相対的に厚くされ、カットされることにより切り出されることになる複数の下記未焼成セラミック素体における厚肉部となる帯状の厚肉部と、厚肉部の幅方向両側に位置し、長さ方向に沿って厚肉部よりも薄くされた薄肉部とを備えた帯状内部電極パターンが印刷された複数枚のセラミックグリーンシートを、薄肉部どうしが重なり、厚肉部どうしが重ならないように積層する工程を経て未焼成マザー積層体を形成し、この未焼成マザー積層体を、長さ方向に平行で、各厚肉部を通過する第１のカットライン、および、第１のカットラインと直交する第２のカットラインに沿ってカットして、複数の未焼成セラミック素体を切り出すようにしている。その結果、互いに対向する第１の主面および第２の主面と、第２のカットラインでカットされることにより形成された互いに対向する第１の側面および第２の側面と、第１のカットラインでカットされることにより形成された互いに対向する第１の端面および第２の端面とを有し、第１の端面に第１の内部電極パターンの厚肉部が、第２の端面に第２の内部電極パターンの厚肉部がそれぞれ引出された構造を有する未焼成セラミック素体を効率よく形成することができる。
本発明においては、上述のように、内部電極パターンの引出し部を厚肉部としているので、有効部よりも内部電極パターンの層数が少ない引出し部の内部電極パターンの未焼成セラミック素体における密度を、有効部のそれに近づけることが可能になり、未焼成マザー積層体を圧着する際に加わる圧力のばらつきを抑制して、デラミネーションの発生を効率よく抑えることが可能になる。
さらに、マザー積層体を、第１および第２のカットラインに沿ってカットすることにより未焼成セラミック素体を得るようにしているので、帯状内部電極パターンも上記カットラインに沿ってカットされることになる。そのため、導電性ペーストを所定のパターンになるように印刷した場合に、その周縁部近傍にいわゆるサドル現象によって生じるような隆起部分のない内部電極パターンを備えた未焼成セラミック素体を得ることが可能になる。
そして、この未焼成セラミック素体を焼成することにより、内部電極の配設されている領域とその他の領域との間の段差がなく、主面の平坦性に優れた焼結済みのセラミック素体を得ることができる。
したがって、本発明によれば、デラミネーションの発生を抑制、防止することが可能で、内部電極の配設されている領域とその他の領域との間の段差による信頼性の低下のない積層セラミック電子部品を効率よく製造することが可能になる。
また、未焼成セラミック素体の前記第１および第２の側面に、該側面に露出した内部電極パターンの露出部を覆うようにセラミックペーストを塗布して、第１の内部電極パターンと未焼成セラミック素体の第１の側面および第２の側面との間、および第２の内部電極パターンと第１の側面および第２の側面との間に位置するサイドギャップ領域を形成することにより、サイドギャップ領域を備えた信頼性の高い積層セラミック電子部品を効率よく製造することができる。
また、本発明の積層セラミック電子部品は、上述のように、第１の露出部の両端に位置し、セラミック層の積層方向に延びる各辺が、それぞれ第１の側面および第２の側面に対して略平行となり、第２の露出部の両端に位置し、セラミック層の積層方向に延びる各辺が、それぞれセラミック素体の第１の側面および第２の側面に対して略平行となるとともに、内部電極の第１および第２の端面への引出し部は、有効部の厚みよりも厚い厚肉部とされているため、デラミネーションの発生を抑制することが可能で、内部電極の配設されている領域とその他の領域との間の段差による信頼性の低下のない積層セラミック電子部品を提供することが可能になる。
また、第１の引出し部と第１の有効部からなる第１の内部電極および第２の引出し部と第２の有効部からなる第２の内部電極の、セラミック素体の端面への露出部を構成する辺と該辺と対向する辺とに挟まれた側辺の近傍領域には、該側辺の全体にわたって隆起部分が存在しないので、デラミネーションの発生をより確実に抑制することが可能で、内部電極の配設されている領域とその他の領域との間の段差による信頼性の低下のない、より信頼性の高い積層セラミック電子部品を提供することが可能になる。
このような積層セラミック電子部品は、例えば上述の本発明の積層セラミック電子部品の製造方法により効率よく製造することが可能である。その場合には、いわゆるサドル現象による隆起部がその周縁部近傍に形成されていない内部電極を備えた、デラミネーションや内部電極の配設されている領域とその他の領域の間の段差に起因する信頼性の低下などのない積層セラミック電子部品を提供することができる。
また、内部電極の露出部の両端のセラミック層の積層方向に延びる各辺を、セラミック素体の第１および第２の側面に略平行になるようにした場合、例えば、サドル現象により周縁部が隆起した内部電極の場合に通常みられるような、内部電極の露出部の両端のセラミック層の積層方向に延びる各辺が、セラミック素子の側面と平行でない場合(図１４参照)に比べて、周囲のセラミックとの間に隙間が生じたりしにくいため、この点からもデラミネーションの発生を抑制することができる。
なお、第１、第２の端面において、第１、第２の露出部が、セラミック層と平行になるように直線状に延びるような態様で内部電極が形成されていることが最も望ましいが、第１の側面近傍および第２の側面近傍において、その端部がセラミック層の主面に対して緩やかな角度を持つように傾斜して形成されている場合にも、上述の、直線状に延びるような態様で内部電極が形成されている場合とほぼ同等の効果を得ることができる。すなわち、カット刃による押し切りの方法でマザー積層体をカットすることにより、上記第１の側面および第２の側面が形成される場合、その近傍において、内部電極がいくらか傾斜することがあるが、その場合にも直線状に延びている場合に準じる効果を得ることができる。
以下に本発明の実施の形態を示して、本発明の特徴とするところをさらに詳しく説明する。
図１は本発明の実施例にかかる積層セラミック電子部品（この実施例では積層セラミックコンデンサ）を示す斜視図、図２は図１のＡ−Ａ線断面図、図３(ａ)，(ｂ)は図１の積層セラミックコンデンサの要部分解平面図、図４は積層セラミックコンデンサを構成するセラミック素体の端面を示す図、図５(ａ)，(ｂ)は図４の一部を拡大して示す模式断面図である。
この積層セラミック電子部品（積層セラミックコンデンサ）は、図１〜５に示すように、誘電体セラミックからなる複数のセラミック層２が積層されてなり、互いに対向する第１の主面１１および第２の主面１２と、互いに対向する第１の側面２１および第２の側面２２と、互いに対向する第１の端面３１および第２の端面３２とを有するセラミック素体１を備えている。
そして、セラミック素体１の内部には、第１の有効部３ａ1と、第１の有効部３ａ1から第１の端面３１に向かって引出された第１の引出し部３ａ2と、第１の引出し部３ａ2の終端に位置して第１の端面３１上に露出する第１の露出部３ａ3と、を有する第１の内部電極３ａと、セラミック素体１の内部に形成され、第２の有効部３ｂ1と、第２の有効部３ｂ1から第２の端面３２に向かって引出された第２の引出し部３ｂ2と、第２の引出し部３ｂ2の終端に位置して第２の端面３２上に露出する第２の露出部３ｂ3と、を有する第２の内部電極３ｂとを備えている。
さらに、第１の内部電極３ａの第１の露出部３ａ3を被覆するようにしてセラミック素体１の第１の端面３１上に形成された第１の外部端子電極５ａと、第２の内部電極３ｂの第２の露出部３ｂ3を被覆するようにしてセラミック素体１の第２の端面３２上に形成された第２の外部端子電極５ｂとを備えている。
また、この積層セラミックコンデンサにおいては、第１の引出し部３ａ2の厚みが第１の有効部３ａ1の厚みよりも厚く、第２の引出し部３ｂ2の厚みが第２の有効部３ｂ1の厚みよりも厚く形成されている(図２参照)。なお、内部電極３ａ，３ｂの第１の引出し部３ａ2、第２の引出し部３ｂ2は、導電性ペーストを二度塗りすることにより、他の領域よりも厚みが厚くなるように構成されており、図４，図５(ａ)，(ｂ)では、第１の引出し部３ａ2（露出部３ａ3）が、点線部分を境界部とする２層構造であることを示している。
そして、図４，図５(ａ)，(ｂ)に示すように、第１の露出部３ａ3の両端に位置し、セラミック層２の積層方向に延びる各辺３ａSが、それぞれ第１の側面２１および第２の側面２２に対して略平行となり、特に図示しないが、第２の露出部の両端に位置し、セラミック層１の積層方向に延びる各辺も、それぞれ第１の側面および第２の側面に対して略平行となるように構成されている。
また、この実施例１では、第１、第２の露出部３ａ3，３ｂ3が、セラミック層２と平行になるように直線状に延びるような態様で内部電極３ａ，３ｂが形成されている。
ただし、第１、第２の露出部３ａ3，３ｂ3が、第１および第２の側面２１，２２の近傍において、その端部がセラミック層２の主面に対して緩やかな角度を持つように傾斜して形成されていてもよい。
なお、図４，５(ａ)では、第１の露出部３ａ3が，セラミック層２と平行になるように直線状に延びている状態を示しており、図５(ｂ)では、第１の露出部３ａ3の端部がセラミック層２の主面に対して緩やかな角度を持つように傾斜して形成されている状態を示している。
また、この積層セラミック電子部品においては、図３に示すように、第１の内部電極３ａと第２の端面３２との間、および第２の内部電極３ｂと第１の端面３１との間に位置するエンドギャップ領域ＥＧと、第１の内部電極３ａと第１の側面２１および第２の側面２２との間、または第２の内部電極３ｂと第１の側面２１および第２の側面２２との間に位置するサイドギャップ領域ＳＧとを備えている。
この実施例１の積層セラミックコンデンサを構成する各部の詳細は以下の通りである。
＜セラミック層＞
この実施例１のような積層セラミックコンデンサを構成するセラミック層２の材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いることも可能である。
そのほかにも、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミックなどを用いることも可能である。
なお、この実施例１では、セラミック層に誘電体セラミックを用いて積層セラミックコンデンサを構成しているが、例えば、セラミック層に圧電体セラミックを用いることにより圧電部品が得られ、半導体セラミックを用いた場合にはサーミスタとして機能する積層セラミック電子部品が得られることになる。
なお、セラミック層の厚み（焼成後）は、通常０．１〜１０μｍの範囲とすることが好ましい。
＜内部電極＞
内部電極の構成材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、またはそれらの合金などを用いることができる。
なお、内部電極の有効部の厚み（焼成後）は０．１〜２．０μｍであることが好ましい。
一方、内部電極の引出し部の厚みは、有効部の厚みの１．５〜２．５倍であることが好ましく、通常は、０．１５〜５．０μｍであることが好ましい。
＜外部端子電極＞
外部端子電極としては、下地となる厚膜導体上にめっき膜が形成された構造を採用することができる。
厚膜導体はセラミック素体の焼成と同時に形成されてもよく、セラミック素体の焼成後に焼き付けられてもよい。厚膜導体の構成材料としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、およびＰｄからなる群より選ばれる１種の金属または当該金属を含む合金を用いることができる。厚膜導体の厚みは、通常１０〜５０μｍであることが好ましい。
めっき膜としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群より選ばれる１種の金属または当該金属を含む合金を用いることができる。めっき膜は複数の層構造を有していてもよい。めっき膜１層あたりの厚みは、１〜１５μｍであることが好ましい。
次に、この実施例１の積層セラミックコンデンサの製造方法について説明する。
(１)まず、セラミックグリーンシート、内部電極用導電性ペースト、および外部端子電極用導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストには、バインダおよび溶剤が含まれるが、これらには、公知の有機バインダや有機溶剤を用いることが可能である。
(２)それから、図６に示すように、短冊状のセラミックグリーンシート１０上に、スクリーン印刷法により所定のパターンで導電性ペーストを印刷し、帯状内部電極パターン３３を形成し、他の領域（有効部用薄肉部３３ｂ）よりも厚みの厚い引出し部用厚肉部３３ａを形成する。
すなわち、この帯状内部電極パターン３３は、積層セラミックコンデンサの内部電極３ａ，３ｂ(図２，図３)の引出し方向についてみた場合には、内部電極２個分となり、かつ、引出し方向に対応する方向に直交する方向についてみた場合には、積層セラミック電子部品における内部電極の多数個分となり、かつ、内部電極の引出し方向における中央部分の、個々のセラミック素体に分割した後において、内部電極の引出し部（３ａ2または３ｂ2）(図２，図３参照)となる領域を厚くした構造のものである。
なお、この帯状内部電極パターン３３を形成するにあたって、導電性ペーストを印刷する方向は、図中Ｘ方向（横方向）、Ｙ方向（縦方向）のいずれであってもよい。
本発明では、従来のように、内部電極パターンを個々に印刷するのではなく、多数個の内部電極パターンを含む帯状内部電極パターンを印刷し、積層後にカットして個々の内部電極パターンとするようにしているので、分割後の個々の内部電極パターンが、サドル現象による隆起部分を含むことがなく、信頼性の高い積層セラミック電子部品を得ることが可能になる。
すなわち、サドル現象による隆起部分の発生は、印刷パターンの周縁近傍において起こりやすく、さらには、印刷が開始する領域および終了する領域に隆起部分が形成されやすいとされているが、例えば、導電性ペーストを図６のＹ方向に印刷して帯状内部電極を形成する場合、図６の上下両端側（図７の左右両端側）に隆起部Ｂ(図７)が発生したとしても、その部分を切り落として廃棄することにより不良品の発生を防止することができる。
(３)次に、図８に示すように、第１のカットラインＣ１でみて１ピッチずつ交互にずらしながら、帯状内部電極パターン３３が印刷されたセラミックグリーンシート１０を所定枚数積層する。すなわち、帯状内部電極パターン３３が印刷されたセラミックグリーンシート１０を、内部電極の引出し方向に対応する方向に、セラミック素体一個分に相当する距離だけ、交互に逆側にずらして積層する。
さらに、上下に内部電極パターンが印刷されていない外層用セラミックグリーンシートを所定枚数積層し、未焼成マザー積層体（マザーブロック）を作製する。未焼成マザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。
(４)それから、カットラインＣ１，Ｃ２に沿って未焼成マザー積層体を所定のサイズにカットし、未焼成セラミック素体（生チップ）を切り出す。これにより、図９に示すように、側面２１ａ、２２ａおよび端面３１ａ、３２ａに内部電極パターン３３ｃが露出した未焼成セラミック素体１ａが得られる。
(５)次に、図１０に示すように、未焼成セラミック素体１ａの側面２１ａ，２２ａに、露出した内部電極パターン３３ｃを被覆するようにセラミックペースト１ｐを塗布する。塗布されたセラミックペースト１ｐは、内部電極パターン３３と未焼成セラミック素体１ａの第１の側面２１ａおよび第２の側面２２ａとの間に位置するサイドギャップ領域ＳＧ(図３(ａ)，(ｂ)参照)を構成する。なお、ここで用いるセラミックペーストに含まれるセラミック材料としては、セラミックグリーンシートに含まれるものと同じセラミック材料を用いることが好ましい。なお、内部電極パターンの先端部と第１および第２の端面３１ａ，３２ａとの間に位置するエンドギャップ領域ＥＧ(図３(ａ)，(ｂ)参照)は、帯状内部電極パターン３３とカットラインＣ１の位置の関係から、未焼成マザー積層体をカットする際に形成される。
(６)上記(５)の工程で側面３１ａにセラミックペースト１ｐを塗布した未焼成セラミック素体１ａを所定の条件下で焼成する。焼成温度は、セラミックや内部電極の材料にもよるが、通常は９００〜１３００℃であることが好ましい。
(７)その後、必要に応じて、焼成後のセラミック素体（コンデンサ本体）１に、バレル研磨等の研磨処理を施し、端面３１，３２への内部電極３ａ，３ｂの露出部３ａ3，３ｂ3の面出しを行う(図２参照)。このとき、同時に、セラミック素体１の稜部や角部に丸みが形成される。
(８)それから、セラミック素体１の端面３１，３２に外部端子電極形成用の導電性ペーストを塗布して焼き付けることにより、下地となる厚膜導体を形成する。焼き付けの温度は７００〜９００℃であることが好ましい。
(９)その後、必要に応じて、厚膜導体上に１層以上のめっき膜（例えば、Ｎｉ膜およびＳｎ膜）を形成する。
これにより、図１〜５に示すような構造を有する積層セラミックコンデンサが得られる。
この実施例の積層セラミックコンデンサは、上述のように、帯状内部電極パターンが配設されたセラミックグリーンシートを積層する工程を経て未焼成マザー積層体を形成し、これをカットすることにより未焼成セラミック素体を形成するようにしていることから、内部電極には、サドル現象による隆起部がなく、かつ、内部電極の、セラミック素体の端面への露出部の両端に位置する辺は、セラミック素体の側面に対して略平行になっている。その結果、デラミネーションや、内部電極の配設されている領域とその他の領域の間の段差に起因する信頼性の低下などのない積層セラミック電子部品を得ることができる。
なお、上記実施例１では積層セラミックコンデンサを例にとって説明したが、本発明は、積層セラミックコンデンサに限らず、圧電体セラミックを用いた積層セラミック圧電部品や、半導体セラミックを用いたサーミスタなどにも適用することが可能である。
本発明は、さらにその他の点においても上記実施例に限定されるものではなく、セラミックグリーンシートへの帯状内部電極パターンの配設態様、セラミックグリーンシートの積層数や積層態様、サイドギャップ領域の形成方法などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
上述のように、本発明によれば、デラミネーションや、内部電極の配設されている領域とその他の領域との間に段差のない積層セラミック電子部品を効率よく製造することが可能になる。したがって、本発明は、種々の用途に用いられる、積層セラミックコンデンサ、積層セラミック圧電部品、積層サーミスタなどの積層セラミック電子部品およびその製造方法に好適に利用することができる。
本発明の実施例にかかる積層セラミック電子部品（積層セラミックコンデンサ）を示す斜視図である。 図１のＡ−Ａ線断面図である。 (ａ)，(ｂ)は図１の積層セラミックコンデンサの要部分解平面図であり、セラミック層を介して対向する一対の内部電極の構成を示す図である。 積層セラミックコンデンサを構成するセラミック素体の、外部電極を形成する前の端面を示す図である。 (ａ)，(ｂ)は、図４の一部を拡大して示す模式断面図である。 本発明の積層セラミック電子部品の製造方法の一工程においてセラミックグリーンシートに帯状内部電極パターンを印刷した状態を示す図である。 帯状内部電極パターンを、厚肉部を通る第１のカットラインでカットし、第２のカットラインに平行な方向から見た状態を示す図である。 帯状内部電極パターンが印刷されたセラミックグリーンシートを位置をずらして積層する方法を示す図である。 本発明の積層セラミック電子部品の製造方法の一工程において、作製した、側面および端面に内部電極パターンが露出した状態の未焼成セラミック素体を示す斜視図である。 図９の未焼成セラミック素体の側面にセラミックペーストを塗布してサイドギャップ領域を形成した状態を示す斜視図である。 従来の積層セラミック電子部品を示す正面断面図である。 従来の積層セラミック電子部品の製造工程で内部電極パターンを形成したセラミックグリーンシートを示す図である。 図１２のセラミックグリーンシートのカットラインＤ１に沿った断面模式図である。 従来の積層セラミック電子部品の製造方法の問題点を説明する図であり、内部電極パターンの露出部端部の隆起の程度が大きくなった状態を示す図である。
１ セラミック素体
１ａ 未焼成セラミック素体
１ｐ セラミックペースト
２ セラミック層
３ａ 第１の内部電極
３ｂ 第２の内部電極
３ａ1 第１の有効部
３ａ2 第１の引出し部
３ａ3 第１の露出部
３ｂ1 第２の有効部
３ｂ2 第２の引出し部
３ｂ3 第２の露出部
３ａS 第１の露出部の両端の辺
５ａ 第１の外部端子電極
５ｂ 第２の外部端子電極
１０ セラミックグリーンシート
１１ 第１の主面
１２ 第２の主面
２１ 第１の側面
２２ 第２の側面
２１ａ，２２ａ 未焼成セラミック素体の側面
３１ 第１の端面
３２ 第２の端面
３１ａ，３２ａ 未焼成セラミック素体の端面
３３ 帯状内部電極パターン
３３ａ 引出し部用厚肉部
３３ｂ 有効部用薄肉部
３３ｃ 未焼成のセラミック素体の表面に露出した内部電極パターン
Ｃ１ 第１のカットライン
Ｃ２ 第２のカットライン
ＥＧ エンドギャップ領域
ＳＧ サイドギャップ領域

Claims (5)

  1. セラミック素体中に、内部電極がセラミック層を介して互いに対向するように配設され、かつ、前記セラミック素体の互いに対向する一対の端面のうちの所定の端面に引出されて、前記一対の端面に形成された外部電極と接続された構造を有する積層セラミック電子部品の製造方法であって、
    (ａ)所定の幅および長さを有し、前記幅方向中央部に位置し、前記長さ方向に沿って相対的に厚くされ、下記（ｃ）の工程でカットされることにより切り出されることになる複数の下記未焼成セラミック素体における厚肉部となる帯状の厚肉部と、前記厚肉部の幅方向両側に位置し、前記長さ方向に沿って前記厚肉部よりも薄くされた薄肉部と、を備えた一列以上の帯状内部電極パターンが印刷されたセラミックグリーンシートを複数枚準備する工程と、
    (ｂ)各前記セラミックグリーンシートを、前記薄肉部どうしが重なり、前記厚肉部どうしが重ならないように積層して未焼成マザー積層体を形成する工程と、
    (ｃ)前記未焼成マザー積層体を、前記長さ方向に平行で、各前記厚肉部を通過する第１のカットライン、および、前記第１のカットラインと直交する第２のカットラインに沿ってカットすることにより、複数の未焼成セラミック素体を切り出す工程と、
    を備え、
    前記(ｃ)行程で切り出された前記未焼成セラミック素体は、互いに対向する第１の主面および第２の主面と、前記第２のカットラインでカットされることにより形成された互いに対向する第１の側面および第２の側面と、前記第１のカットラインでカットされることにより形成された互いに対向する第１の端面および第２の端面とを有し、
    前記第１の端面に第１の内部電極パターンの厚肉部が、前記第２の端面に第２の内部電極パターンの前記厚肉部がそれぞれ引出され、
    前記第１および第２の側面のそれぞれに、前記第１および第２の内部電極パターンの前記厚肉部および前記薄肉部が露出した構造を有していること、
    を特徴とする、積層セラミック電子部品の製造方法。
  2. 前記未焼成セラミック素体の前記第１および第２の側面に、該側面に露出した前記内部電極パターンの露出部を覆うようにセラミックペーストを塗布することにより、前記第１の内部電極パターンと前記未焼成セラミック素体の前記第１の側面および前記第２の側面との間、および前記第２の内部電極パターンと前記第１の側面および前記第２の側面との間に位置するサイドギャップ領域を形成する工程をさらに備えていることを特徴とする、請求項１に記載の積層セラミック電子部品の製造方法。
  3. 複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック素体と、
    前記セラミック素体内部に形成され、第１の有効部と、前記第１の有効部から前記第１の端面に向かって引出された第１の引出し部と、前記第１の引出し部の終端に位置して前記第１の端面上に露出する第１の露出部と、を有する第１の内部電極と、
    前記セラミック素体内部に形成され、第２の有効部と、前記第２の有効部から前記第２の端面に向かって引出された第２の引出し部と、前記第２の引出し部の終端に位置して前記第２の端面上に露出する第２の露出部と、を有する第２の内部電極と、
    前記第１の露出部を被覆するようにして前記第１の端面上に形成された第１の外部端子電極と、
    前記第２の露出部を被覆するようにして前記第２の端面上に形成された第２の外部端子電極と、
    を備え、
    前記第１の引出し部の厚みが前記第１の有効部の厚みよりも厚く、前記第２の引出し部の厚みが前記第２の有効部の厚みよりも厚い積層セラミック電子部品であって、
    前記第１の露出部の両端に位置し、前記セラミック層の積層方向に延びる各辺が、それぞれ前記第１の側面および前記第２の側面に対して略平行となり、
    前記第２の露出部の両端に位置し、前記セラミック層の積層方向に延びる各辺が、それぞれ前記第１の側面および前記第２の側面に対して略平行となっているとともに、
    前記第１の引出し部と前記第１の有効部からなる前記第１の内部電極および前記第２の引出し部と前記第２の有効部からなる前記第２の内部電極の、前記セラミック素体の前記端面への前記露出部を構成する辺と該辺と対向する辺とに挟まれた側辺の近傍領域には、該側辺の全体にわたって隆起部分がないこと
    を特徴とする、積層セラミック電子部品。
  4. 複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、互いに対向する第１の側面および第２の側面と、互いに対向する第１の端面および第２の端面と、を有するセラミック素体と、
    前記セラミック素体内部に形成され、第１の有効部と、前記第１の有効部から前記第１の端面に向かって引出された第１の引出し部と、前記第１の引出し部の終端に位置して前記第１の端面上に露出する第１の露出部と、を有する第１の内部電極と、
    前記セラミック素体内部に形成され、第２の有効部と、前記第２の有効部から前記第２の端面に向かって引出された第２の引出し部と、前記第２の引出し部の終端に位置して前記第２の端面上に露出する第２の露出部と、を有する第２の内部電極と、
    前記第１の露出部を被覆するようにして前記第１の端面上に形成された第１の外部端子電極と、
    前記第２の露出部を被覆するようにして前記第２の端面上に形成された第２の外部端子電極と、
    を備え、
    前記第１の引出し部の厚みが前記第１の有効部の厚みよりも厚く、前記第２の引出し部の厚みが前記第２の有効部の厚みよりも厚い積層セラミック電子部品であって、
    前記第１の引出し部と前記第１の有効部からなる前記第１の内部電極および前記第２の引出し部と前記第２の有効部からなる前記第２の内部電極の、前記セラミック素体の前記端面への前記露出部を構成する辺と該辺と対向する辺とに挟まれた側辺の近傍領域には、該側辺の全体にわたって隆起部分がないこと
    を特徴とする、積層セラミック電子部品。
  5. 前記第１の端面において、前記第１の露出部は、前記セラミック層と平行になるように直線状に延びるようにして、もしくは、前記第１の側面近傍および前記第２の側面近傍において、その端部が前記セラミック層の主面に対して緩やかな角度を持つように傾斜して形成され、
    前記第２の端面において、前記第２の露出部は、前記セラミック層と平行になるように直線状に延びるようにして、もしくは、前記第１の側面近傍および前記第２の側面近傍において、その端部が前記セラミック層の主面に対して緩やかな角度を持つように傾斜して形成されていることを特徴とする、請求項３または４に記載の積層セラミック電子部品。
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US12/570,399 US8325462B2 (en) 2008-10-03 2009-09-30 Laminated ceramic electronic component and method for manufacturing the same
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332475B2 (ja) * 2008-10-03 2013-11-06 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP2012528018A (ja) * 2009-05-28 2012-11-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｌｕｍｉｒａｍｉｃ（登録商標）プレートレットのバレル研磨
JP5246347B2 (ja) 2009-12-11 2013-07-24 株式会社村田製作所 積層型セラミック電子部品
CN102652342B (zh) 2009-12-11 2016-08-03 株式会社村田制作所 层叠型陶瓷电容器
CN102640239B (zh) 2009-12-11 2015-06-17 株式会社村田制作所 层叠型陶瓷电子部件
JP5362033B2 (ja) 2009-12-11 2013-12-11 株式会社村田製作所 積層型セラミックコンデンサ
US8256078B2 (en) 2010-07-02 2012-09-04 Faradox Energy Storage, Inc. Method of forming long strips of dielectric coated metalized film
JP5532027B2 (ja) 2010-09-28 2014-06-25 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP5751080B2 (ja) 2010-09-28 2015-07-22 株式会社村田製作所 積層セラミック電子部品
KR101141489B1 (ko) 2010-12-13 2012-05-03 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조방법
KR101141434B1 (ko) 2010-12-15 2012-05-04 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조방법
KR101141402B1 (ko) 2011-03-09 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101141342B1 (ko) * 2011-03-09 2012-05-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101188032B1 (ko) * 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101141361B1 (ko) * 2011-03-14 2012-05-03 삼성전기주식회사 적층형 세라믹 콘덴서 및 그 제조방법
JP5678905B2 (ja) * 2011-03-14 2015-03-04 株式会社村田製作所 積層セラミック電子部品の製造方法
WO2012172939A1 (ja) * 2011-06-15 2012-12-20 株式会社村田製作所 電子部品及びその製造方法
CN102321867B (zh) * 2011-10-23 2013-03-27 常州碳元科技发展有限公司 具有保护层结构的碳层材料的制备方法
KR101300359B1 (ko) * 2011-11-02 2013-08-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR20130049362A (ko) * 2011-11-04 2013-05-14 삼성전기주식회사 적층 세라믹 커패시터 제조 방법
JP5590054B2 (ja) 2012-02-07 2014-09-17 株式会社村田製作所 積層セラミック電子部品の製造方法
JP5590055B2 (ja) * 2012-02-13 2014-09-17 株式会社村田製作所 積層セラミックコンデンサの製造方法及び積層セラミックコンデンサ
KR102029469B1 (ko) * 2012-02-17 2019-10-07 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP5729349B2 (ja) * 2012-04-24 2015-06-03 株式会社村田製作所 セラミック電子部品
JP2013258230A (ja) * 2012-06-12 2013-12-26 Murata Mfg Co Ltd セラミック電子部品
JP5556854B2 (ja) * 2012-06-12 2014-07-23 株式会社村田製作所 セラミック電子部品の製造方法及びセラミック電子部品
DE102012105318A1 (de) * 2012-06-19 2013-12-19 Epcos Ag Verfahren zur Herstellung eines keramischen Bauelements und ein keramisches Bauelement
CN105074853A (zh) * 2013-02-14 2015-11-18 株式会社村田制作所 陶瓷电子元器件及其制造方法
KR101496815B1 (ko) * 2013-04-30 2015-02-27 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101444598B1 (ko) * 2013-05-13 2014-09-24 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
JP2015111655A (ja) * 2013-10-29 2015-06-18 株式会社村田製作所 セラミック電子部品
JP6317119B2 (ja) * 2014-01-28 2018-04-25 京セラ株式会社 積層型電子部品
JP6795292B2 (ja) * 2015-09-15 2020-12-02 Tdk株式会社 積層電子部品
US9978521B2 (en) * 2015-09-15 2018-05-22 Tdk Corporation Multilayer electronic component
DE102015117106A1 (de) 2015-10-07 2017-04-13 Epcos Ag Piezoelektrischer Transformator
JP6110927B2 (ja) * 2015-12-04 2017-04-05 太陽誘電株式会社 積層セラミックコンデンサ
JP6418148B2 (ja) * 2015-12-21 2018-11-07 株式会社村田製作所 印刷版、該印刷版を備えた印刷装置、および積層セラミック電子部品の製造方法
JP6449798B2 (ja) * 2016-01-26 2019-01-09 太陽誘電株式会社 積層セラミック電子部品及びその製造方法、並びにセラミック素体
CN105575645B (zh) * 2016-02-04 2018-08-24 深圳顺络电子股份有限公司 一种叠层电子元件及其制造方法
CN107690247B (zh) * 2017-08-31 2023-09-15 广东风华高新科技股份有限公司 一种陶瓷电子部件及其制备方法
DE102018115085B4 (de) * 2018-06-22 2021-03-25 Tdk Electronics Ag Keramisches Vielschichtbauelement und Verfahren zur Herstellung eines keramischen Vielschichtbauelements
KR20190116140A (ko) 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
JP7172927B2 (ja) * 2019-09-19 2022-11-16 株式会社村田製作所 積層セラミック電子部品、およびその製造方法
JP2021082685A (ja) * 2019-11-18 2021-05-27 太陽誘電株式会社 セラミック電子部品およびその製造方法
CN111039020B (zh) * 2019-12-30 2024-03-19 深圳顺络电子股份有限公司 叠层器件生瓷片上的电极线制作方法及电极线布置结构
JP2021174838A (ja) * 2020-04-23 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771520A (en) * 1985-04-25 1988-09-20 Murata Manufacturing Co., Ltd. Method of producing laminated ceramic capacitors
JPS61248413A (ja) * 1985-04-25 1986-11-05 株式会社村田製作所 積層セラミツクコンデンサの製造方法
JPS6373514A (ja) 1986-09-16 1988-04-04 日本電気株式会社 積層セラミツクコンデンサおよびその製造方法
JPH01108970U (ja) 1988-01-12 1989-07-24
JPH0613259A (ja) 1992-06-26 1994-01-21 Tokin Corp 積層セラミックコンデンサとその製造方法
JPH0969463A (ja) * 1995-08-30 1997-03-11 Nec Corp 積層セラミックコンデンサ及びその製造方法
JPH09153433A (ja) 1995-12-01 1997-06-10 Taiyo Yuden Co Ltd 積層電子部品の製造方法
JPH09190947A (ja) 1996-01-11 1997-07-22 Murata Mfg Co Ltd 積層セラミック電子部品
JPH09232179A (ja) * 1996-02-21 1997-09-05 Matsushita Electric Ind Co Ltd 積層セラミック部品
JPH1126279A (ja) * 1997-07-08 1999-01-29 Matsushita Electric Ind Co Ltd 積層セラミック電子部品の製造方法
JPH1197288A (ja) 1997-07-24 1999-04-09 Matsushita Electric Ind Co Ltd 積層セラミック電子部品及びその製造方法
JP3339380B2 (ja) 1997-09-18 2002-10-28 株式会社村田製作所 積層セラミック電子部品の製造方法
JP2000082606A (ja) * 1998-09-04 2000-03-21 Mitsubishi Materials Corp チップ型サーミスタ及びその製造方法
JP2002353068A (ja) * 2001-05-29 2002-12-06 Matsushita Electric Ind Co Ltd 積層コンデンサおよびその製造方法
KR101053079B1 (ko) * 2003-03-26 2011-08-01 쿄세라 코포레이션 적층형 전자부품 및 그 제조방법
JP5289794B2 (ja) * 2007-03-28 2013-09-11 株式会社村田製作所 積層型電子部品およびその製造方法
DE102007043098A1 (de) * 2007-09-10 2009-03-12 Epcos Ag Verfahren zur Herstellung eines Vielschichtbauelements
JP5332475B2 (ja) * 2008-10-03 2013-11-06 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP5282678B2 (ja) * 2009-06-26 2013-09-04 株式会社村田製作所 積層型電子部品およびその製造方法

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