KR101300359B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭 보다 작은 제1 내부전극; 및 상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭과 동일한 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 제조방법 {Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}
본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
위와 같이 적층 세라믹 커패시터의 초소형화 및 초고용량화를 만족시키기 위해 그린시트 위에 마진부의 폭을 최소화하여 내부전극을 형성한다.
따라서, 내부전극이 노출되는 면에서 중앙부에 비해 상대적으로 두께가 얇은 코너 부분을 통해 전도성 이물질, 습기, 이온 등의 불순물이 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.
이러한 문제점은 특히 커버층의 두께와 마진부의 폭이 좁은 초고용량의 적층 세라믹 커패시터에서 더욱 심화될 수 있다.
당 기술분야에서는, 적층 세라믹 전자부품의 내부전극이 노출되는 면에서 그 코너 부분을 통해 불순물이 침투하는 것을 방지할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭 보다 작은 제1 내부전극; 및 상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭과 동일한 제2 내부전극; 을 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극은, 노출된 부분의 폭을 c로 하고, 내부에 위치한 부분의 폭을 d로 하여 접촉면적비율(c/d)이 80 내지 85 %로 구성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극이 전체 내부전극의 15 내지 20 %일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극은 상하 방향을 따라 상기 세라믹 소체의 양측 면을 통해 번갈아 노출될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극은 상기 세라믹 소체의 일면을 향해 폭이 서서히 좁아지도록 형성될 수 있다.
이때, 상기 제1 내부전극은 노출부의 양측 코너부가 경사지게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극은, 상기 세라믹 소체의 내부에 위치하는 용량부; 및 상기 세라믹 소체의 일면을 통해 노출되도록 상기 용량부의 일단에서 노출 방향으로 평행하게 연장 형성되며, 상기 용량부의 폭 보다 작은 폭을 가지는 인출부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 양측 면에 형성되며, 상기 제1 및 제2 내부전극의 노출 부와 전기적으로 연결된 제1 및 제2 외부전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 상하에 형성된 유전체 커버층을 더 포함할 수 있다.
본 발명의 다른 측면은, 제1 세라믹 시트 상에 상기 제1 세라믹 시트의 일면을 통해 노출되며, 노출부의 폭이 내부에 위치한 부분의 폭 보다 작도록 제1 내부전극막을 형성하는 단계; 제2 세라믹 시트 상에 상기 제2 세라믹 시트의 일면을 통해 노출되며, 노출부의 폭이 내부에 위치한 부분의 폭과 동일하게 제2 내부전극막을 형성하는 단계; 상기 제1 세라믹 시트 복수 개, 상기 제2 세라믹시트 복수 개, 상기 제1 세라믹 시트 복수 개 순으로 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성하는 단계; 를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내부전극막 형성 단계는, 노출된 부분의 폭을 c로 하고, 내부에 위치한 부분의 폭을 d로 하여 접촉면적비율(c/d)이 80 내지 85 %가 되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체 형성 단계는, 상기 제1 내부전극막이 전체 내부전극막의 15 내지 20 %가 되도록 상기 제1 세라믹 시트 및 상기 제2 세라믹 시트의 개수를 조절하여 적층할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극막 형성 단계는, 상기 제1 및 제2 내부전극막이 상하 방향을 따라 상기 적층체의 양측 면을 통해 번갈아 노출되도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극막 형성 단계는, 상기 제1 내부전극막이 상기 제1 세라믹 시트의 일면을 향해 폭이 서서히 좁아지도록 형성할 수 있다.
이때, 상기 제1 내부전극막의 노출부의 양측 코너부는 경사지게 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부전극막 형성단계는, 상기 제1 세라믹 시트의 내부에 용량부를 형성하고, 상기 용량부의 일단과 상기 제1 세라믹 시트의 일면을 연결하도록 연결 방향을 따라 평행하게 인출부를 연장 형성하되, 상기 인출부의 폭이 상기 용량부의 폭 보다 작도록 조절할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체의 양측 면에 상기 제1 및 제2 내부전극막을 덮도록 한 쌍의 외부전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층체의 상하에 유전체 커버층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 일정한 접촉 면적을 유지하여 외부전극과 내부전극의 접촉 불량을 방지하면서, 내부전극의 코너 부분을 통해 전도성 이물질, 습기, 이온 등의 불순물이 침투하는 것을 방지하여 절연저항 열화 및 신뢰성 저하를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 유전체층, 제1 내부전극, 제2 내부전극 및 커버층을 나타낸 분해사시도이다.
도 4는 도 3의 결합된 구조를 나타낸 측면도이다.
도 5는 도 3의 유전체층 및 제1 내부전극을 나타낸 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 유전체층 및 제1 내부전극을 나타낸 사시도이다.
이하, 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 소체의 외부전극이 형성된 면을 좌우 측면으로 설정하여 설명하기로 한다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 세라믹 소체(110) 내에 형성된 복수의 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)을 포함한다.
제1 내부전극(133, 134)은 세라믹 소체(110) 중 상하부에 위치한 유전체층(111) 상에 형성되며, 세라믹 소체(110)의 일 측면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭 보다 작게 형성된다.
제2 내부전극(131, 132)은 세라믹 소체(110) 중 중간부에 위치한 유전체층(111) 상에 형성되며, 세라믹 소체(110)의 일 측면을 통해 노출된 부분의 폭과 내부에 위치한 부분의 폭이 동일하게 형성된다.
예컨대, 제2 내부전극(131, 132)은 본 실시 형태에서 도면 상에 도시된 것과 같이, 수평 절단면이 직사각형을 갖도록 형성될 수 있다.
이때, 제1 내부전극막(133, 134)는 전체 내부전극의 15 내지 20 %가 되도록 설정할 수 있다.
또한, 상하로 위치하는 제1 내부전극막(133, 134)을 갖는 유전체층(111)의 적층 수는 바람직하게 양쪽을 동일하게 할 수 있으나, 본 발명은 이에 한정되지 않으며 필요시 상하 제1 내부전극막(133, 134)을 갖는 유전체층(111)의 적층 수를 상이하게 구성할 수 있다.
또한, 세라믹 소체(110)의 양측 면에는 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)의 노출된 부분에 접속하여 각각 전기적으로 연결되는 제1 및 제2 외부전극(121, 122)이 형성된다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층하여 형성할 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
또한, 세라믹 소체(110)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(1)를 구성할 수 있다.
또한, 필요시 세라믹 소체(110)의 최외곽 면, 도면 상으로 상하면에 소정 두께의 유전체 커버층(112)을 형성할 수 있다.
이때, 유전체 커버층(112)은 필요시 2 개 이상을 상하 방향으로 적층하여 형성할 수 있다.
이러한 세라믹 소체(110)를 구성하는 유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.
또한, 유전체층(111)의 두께는 적층 세라믹 커패시터(1)의 용량 설계에 따라 임의로 변경할 수 있다.
본 실시 형태에서 유전체층(111)의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.
제1 내부전극(133, 134) 및 제2 내부전극(131, 132)는 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)는 유전체층(111)을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(110)로 형성할 수 있다.
따라서, 이렇게 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)이 중첩되는 영역에 의하여 정전용량을 형성하게 된다.
이때, 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)은 서로 다른 극성을 갖는 내부전극이 상하 방향을 따라 세라믹 소체(110)의 양측 면을 통해 번갈아 노출되도록 구성할 수 있다.
또한, 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같이 유전체층(111)에 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)을 형성할 때, 전도성 이물질, 습기, 이온 등의 불순물이 내부로 침투하여 절연저항 열화 및 신뢰성 저하 등을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층(111)과 제1 내부전극(133, 134) 및 제2 내부전극(131, 132) 사이에 소정의 마진부를 남겨둘 수 있다.
이에 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)을 유전체층(111)의 일 측면에 형성된 서로 다른 극성의 제1 및 제2 외부전극(121, 122)과 전기적으로 연결하기 위하여 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)의 일측 선단에서 제1 및 제2 외부전극(121, 122)가 형성된 세라믹 소체(110)의 일면을 향해 유전체층(111)의 마진부 상에 연결부를 연장하여 형성한다.
이때, 제2 내부전극(131, 132)은 세라믹 소체(110)의 내부에 위치한 부분과 연결부의 폭을 동일하게 하여 구성한다.
반면에, 제1 내부전극(133, 134)은 세라믹 소체(110)의 내부에 위치한 부분 보다 세라믹 소체(110)의 일 측면을 통해 노출된 선단의 폭을 작게 하여 형성한다.
본 실시 형태에서는 연결부가 세라믹 소체(110)의 일 측면을 향해 폭이 서서히 좁아지는 테이퍼진 형상으로 구성할 수 있으며, 이러한 테이퍼진 형상을 위해서 예를 들어 연결부의 양측 코너부를 경사면(135)으로 형성할 수 있다.
또한, 제1 내부전극(133, 134)은 접촉성 불량 및 도금액 침투에 의한 크랙의 발생을 최소화하여 최적수율을 확보하기 위해서 세라믹 소체(110)의 내부에 위치한 부분에 대한 세라믹 소체(110)의 일 측면을 통해 노출된 부분의 비가 80 내지 85 %가 되도록 구성할 수 있다.
위와 같이 구성된 본 실시 형태의 적층 세라믹 커패시터(100)의 작용에 대해 설명한다.
유전체층(111)은 내부전극과의 사이에 소정의 마진부를 갖는다.
이러한 마진부는 각각의 유전체층(111)을 적층하여 세라믹 소체(110)를 형성한 후 내부전극으로 이물질이 침투하는 것을 방지하는 역할을 하며, 내부전극을 외부 충격으로부터 보호하여 전기적인 단락을 방지하는 역할 등을 할 수 있다.
또한, 마진부는 적층 세라믹 커패시터(100)의 초소형화 및 초 고용량화를 위해서는 내부전극의 정전용량을 최대한 확보해야 하므로 가능한 작게 형성한다.
이에 세라믹 소체(110)의 내부전극이 노출되는 일측 면에서 중앙부에 비해 상대적으로 두께가 얇은 코너 부분을 통해 전도성 이물질, 습기, 이온 등의 불순물이 침투하여 절연저항 열화 및 신뢰성 저하 등의 문제점이 발생할 수 있다.
이때, 모든 유전체층(111)에 제1 내부전극(133, 134)을 형성하면 마진부의 폭이 커져서 이러한 문제는 개선될 수 있다.
그러나, 상기 코너 부분에 대한 단차 영향성이 커지고 압착 단계에서 단차부로의 물질 이동이 부족해져 마진부의 밀도가 저하되어 크랙이 발생할 수 있다.
또한, 비어있는 단차부를 메워주기 위해 내부전극이 늘어나면서 내부전극의 끊김이 심화되어 신뢰성이 저하될 수 있다.
그러나, 본 실시 형태의 적층 세라믹 커패시터(100)는 유전체층(111) 상에 복수의 내부전극을 형성한 후 적층하여 세라믹 소체(110)를 구성함에 있어서, 세라믹 소체(110) 중 상하부에 위치한 유전체층(111) 상에 제1 내부전극(133, 134)를 형성하고, 세라믹 소체(110) 중 중간부에 위치한 유전체층(111) 상에 제2 내부전극(131, 132)를 형성할 수 있다.
즉, 제1 내부전극(133, 134)은 세라믹 소체(110)의 코너 부분에 마진부를 갖도록 하게 함으로써, 내부전극이 이물질의 주된 침투 경로가 되는 이러한 코너 부분으로부터 일정 간격 이격된 위치에 형성되도록 하여 이물질이 내부전극으로 침투하는 것을 방지할 수 있다.
또한, 상대적으로 이물질의 침투가 곤란한 세라믹 소체(110)의 중간부에는 제2 내부전극(131, 132)을 배치하여 전극의 연결성 유지를 하는 역할을 수행하도록 할 수 있다.
따라서, 이러한 구조에 의해 전극의 연결성을 유지하면서 마진이 좁고 커버가 얇은 초고용량 기종에 외부전극 도포두께가 얇은 코너 부분으로의 전도성 이물질의 침투 확률을 낮춰주어 신뢰성을 향상시킬 수 있다.
이러한 효과를 최대화하기 위해서 제1 내부전극막(133, 134)는 전체 내부전극의 15 내지 20 %가 되도록 설정할 수 있다.
또한, 상하로 위치하는 제1 내부전극막(133, 134)을 갖는 유전체층(111)의 적층 수는 바람직하게 양쪽을 동일하게 할 수 있으나, 본 발명은 이에 한정되지 않으며 필요시 상하 제1 내부전극막(133, 134)을 갖는 유전체층(111)의 적층 수를 상이하게 구성할 수 있다.
하기 표 1에 본 발명의 보다 구체적인 실시 예와 그것들에 대한 비교 예를 들어 상세히 설명한다.
실시 예는 세라믹 소체(110) 중 상하부에 위치한 복수의 유전체층(111) 상에 제1 내부전극(133, 134)을 형성하고, 세라믹 소체(110) 중 중간부에 위치한 복수의 유전체층(111) 상에 제2 내부전극(131, 132)을 형성한 것이다.
비교 예는 세라믹 소체(110)의 모든 유전체층(111) 상에 제1 내부전극(133, 134)를 형성한 것이다.
이때, 유전체층(111)은 세라믹 시트로 구성하며, 시트의 두께가 0.5 ㎛일 때, 유전체층(111)의 적층 수는 500 개로 설정하였고, 시트의 두께가 0.7 ㎛일 때, 유전체층(111)의 적층 수는 400 개로 설정하였으며, 시트의 두께가 1.0 ㎛일 때, 유전체층(111)의 적층 수는 300 개로 설정하였다.
또한, 제1 내부전극(133, 134) 및 제2 내부전극(131, 132)의 두께는 모두 0.5 ㎛로 설정하였으며, 단차율은 (전극두께×적층 수)/((시트두께+전극두께)×적층 수)로 계산하여 나타내었다.
Figure 112011086390484-pat00001
< 제1 내부전극의 적층 구조에 따른 적층 세라믹 커패시터의 단차율 >
표 1을 참조하면, 세라믹 시트의 두께 및 적층 수에 관계없이 실시 예의 단차율이 비교 예의 단차율에 비해 30 % 정도 감소하는 것을 알 수 있다.
따라서, 본 실시 형태와 같이, 세라믹 소체(10)를 하부의 제1 내부전극막(133, 134), 중간부의 제2 내부전극막(131, 132), 상부의 제1 내부전극막(133, 134)의 구조로 적층하여 구성하는 경우, 낮은 단차율에 의해 적층 세라믹 커패시터(1)에 디라미네이션 및 크랙이 발생하는 것을 보다 효과적으로 방지할 수 있다.
하기 표 2는 제1 내부전극(133, 134)의 노출부의 폭을 c라 하고, 제1 내부전극(133, 134)의 용량부의 폭을 d라 할 때, 제1 내부전극(133, 134)의 접촉면적비율(c/d)에 따른 적층 세라믹 커패시터의 용량 백분율 및 접촉성 발생빈도를 나타낸 것이다.
평가는 복수의 세라믹 시트에 제1 및 제2 내부전극막을 각각 인쇄하고, 제2 내부전극막을 갖는 성형 시트들이 중간부에 위치하도록 복수의 성형 시트를 적층하여 소성한 후, 적층체의 양측 면에 제1 및 제2 외부전극(121, 122)을 형성하고 크기별로 절단하여 각각의 칩을 제작하였다.
이때, 칩의 크기는 1005, 1608, 2012 및 3216으로 다양하게 하였으며, 이러한 칩의 크기에 따라 설계 마진비율, 라운드 마모율, 실 마진비율, 최적 병목율 및 적층 수를 다양하게 변경하여 접촉면적비율을 다양한 수치로 변경하였으며, 이후 각각의 칩의 용량백분율과 접촉성 발생빈도를 확인하였다.
Figure 112011086390484-pat00002
< 제1 내부전극의 접촉면적비율에 따른 적층 세라믹 커패시터의 용량 백분율 및 접촉성 발생빈도 >
표 2를 참조하면, 소형 크기인 1005 및 1608 크기의 칩의 경우, 접촉면적비율이 증가함에 따라 용량 백분율이 함께 상승하는 것을 확인할 수 있으며, 보다 큰 크기인 2012 및 3216 크기의 칩의 경우에서도 접촉면적비율의 증가에 따라 용량 백분율이 일부 변동하는 것을 확인할 수 있었다.
그러나, 이러한 접촉면적비율에 다른 용량 백분율의 변동 수치는 그렇게 크기 않기 때문에, 본 평가에서는 접촉성 발생빈도만을 불량 제품의 판단 기준으로 책정하도록 한다.
1005 크기의 칩의 경우, 접촉면적비율이 85 %일 때 접촉성 발생빈도가 311 ppm에서 15 ppm으로, 1608 크기의 칩의 경우 접촉면적비율이 85 %일 때 접촉성 발생빈도가 10 ppm에서 8 ppm으로 급격히 감소하는 것을 알 수 있다.
또한, 2012 크기의 칩의 경우 접촉면적비율이 70 %일 때 접촉성 발생빈도가 81 ppm에서 8 ppm으로 급격히 감소하고, 접촉면적비율이 85 %일 때 접촉성 발생빈도가 6 ppm으로 더 감소하는 것을 알 수 있다.
또한, 가장 큰 크기인 3216 크기의 칩의 경우 접촉면적비율이 70 %일 때 접촉성 발생빈도가 52 ppm에서 8 ppm으로 급격히 감소하고, 접촉면적비율이 85 %일 때 접촉성 발생빈도가 5ppm으로 더 감소하는 것을 알 수 있다.
따라서, 표 2에 따르면, 제1 내부전극(133, 134)의 접촉면적비율이 85 %에 수렴할수록 접촉성 불량 및 도금액 침투에 의한 크랙 발생을 최소화하여 최적수율을 확보할 수 있는바, 제1 내부전극(133, 134)의 접촉면적비율(c/d)의 바람직한 수치 범위는 80 내지 85 %로 결정할 수 있다.
한편, 도 6을 참조하면, 본 발명의 다른 실시 형태로서, 제1 내부전극은 세라믹 소체(110)의 내부에 위치하여 정전용량을 확보하는 용량부(136)와 제1 내부전극이 세라믹 소체(110)의 일 측면을 통해 노출되도록 마진부 상에 형성된 인출부(138)를 포함할 수 있다.
이때, 인출부(138)의 양측 모서리부는 단차부(137)를 형성하여 인출부(138)의 폭이 용량부(136)의 폭 보다 작은 폭을 갖도록 할 수 있다.
또한, 인출부(138)는 용량부(136)의 일단에서 노출 방향으로 평행하게 연장 형성하여 단차부(137)가 "L" 형상으로 구성되도록 할 수 있다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 제조방법을 설명한다.
복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.
상기 도전성 페이스트는 상기 세라믹 그린시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부전극막과 소정의 폭으로 마진부가 형성되도록 인쇄할 수 있다.
제1 내부전극막은 제1 세라믹 시트 상에 제1 세라믹 시트의 일측 면을 통해 노출되며, 노출된 부분의 폭이 세라믹 시트의 내부에 위치한 부분의 폭 보다 작도록 형성한다.
이를 위해 예컨대 제1 내부전극막의 노출부의 양측 코너부를 경사지게 형성하는 등 제1 내부전극막이 상기 제1 세라믹 시트의 일면을 향해 폭이 서서히 좁아지도록 형성할 수 있다.
다른 예로서, 제1 내부전극막은 상기 제1 세라믹 시트의 내부에 용량부를 형성하고, 용량부의 일단과 상기 제1 세라믹 시트의 일면을 연결하도록 연결 방향을 따라 평행하게 인출부를 연장 형성하되, 인출부의 양측 모서리를 단차지게 구성할 수 있다.
이때, 제1 내부전극막은, 접촉성 불량 및 도금액 침투에 의한 크랙 발생을 최소화하여 최적수율을 확보할 수 있도록, 노출된 부분의 폭을 c로 하고, 내부에 위치한 부분의 폭을 d로 할 때 접촉면적비율(c/d)이 80 내지 85 %가 되도록 형성할 수 있다.
그리고, 제2 내부전극막은 제2 세라믹 시트 상에 제2 세라믹 시트의 일측 면을 통해 노출되며, 노출된 부분의 폭이 내부에 위치한 부분의 폭과 동일하게 형성할 수 있다.
이러한 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 금속분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중의 하나이거나 이들의 합금을 사용할 수 있다.
이후, 제1 세라믹 시트 복수 개를 적층 한 후 그 위에 제2 세라믹 시트 복수 개를 더 적층하고, 그 위에 다시 제1 세라믹 시트 복수 개를 더 적층한 후, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시킨다.
따라서, 위에서부터 복수의 제1 내부전극(133, 134), 복수의 제2 내부전극(131, 132), 그리고 다시 그 위에 복수의 제1 내부전극(133, 134)이 배치된 적층체를 구성할 수 있다.
이때, 상기 적층체는 제1 내부전극막이 전체 내부전극막의 15 내지 20 %가 되도록 상기 제1 세라믹 시트 및 상기 제2 세라믹 시트의 개수를 조절하여 적층할 수 있다.
또한, 적층체의 상하에 적어도 1 개 이상의 유전체 커버층(112)을 더 적층할 수 있다.
이 유전체 커버층(112)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부전극을 포함하지 않는다는 점에서 차이를 갖는다.
이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(110)를 완성한다.
이후, 세라믹 소체(110)의 양측 면에 제1 및 제2 내부전극막을 덮어 전기적으로 연결될 수 있도록 제1 및 제2 외부전극(121, 122)을 형성할 수 있다.
이때, 제1 및 제2 외부전극(121, 122)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1 ; 적층 세라믹 커패시터 110 ; 세라믹 소체
111 ; 유전체층 112 ; 유전체 커버층
121 , 122 ; 제1 및 제2 외부전극 131, 132 ; 제2 내부전극
133, 134 ; 제1 내부전극 135 ; 경사면
136 ; 용량부 137 ; 단차부
138 ; 인출부

Claims (18)

  1. 복수의 유전체층이 적층된 세라믹 소체;
    상기 세라믹 소체 중 상하부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭 보다 작은 제1 내부전극; 및
    상기 세라믹 소체 중 중간부에 위치한 유전체층 상에 형성되며, 상기 세라믹 소체의 일면을 통해 노출된 부분의 폭이 내부에 위치한 부분의 폭과 동일하며, 내부에 위치한 부분의 폭이 상기 제1 내부전극의 내부에 위치한 부분의 폭과 동일한 제2 내부전극; 을 포함하고,
    상기 제1 내부전극은, 노출된 부분의 폭을 c로 하고, 내부에 위치한 부분의 폭을 d로 하여 접촉면적비율(c/d)이 80 내지 85 %이며,
    상기 제1 내부전극이 전체 내부전극의 15 내지 20 %인 적층 세라믹 전자부품.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 서로 다른 극성을 갖는 상기 제1 및 제2 내부전극을 상하 방향을 따라 상기 세라믹 소체의 양측 면을 통해 번갈아 노출되는 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 내부전극은 상기 세라믹 소체의 일면을 향해 폭이 서서히 좁아지도록 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 제1 내부전극은 노출부의 양측 코너부가 경사지게 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 내부전극은,
    상기 세라믹 소체의 내부에 위치하는 용량부; 및
    상기 세라믹 소체의 일면을 통해 노출되도록 상기 용량부의 일단에서 노출 방향으로 평행하게 연장 형성되며, 상기 용량부의 폭 보다 작은 폭을 가지는 인출부; 를 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 세라믹 소체의 양측 면에 형성되며, 상기 제1 및 제2 내부전극의 노출 부와 전기적으로 연결된 제1 및 제2 외부전극을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 세라믹 소체의 상하에 형성된 유전체 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품.
  10. 제1 세라믹 시트 상에 상기 제1 세라믹 시트의 일면을 통해 노출되며, 노출부의 폭이 내부에 위치한 부분의 폭 보다 작도록 제1 내부전극막을 형성하는 단계;
    제2 세라믹 시트 상에 상기 제2 세라믹 시트의 일면을 통해 노출되며, 노출부의 폭이 내부에 위치한 부분의 폭과 동일하며, 내부에 위치한 부분의 폭이 상기 제1 내부전극막의 내부에 위치한 부분의 폭과 동일한 제2 내부전극막을 형성하는 단계;
    상기 제1 세라믹 시트 복수 개, 상기 제2 세라믹시트 복수 개, 상기 제1 세라믹 시트 복수 개 순으로 적층하여 적층체를 형성하는 단계; 및
    상기 적층체를 소성하는 단계; 를 포함하고,
    상기 제1 내부전극막 형성 단계는, 노출된 부분의 폭을 c로 하고, 내부에 위치한 부분의 폭을 d로 하여 접촉면적비율(c/d)이 80 내지 85 %가 되도록 형성하며,
    상기 적층체 형성 단계는, 상기 제1 내부전극막이 전체 내부전극막의 15 내지 20 %가 되도록 상기 제1 세라믹 시트 및 상기 제2 세라믹 시트의 개수를 조절하여 적층하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  11. 삭제
  12. 삭제
  13. 제10항에 있어서,
    상기 제1 및 제2 내부전극막 형성 단계는, 서로 다른 극성을 갖는 상기 제1 및 제2 내부전극막이 상하 방향을 따라 상기 적층체의 양측 면을 통해 번갈아 노출되도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  14. 제10항에 있어서,
    상기 제1 내부전극막 형성 단계는, 상기 제1 내부전극막이 상기 제1 세라믹 시트의 일면을 향해 폭이 서서히 좁아지도록 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  15. 제14항에 있어서,
    상기 제1 내부전극막 형성단계는, 상기 제1 내부전극막의 노출부의 양측 코너부를 경사지게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  16. 제10항에 있어서,
    상기 제1 내부전극막 형성단계는, 상기 제1 세라믹 시트의 내부에 용량부를 형성하고, 상기 용량부의 일단과 상기 제1 세라믹 시트의 일면을 연결하도록 연결 방향을 따라 평행하게 인출부를 연장 형성하되, 상기 인출부의 폭이 상기 용량부의 폭 보다 작도록 조절하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  17. 제10항에 있어서,
    상기 적층체의 양측 면에 상기 제1 및 제2 내부전극막을 덮도록 한 쌍의 외부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
  18. 제10항에 있어서,
    상기 적층체의 상하에 유전체 커버층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
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