KR20160084614A - 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부와 상기 액티브부의 외측에 배치되는 마진부를 포함하는 세라믹 본체 및 상기 세라믹 본체의 외측에 배치되는 외부전극을 포함하며, 상기 마진부에 있어서, 상기 액티브부의 경계면과 상기 세라믹 본체의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 큰 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판{Multi-layered ceramic capacitor and board having the same mounted thereon}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다.
내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다.
이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
일반적으로, 금속으로 이루어진 내부전극은 세라믹 물질에 비하여 수축 및 팽창하기가 쉽고, 이러한 열팽창 계수의 차이에 의한 응력은 세라믹 적층체에 작용하여 크랙이 발생할 수 있다.
한편, 세라믹 본체의 유전체층과 내부전극의 박막화 과정에서 도금액 침투에 의한 신뢰성 저하의 문제가 있다.
최근 적층 세라믹 커패시터의 소형화 및 대용량화에 따라 세라믹 적층체의 박막화 및 다층화가 시도되고 있으며, 이러한 박막화 및 다층화에 따라 크랙 발생 및 도금액 침투에 의한 신뢰성 저하 빈도가 증가하여 이의 개선에 대한 필요성이 증가하고 있다.
대한민국 등록 특허공보 제10-1069989호
본 발명의 일 실시예의 목적은 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 기판을 제공하는 것이다.
본 발명의 일 실시형태는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부와 상기 액티브부의 외측에 배치되는 마진부를 포함하는 세라믹 본체 및 상기 세라믹 본체의 외측에 배치되는 외부전극을 포함하며, 상기 마진부에 있어서, 상기 액티브부의 경계면과 상기 세라믹 본체의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 큰 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 일 실시형태는 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터를 포함하며, 상기 적층 세라믹 커패시터는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부와 상기 액티브부의 외측에 배치되는 마진부를 포함하는 세라믹 본체 및 상기 세라믹 본체의 외측에 배치되는 외부전극을 포함하며, 상기 마진부에 있어서, 상기 액티브부의 경계면과 상기 세라믹 본체의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 큰 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시형태에 의하면, 적층 세라믹 커패시터에 있어서 상하측 및 좌우측 세라믹 마진부의 기공률을 조절함으로써 열충격, 전해충격 등의 외부 충격을 완화할 수 있어 고신뢰성 고용량 적층 세라믹 커패시터를 구현할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상하측 및 좌우측 세라믹 마진부를 2등분한 영역 각각의 기공률을 조절함으로써, 크랙 불량 감소 및 도금액 침투에 의한 신뢰성 저하를 막을 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 X-X' 단면도이다.
도 3은 도 2의 S 영역을 확대한 확대도이다.
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 도시한 사시도로, 적층 세라믹 커패시터의 일부를 절개하여 도시한 도면이다.
도 5는 도 4의 C-C' 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 X-X' 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110) 및 외부전극(131, 132)을 포함한다.
본 발명의 일 실시형태에 따르면, 도 1 내지 도 2에 도시된 T-방향은 세라믹 본체(110)의 두께 방향, L-방향은 세라믹 본체(110)의 길이 방향이며, W-방향은 세라믹 본체(110)의 폭 방향이다.
상기 두께(T) 방향은 내부전극 및 유전체층의 적층 방향을 의미한다.
도 1 및 도 2를 참조하면, 상기 세라믹 본체(110)는 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제3 측면 및 제4 측면, 두께 방향으로 마주보는 제1 주면 및 제2 주면을 가질 수 있다. 상기 세라믹 본체(110)의 형상은 특별히 제한은 없다. 예를 들어, 상기 세라믹 본체(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.
상기 세라믹 본체(110)는 액티브부(150)와 상기 액티브부(150)의 상부와 하부 및 좌우 측면부에 세라믹 마진부(161)를 포함한다.
상기 액티브부(150)는 복수의 유전체층(111)과 복수의 내부전극(121, 122)을 포함한다. 본 발명의 일 실시형태에 따르면 도 2에 도시된 바와 같이 상기 유전체층(111) 및 내부전극(121, 122)은 세라믹 본체의 두께(T) 방향으로 적층될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 액티브부(150)는 내부전극(121, 122)과 유전체층(111)이 번갈아 적층되어 형성될 수 있다.
상기 액티브부(150)의 상부와 하부에 배치되는 마진부(161)는 커버부 혹은 보호부로 지칭될 수 있다.
본 발명의 일 실시형태에서 상측 및 하측, 상부 및 하부는 특별한 표시가 없는 한 세라믹 본체에서 별도로 구별되는 것은 아니고 각각 두께 방향 일측 및 타측, 두께 방향으로 대향하는 일면 및 타면과 동일한 의미로 이해될 수 있으며, 상부 및 하부는 각각 세라믹 본체의 두께 방향으로 대향하는 제1 주면 및 제2 주면과 상기 액티브부(150) 사이의 영역을 의미하는 것으로 이해될 수 있다.
상기 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
상기 내부전극은 제1 내부전극(121) 및 제2 내부전극(122)을 포함할 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 제1 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다. 상기 제1 및 제2 내부전극(121, 122)은 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 내부전극(121) 및 제2 내부전극(122)은 서로 다른 극성의 전압이 인가되는 전극으로서, 예를 들어, 제1 유전체층(111)의 일면에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다. 상기 제1 내부전극(121)은 상기 세라믹 본체의 제3 측면을 통해 노출되고 상기 제2 내부전극(122)은 상기 세라믹 본체의 제4 측면을 통해 노출될 수 있다.
제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 외부면으로 노출된 부분을 통해 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브부(150)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 외부전극(131, 132)은 상기 세라믹 본체의 제3 측면 및 제4 측면에 배치되어 상기 제1 내부전극(121) 및 제2 내부전극(122)과 연결될 수 있다. 상기 외부전극(131, 132)은 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있으며, 상기 제1 외부전극(131)은 제1 내부전극(121)과 연결되고 상기 제2 외부전극(132)은 제2 내부전극(121)과 연결될 수 있다.
상기 액티브부(150)의 상부와 하부에 배치되는 마진부(161)인 커버부 혹은 보호부는 내부전극이 배치되지 않은 복수의 유전체층을 적층하여 형성할 수 있으며, 이 경우 상기 유전체층은 상기 액티브부(150)를 구성하는 유전체층과 동일한 재료로 형성될 수 있다.
또는 상기 커버부 혹은 보호부를 구성하는 유전체층은 액티브부(150)의 보호 효율을 향상시키기 위해서 상기 액티브부의 유전체층과 다른 재료로 형성될 수 있다.
상기 마진부 중 상기 액티브부(150)의 상부와 하부에 배치된 마진부(161)는 상기 액티브부(150)에 인접한 마진부 영역(161a)과 상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 유전체 그레인 사이즈가 서로 다를 수 있다.
상기와 같이 액티브부(150)에 인접한 마진부 영역(161a)과 상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 유전체 그레인 사이즈를 다르게 조절함으로써, 각 영역의 기공률을 조절하여 열충격, 전해충격 등의 외부 충격을 완화할 수 있고, 수분 및 도금액 침투를 막을 수 있어 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시형태에 의하면, 상기 마진부(161)에 있어서, 상기 액티브부(150)의 경계면과 상기 세라믹 본체(110)의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부(150)에 인접한 마진부 영역(161a)의 기공률은 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률보다 큰 것을 특징으로 한다.
일반적으로, 세라믹 재료로 이루어진 유전체층의 열팽창 계수는 8~9 x 10-6/℃ 수준이고, 니켈 등의 금속으로 이루어진 내부전극은 13 x 10-6/℃이다.
적층 세라믹 커패시터를 제조하기 위한 소성 과정이나, 인쇄회로 기판상에 적층 세라믹 커패시터를 실장하는 경우, 적층 세라믹 커패시터에는 열 충격이 가해진다.
이러한 열 충격은 상대적으로　열팽창 계수가 작은 유전체층에 집중된다.
이러한 열 충격에 의한 열팽창 응력은 상기와 같이 액티브부와 마진부의 계면에서 가장 크게 작용한다.
상기와 같은 열팽창 응력으로 인해 적층 세라믹 커패시터의 내부에는 크랙이 빈번하게 발생할 수 있다.
한편, 세라믹 본체의 유전체층과 내부전극의 박막화 과정에서 도금액 침투에 의한 신뢰성 저하의 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기 액티브부(150)의 경계면과 상기 세라믹 본체(110)의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부(150)에 인접한 마진부 영역(161a)의 기공률을 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률보다 크게 조절함으로써, 열충격, 전해충격 등의 외부 충격을 완화할 수 있어 고신뢰성 고용량 적층 세라믹 커패시터를 구현할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)의 액티브부(150)의 상하측 및 좌우측 세라믹 마진부(161)를 2등분한 영역 각각의 기공률을 조절함으로써, 크랙 불량 감소 및 도금액 침투에 의한 신뢰성 저하를 막을 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률과 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률을 조절하는 방법은 특별히 제한되지 않으며, 예를 들어 세라믹 본체의 소성 과정에서 열처리 구간별로 수소 농도를 조절함으로써, 구현할 수 있다.
혹은, 유전체층을 구성하는 세라믹 페이스트 내에 첨가되는 글라스(glass)의 함량을 조절함으로써도 구현할 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률과 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률은 상기 각 마진부 영역(161a, 161b)의 면적(A, B)당 기공의 면적의 비율로 정의할 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률과 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률은 도 2와 같이 세라믹 본체(110)의 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 각 마진부 영역(161a, 161b)에서 그 기공률을 측정할 수 있다.
도 3은 도 2의 S 영역을 확대한 확대도이다.
도 3을 참조하면, 상기 2 등분된 영역 중 액티브부(150)에 인접한 마진부 영역(161a)의 기공률은 0.06 내지 2.0%이고, 상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률은 0.05% 이하일 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률이 0.06 내지 2.0%를 만족하도록 조절함으로써, 액티브부(150)와 마진부(161)의 계면 부근에 위치하는 마진부 영역의 기공률이 높아 스펀지(Sponge)와 같은 역할을 하게 되므로, 열충격, 전해충격 등의 외부 충격을 완화할 수 있어 크랙 발생률이 저감될 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률이 0.06% 미만의 경우에는 응력이 흡수되지 못하여 열충격 및 소성 크랙이 발생할 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공률이 2.0%를 초과하는 경우에는 내습 특성이 저하될 수 있고 세라믹 본체의 강도가 저하될 수 있다.
한편, 상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률이 0.05% 이하를 만족하도록 조절함으로써, 외부와 인접한 마진부 영역의 기공률이 낮아 수분과 도금액 침투로 인한 신뢰성 저하를 막을 수 있다.
상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공률이 0.05%를 초과하는 경우에는 표면에 기공이 너무 많아 고온 내습 환경에서 수분과 도금액 침투로 인하여 신뢰성이 저하될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공(P)의 크기는 0.05 내지 0.1 ㎛일 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공(P)의 크기를 0.05 내지 0.1 ㎛로 조절함으로써, 열충격, 전해충격 등의 외부 충격을 완화할 수 있어 크랙 발생률이 저감될 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공(P)의 크기가 0.05 ㎛ 미만의 경우에는 응력이 흡수되지 못하여 열충격 및 소성 크랙이 발생할 수 있다.
상기 액티브부(150)에 인접한 마진부 영역(161a)의 기공(P)의 크기가 0.1 ㎛를 초과하는 경우에는 내습 특성이 저하될 수 있고 세라믹 본체의 강도가 저하될 수 있다.
한편, 상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공(P)의 크기는 0.015 내지 0.03 ㎛일 수 있다.
상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공의 크기를 0.015 내지 0.03 ㎛로 조절함으로써, 열충격, 전해충격 등의 외부 충격을 완화할 수 있어 크랙 발생률이 저감될 수 있다.
상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공(P)의 크기가 0.015 ㎛ 미만의 경우에는 응력이 흡수되지 못하여 열충격 및 소성 크랙이 발생할 수 있다.
상기 세라믹 본체(110)의 경계면에 인접한 마진부 영역(161b)의 기공(P)의 크기가 0.03 ㎛를 초과하는 경우에는 내습 특성이 저하될 수 있고 세라믹 본체의 강도가 저하될 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 액티브부에 적층될 복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 세라믹 입자, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다.
상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법에 의하여 형성될 수 있다.
상기 내부전극 페이스트는 Ni 또는 Ni 합금으로 이루어진 분말을 유기 바인더 및 유기용제에 분산시켜 페이스트형으로 한 것이다.
상기 Ni 합금으로는 Ni과 함께 Mn, Cr, Co 또는 Al을 함유하는 것일 수 있다.
상기 유기 바인더에는 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면 셀룰로스계 수지, 에폭시 수지, 아릴수지, 아크릴 수지, 페놀-포름알데히드 수지, 불포화 폴리에스테르 수지, 폴리카보네이트 수지, 폴리아미드 수지, 폴리이미드 수지, 알키드 수지, 로진에스테르 등의 바인더를 사용할 수 있다.
또한 유기용제도 당업계에서 공지된 것을 사용할 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 부틸카르비톨, 부틸카르비톨아세테이트, 텔레핀유, α-테레비네올, 에틸셀로솔브, 부틸프탈레이트 등의 용제를 사용할 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다.
이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 액티브부를 제조한다.
다음으로, 상기 액티브부의 상면 및 하면에 적층될 복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 세라믹 입자, 유기 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
상기 액티브부에 상기 세라믹 그린시트를 적층하여 보호층인 마진부를 형성한다.
상기 세라믹 입자의 함량, 유기 바인더의 종류 및 양을 조절하거나 소성시 열처리 구간별로 수소 농도를 조절하여 상기 마진부를 2등분한 각 영역에 존재하는 기공의 크기 및 기공률을 조절할 수 있다.
상기 세라믹 입자는 평균 입경이 0.1 내지 0.3㎛인 것을 사용할 수 있고, 세라믹 입자의 함량은 15 내지 40%일 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다.
이때, 열처리 구간별로 수소 농도를 조절하여 세라믹 본체의 폭-두께 방향 단면에 있어서 액티브부의 상하부 및 좌우측면에 배치되는 마진부의 기공 크기 및 기공률을 조절할 수 있다.
즉, 액티브부의 상하부 및 좌우측면에 배치되는 마진부를 2등분한 영역에서 액티브부에 인접한 마진부 영역의 기공률을 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 크게 조절함으로써, 내부전극의 열팽창시 발생하는 응력의 차이를 완화할 수 있으며, 수분 혹은 도금액 침투를 막을 수 있다.
다음으로, 세라믹 본체의 측면으로 덮으며, 세라믹 본체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 4는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 도시한 사시도로, 적층 세라믹 커패시터의 일부를 절개하여 도시한 도면이다.
도 5는 도 4의 C-C' 단면도이다.
도 4 및 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100) 및 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)을 포함한다.
상기 인쇄회로기판(210)은 인쇄회로기판(210)의 상면에 형성된 전극 패드(221, 222)를 포함한다.
상기 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
상기 전극 패드(221, 222)는 상기 적층 세라믹 커패시터(110)의 제1 외부전극(131) 및 제2 외부전극(132)과 각각 연결되는 제1 및 제2 전극 패드(221, 222)로 이루어질 수 있다.
이때, 적층 세라믹 커패시터(100)의 상기 제1 외부전극(131) 및 제2 외부전극(132)은 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
150 : 액티브부
161 : 마진부
161a : 액티브부에 인접한 마진부 영역
161b : 세라믹 본체의 경계면에 인접한 마진부 영역
200: 실장 기판
210: 인쇄회로기판
221, 222: 제1 및 제2 전극 패드
230: 솔더

Claims (10)

  1. 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부와 상기 액티브부의 외측에 배치되는 마진부를 포함하는 세라믹 본체; 및
    상기 세라믹 본체의 외측에 배치되는 외부전극;을 포함하며,
    상기 마진부에 있어서, 상기 액티브부의 경계면과 상기 세라믹 본체의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 큰 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 0.06 내지 2.0%이고, 상기 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률은 0.05% 이하인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 액티브부에 인접한 마진부 영역의 기공의 크기는 0.05 내지 0.1 ㎛인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 본체의 경계면에 인접한 마진부 영역의 기공의 크기는 0.015 내지 0.03 ㎛인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 마진부 중 상기 액티브부의 상부와 하부에 배치된 마진부는 상기 액티브부에 인접한 마진부 영역과 상기 세라믹 본체의 경계면에 인접한 마진부 영역의 유전체 그레인 사이즈가 서로 다른 적층 세라믹 커패시터.
  6. 상부에 복수 개의 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 번갈아 적층된 유전체층과 내부전극을 포함하는 액티브부와 상기 액티브부의 외측에 배치되는 마진부를 포함하는 세라믹 본체 및 상기 세라믹 본체의 외측에 배치되는 외부전극을 포함하며, 상기 마진부에 있어서, 상기 액티브부의 경계면과 상기 세라믹 본체의 경계면 사이를 2 등분할 경우, 상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률보다 큰 적층 세라믹 커패시터의 실장 기판.
  7. 제6항에 있어서,
    상기 2 등분된 영역 중 액티브부에 인접한 마진부 영역의 기공률은 0.06 내지 2.0%이고, 상기 세라믹 본체의 경계면에 인접한 마진부 영역의 기공률은 0.05% 이하인 적층 세라믹 커패시터의 실장 기판.
  8. 제6항에 있어서,
    상기 액티브부에 인접한 마진부 영역의 기공의 크기는 0.05 내지 0.1 ㎛인 적층 세라믹 커패시터의 실장 기판.
  9. 제6항에 있어서,
    상기 세라믹 본체의 경계면에 인접한 마진부 영역의 기공의 크기는 0.015 내지 0.03 ㎛인 적층 세라믹 커패시터의 실장 기판.
  10. 제6항에 있어서,
    상기 마진부 중 상기 액티브부의 상부와 하부에 배치된 마진부는 상기 액티브부에 인접한 마진부 영역과 상기 세라믹 본체의 경계면에 인접한 마진부 영역의 유전체 그레인 사이즈가 서로 다른 적층 세라믹 커패시터의 실장 기판.
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