KR20210023440A - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며, 상기 커버부는 상기 커버부의 기공에 폴리머가 충진된 세라믹-폴리머 복합체를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
전자 부품의 하나인 적층 세라믹 커패시터는 정보기술 (Information Technology, IT) 분야를 비롯하여 엔터테인먼트 시스템, 파워트레인 시스템, ECU (Electronic Control Unit) 등을 포함하는 전장용 전자부품 분야의 다양한 전자회로 시스템 내에서 전기를 충전 또는 방전 역할을 담당하는 칩 형태의 전자부품이다.
전장용 적층 세라믹 커패시터의 경우 가혹한 환경에서 사용이 되므로, 높은 신뢰성 및 내구성을 요구한다.
특히, 고온 다습한 환경에서 온도 및 습도에 따른 신뢰성 특성이 우수해야 하며, 차체의 진동 및 기타 요건들로 인한 실장 기판의 휨 변형에도 견딜 수 있는 기계적 특성이 우수해야 한다.
기존에는 휨강도를 강화시키기 위하여 적층 세라믹 커패시터의 바디의 경도를 향상시키거나 외부전극에 대한 기술 개발이 주를 이루었으나, 커버부 및 마진부에 대한 연구는 미비한 실정이다.
한국공개특허공보 2010-0035461
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며, 상기 커버부는 상기 커버부의 기공에 폴리머가 충진된 세라믹-폴리머 복합체를 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 복수 개의 제1 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트와 복수 개의 제2 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 복수 개의 제1 세라믹 그린시트를 적층하고, 상부 및 하부에 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는 제2 세라믹 그린시트를 적층하여 적층 바디를 형성하는 단계 및 상기 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며, 상기 세라믹 바디를 마련하는 단계 이후에 상기 커버부에 폴리머를 포함하는 페이스트를 도포하여 상기 커버부의 기공에 폴리머를 충진하는 단계를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
본 발명의 일 실시형태에 의하면, 소성 이후 커버부의 기공이 액티브부의 유전체층의 기공보다 더 많은 다공성 구조의 커버부를 형성하고, 커버부의 기공에 폴리머를 충진하여, 커버부를 세라믹-폴리머 복합 구조로 형성함으로써, 휨강도를 향상시킴과 동시에 내습 신뢰성을 향상시킬 수 있다.
또한, 커버부를 세라믹-폴리머 복합 구조로 형성함으로써, 전기전도성을 감소시켜 전하의 이동으로 인한 내습 신뢰성 저하의 문제를 해결할 수 있다.
또한, 소성 이후 마진부의 기공이 액티브부의 유전체층의 기공보다 더 많은 다공성 구조의 마진부를 형성하고, 마진부의 기공에 폴리머를 충진하여, 마진부를 세라믹-폴리머 복합 구조로 형성함으로써, 휨강도를 향상시킴과 동시에 내습 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 2의 A 영역 확대도이다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 II-II' 단면도이다.
도 6은 도 5의 B 영역 확대도이다.
도 7은 본 발명의 또 다른 실시형태에 따른 도 1의 II-II' 단면도이다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법 중 커버부의 기공에 폴리머를 충진하는 단계를 나타내는 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 2의 A 영역 확대도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 형성되는 복수의 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제3 면(3) 또는 제4 면(4)으로부터 일정 간격을 두고 형성된다.
상기 세라믹 바디의 제3 면(3)에는 제1 외부전극(131)이 형성되어 상기 제1 내부전극(121)과 전기적으로 연결될 수 있으며, 상기 세라믹 바디의 제4 면(4)에는 제2 외부전극(132)이 형성되어 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.
상기 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 2를 참조하면, 유전체층(111)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있고, 제1 내부전극(121)의 타단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있다.
세라믹 바디의 제3 면(3)으로 노출된 제1 내부전극의 단부는 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제3 면(3)으로부터 소정의 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결된다.
상기 내부전극은 고용량 적층 세라믹 커패시터 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부와, 상하 마진부로서 액티브부의 상하부에 각각 형성된 상부 및 하부 커버부(112, 113)로 구성될 수 있다.
상기 액티브부는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 유사하나, 본 발명의 일 실시형태에 따르면, 상기 커버부의 유전체 조성과 상기 액티브부의 유전체층의 유전체 조성은 서로 상이할 수 있다.
즉, 상기 상부 및 하부 커버부는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 소성 이후 상부 및 하부 커버부(112, 113)의 기공이 액티브부의 유전체층(111)의 기공보다 더 많은 다공성 구조의 커버부를 형성하기 위하여, 상기 상부 및 하부 커버부(112, 113)의 유전체 조성은 상기 액티브부의 유전체층(111)의 유전체 조성에 대하여, 첨가제 혹은 바인더의 종류 및 함량에 있어서 차이가 있을 수 있다.
예를 들어, 상기 상부 및 하부 커버부(112, 113)가 포함하는 마그네슘(Mg)의 함량이 상기 액티브부의 유전체층(111)이 포함하는 마그네슘(Mg)의 함량보다 적도록 조절하는 방법 등이 있을 수 있다.
혹은, 상기 액티브부의 유전체층(111)을 형성하기 위해 사용하는 바인더는 종래와 같이 폴리비닐부티랄(PVB, polyvinyl　butyral)계 바인더를 사용하며, 상기 상부 및 하부 커버부(112, 113)를 형성하기 위해 사용하는 바인더는 아크릴계 바인더를 사용하는 방법 등이 있을 수 있다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 상부 및 하부 커버부(112, 113)는 상기 액티브부의 유전체층(111)보다 기공(P)의 개수가 더 많으며, 상기 상부 및 하부 커버부(112, 113)는 상기 상부 및 하부 커버부(112, 113)의 기공(P)에 폴리머(140)가 충진된 세라믹-폴리머 복합체를 포함한다.
본 발명의 일 실시형태에 의하면, 소성 이후 상부 및 하부 커버부(112, 113)의 기공이 액티브부의 유전체층(111)의 기공보다 더 많은 다공성 구조의 상부 및 하부 커버부(112, 113)를 형성하고, 상기 상부 및 하부 커버부(112, 113)의 기공에 폴리머를 충진하여, 상기 상부 및 하부 커버부(112, 113)가 세라믹-폴리머 복합 구조를 갖도록 형성함으로써, 휨강도를 향상시킴과 동시에 내습 신뢰성을 향상시킬 수 있다.
구체적으로, 상기 상부 및 하부 커버부(112, 113)의 기공에 폴리머를 충진하여, 상기 상부 및 하부 커버부(112, 113)가 세라믹-폴리머 복합 구조를 갖도록 형성할 경우 상부 및 하부 커버부(112, 113)의 연성이 향상되기 때문에, 휨강도가 향상될 수 있으며, 동시에 내습 신뢰성을 향상시킬 수 있다.
또한, 상기 상부 및 하부 커버부(112, 113)를 세라믹-폴리머 복합 구조로 형성함으로써, 전기전도성을 감소시켜 전하의 이동으로 인한 내습 신뢰성 저하의 문제를 해결할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 액티브부의 유전체층(111) 내 기공에는 폴리머가 충진되지 않을 수 있다.
본 발명의 일 실시형태에서는 전장용 적층 세라믹 커패시터의 휨강도 향상 및 내습 신뢰성 개선을 위해, 소성 이후 상부 및 하부 커버부(112, 113)를 다공성 구조로 형성하고, 상기 상부 및 하부 커버부(112, 113)의 기공(P)에 폴리머(140)를 충진하기 때문에, 액티브부의 유전체층(111) 내 기공에는 폴리머가 충진되지 않을 수 있다.
종래 적층 세라믹 커패시터에 있어서, 세라믹 분말과 폴리머가 혼합된 복합재로 이루어진 유전체층을 포함하는 시도가 있었다.
그러나, 세라믹 분말과 폴리머가 혼합된 복합재로 이루어진 유전체층을 포함하기 위해서는 세라믹 바디는 소성을 할 수 없으며, 소성 과정을 거칠 경우에 상기 폴리머는 고온 소성 과정에서 소실되어 최종 제품에 남지 않아 폴리머로 인한 효과를 얻을 수 없는 문제가 있다.
본 발명의 일 실시형태는 상기 종래 기술과는 상이하게 세라믹 바디를 소성하며, 소성 이후에 상부 및 하부 커버부(112, 113)의 기공(P)에 폴리머(140)를 충진하기 때문에, 상기 폴리머(140)가 적층 세라믹 커패시터의 커버부에 잔존하며, 세라믹-폴리머 복합체를 구성할 수 있다.
반면, 액티브부의 유전체층(111) 내 기공에는 폴리머가 충진되지 않는 구조를 갖는다.
이와 같이, 본 발명의 일 실시형태에 따르면, 종래와 달리 소성 공정을 거친 후에 커버부의 기공에 폴리머를 충진하기 때문에, 상부 및 하부 커버부(112, 113)의 연성을 향상시킬 수 있으며, 이로 인하여 휨강도 향상 및 내습 신뢰성 향상의 효과를 얻을 수 있다.
한편, 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2 × te 를 만족할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로, 일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 가혹한 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극의 두께(te)는 1 μm 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 5는 본 발명의 다른 실시형태에 따른 도 1의 II-II' 단면도이다.
도 6은 도 5의 B 영역 확대도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 액티브부의 측면에는 마진부(114, 115)가 배치될 수 있다.
상기 마진부는 상기 세라믹 바디(110)의 제1 면(1)에 배치된 제1 마진부(114)와 제2 면(2)에 배치된 제2 마진부(115)로 구성될 수 있다.
상기 마진부(114, 115)는 상기 액티브부의 유전체층(111)보다 기공의 개수가 더 많을 수 있다.
소성 이후 상기 마진부(114, 115)의 기공이 액티브부의 유전체층(111)의 기공보다 더 많은 다공성 구조의 마진부(114, 115)를 형성하기 위하여, 상기 마진부(114, 115)의 유전체 조성은 상기 액티브부의 유전체층(111)의 유전체 조성에 대하여, 첨가제 혹은 바인더의 종류 및 함량에 있어서 차이가 있을 수 있다.
예를 들어, 상기 마진부(114, 115)가 포함하는 마그네슘(Mg)의 함량이 상기 액티브부의 유전체층(111)이 포함하는 마그네슘(Mg)의 함량보다 적도록 조절하는 방법 등이 있을 수 있다.
혹은, 상기 액티브부의 유전체층(111)을 형성하기 위해 사용하는 바인더는 종래와 같이 폴리비닐부티랄(PVB, polyvinyl　butyral)계 바인더를 사용하며, 상기 마진부(114, 115)를 형성하기 위해 사용하는 바인더는 아크릴계 바인더를 사용하는 방법 등이 있을 수 있다.
본 실시형태에서는, 상기 마진부(114, 115)의 유전체 조성은 상기 액티브부의 유전체층(111)의 유전체 조성과 차이가 있으며, 이와 동시에 상기 마진부(114, 115)의 유전체 조성은 상기 상부 및 하부 커버부(112, 113)의 유전체 조성과도 차이가 있을 수 있을 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 마진부(114, 115)는 상기 액티브부의 유전체층(111)보다 기공(P)의 개수가 더 많으며, 상기 마진부(114, 115)는 상기 마진부(114, 115)의 기공(P)에 폴리머(140)가 충진된 세라믹-폴리머 복합체를 포함한다.
본 발명의 일 실시형태에 의하면, 소성 이후 마진부(114, 115)의 기공이 액티브부의 유전체층(111)의 기공보다 더 많은 다공성 구조의 마진부(114, 115)를 형성하고, 상기 마진부(114, 115)의 기공에 폴리머를 충진하여, 상기 마진부(114, 115)가 세라믹-폴리머 복합 구조를 갖도록 형성함으로써, 휨강도를 향상시킴과 동시에 내습 신뢰성을 향상시킬 수 있다.
구체적으로, 상기 마진부(114, 115)의 기공에 폴리머를 충진하여, 상기 마진부(114, 115)가 세라믹-폴리머 복합 구조를 갖도록 형성할 경우 마진부(114, 115)의 연성이 향상되기 때문에, 휨강도가 향상될 수 있으며, 동시에 내습 신뢰성을 향상시킬 수 있다.
또한, 상기 마진부(114, 115)를 세라믹-폴리머 복합 구조로 형성함으로써, 전기전도성을 감소시켜 전하의 이동으로 인한 내습 신뢰성 저하의 문제를 해결할 수 있다.
도 7은 본 발명의 또 다른 실시형태에 따른 도 1의 II-II' 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 실시형태에서는, 상기 상부 및 하부 커버부(112, 113)의 유전체 조성은 상기 액티브부의 유전체층(111)의 유전체 조성과 차이가 있으나, 상기 마진부(114, 115)의 유전체 조성과는 동일할 수 있다.
그 외의 특징은 상술한 본 발명의 다른 실시형태와 동일하므로, 여기서 자세한 설명은 생략하도록 한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 복수 개의 제1 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트와 복수 개의 제2 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트를 마련하는 단계, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 복수 개의 제1 세라믹 그린시트를 적층하고, 상부 및 하부에 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는 제2 세라믹 그린시트를 적층하여 적층 바디를 형성하는 단계 및 상기 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계를 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며, 상기 세라믹 바디를 마련하는 단계 이후에 상기 커버부에 폴리머를 포함하는 페이스트를 도포하여 상기 커버부의 기공에 폴리머를 충진하는 단계를 포함한다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 복수 개의 제1 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트와 복수 개의 제2 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트를 마련한다.
상기 복수 개의 제1 세라믹 그린시트는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(211)가 소성되면 세라믹 바디(110)를 구성하는 유전체층(111)이 된다.
제1 내부전극 패턴과 제2 내부전극 패턴은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 제1 세라믹 그린시트 상에 제1 내부전극 패턴과 제2 내부전극 패턴을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
다음으로, 상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 복수 개의 제1 세라믹 그린시트를 적층하고, 상부 및 하부에 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는 제2 세라믹 그린시트를 적층하여 적층 바디를 형성한다.
상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는 제2 세라믹 그린시트는 상기 복수 개의 제1 세라믹 그린시트를 적층한 적층체의 상부 및 하부에 적층함으로써, 상부 및 하부 커버층을 형성하는데 사용된다.
본 발명의 일 실시형태에서는 소성 이후에 상부 및 하부 커버층의 기공이 액티브부의 유전체층의 기공보다 더 많은 다공성 구조를 갖도록 하기 위하여 제2 세라믹 그린시트는 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는다.
또한, 상기 제2 세라믹 그린시트는 상부 및 하부 커버층을 형성하는데 사용되기 때문에, 제1 세라믹 그린시트와는 다르게 그 상부에 내부전극 패턴이 형성되지 않는다.
다음으로, 상기 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련한다.
상기 적층 바디를 소성함으로써, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함한다.
본 발명의 일 실시형태에서는 상술한 바와 같이 상부 및 하부 커버층 형성용 제2 세라믹 그린시트는 유전체층 형성용 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖기 때문에, 소성 이후에 상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많은 다공성 구조를 갖는다.
도 8은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법 중 커버부의 기공에 폴리머를 충진하는 단계를 나타내는 모식도이다.
도 8을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 있어서, 소성을 완료하여, 상기 세라믹 바디를 마련하는 단계 이후에 상기 커버부에 폴리머를 포함하는 페이스트를 도포하여 상기 커버부의 기공에 폴리머를 충진한다.
상기 커버부에 폴리머를 포함하는 페이스트를 도포하는 방법은 특별히 제한되지 않으며, 예를 들어 딥핑, 스핀 코팅 및 스프레이 방법 등에 의해 수행될 수 있다.
상기 폴리머로는 고내열 열가소성 수지인 액정 폴리머(liquid crystal polymer, LCP)을 사용하는 것이 바람직하다. 이러한 액정 폴리머로서는 방향족 액정 폴리에스테르(aromatic liquid crystal polyester)가 있을 수 있다.
상기 방법에 의해 수행될 경우, 상기 폴리머(240)는 커버부의 유전체 그레인(211) 상부에 도포되고 그 다음 후처리 공정에 의해 상기 폴리머(240)는 상기 커버부의 유전체 그레인(211) 사이에 형성된 기공을 충진하게 된다.
상기 후처리 공정은 상기 커버부의 기공에 폴리머를 충진하는 단계 이후에 수행되며, 열, UV, IR 및 레이저 중의 어느 하나 이상을 이용하여 수행될 수 있다.
이후, 상기 제1 내부전극이 노출된 세라믹 바디의 제3 측면과 상기 제2 내부전극이 노출된 세라믹 바디의 제4 측면에 각각 외부전극을 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에서의 특징과 동일한 부분에 대한 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 유전체층
112, 113: 상부 및 하부 커버부
114, 115: 제1 및 제2 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
140, 240: 폴리머
211: 유전체 그레인

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과 상기 제1 면 내지 제4 면과 연결되되, 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며,
    상기 커버부는 상기 커버부의 기공에 폴리머가 충진된 세라믹-폴리머 복합체를 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 액티브부의 유전체층 내 기공에는 폴리머가 충진되지 않는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 커버부의 유전체 조성과 상기 액티브부의 유전체층의 유전체 조성은 서로 상이한 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 액티브부의 양 측면에는 마진부가 배치되고, 상기 마진부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며,
    상기 마진부는 상기 마진부의 기공에 폴리머가 충진된 세라믹-폴리머 복합체를 포함하는 적층 세라믹 커패시터.
  5. 제4항에 있어서,
    상기 마진부의 유전체 조성과 상기 액티브부의 유전체층의 유전체 조성은 서로 상이한 적층 세라믹 커패시터.
  6. 제4항에 있어서,
    상기 마진부의 유전체 조성과 상기 커버부의 유전체 조성은 서로 동일한 적층 세라믹 커패시터.
  7. 복수 개의 제1 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트와 복수 개의 제2 내부전극 패턴이 형성된 복수 개의 제1 세라믹 그린시트를 마련하는 단계;
    상기 제1 내부전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 복수 개의 제1 세라믹 그린시트를 적층하고, 상부 및 하부에 상기 제1 세라믹 그린시트의 조성과 상이한 조성을 갖는 제2 세라믹 그린시트를 적층하여 적층 바디를 형성하는 단계; 및
    상기 적층 바디를 소성하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 바디를 마련하는 단계;를 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 커버부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며,
    상기 세라믹 바디를 마련하는 단계 이후에 상기 커버부에 폴리머를 포함하는 페이스트를 도포하여 상기 커버부의 기공에 폴리머를 충진하는 단계를 포함하는 적층 세라믹 커패시터의 제조방법.
  8. 제7항에 있어서,
    상기 커버부의 기공에 폴리머를 충진하는 단계 이후에 열, UV, IR 및 레이저 중의 어느 하나 이상을 이용하여 후처리 공정을 더 수행하는 적층 세라믹 커패시터의 제조방법.
  9. 제7항에 있어서,
    상기 액티브부의 유전체층 내 기공에는 폴리머가 충진되지 않는 적층 세라믹 커패시터의 제조방법.
  10. 제7항에 있어서,
    상기 액티브부의 양 측면에는 마진부가 배치되고, 상기 마진부는 상기 액티브부의 유전체층보다 기공의 개수가 더 많으며,
    상기 세라믹 바디를 마련하는 단계 이후에 상기 마진부에 폴리머를 포함하는 페이스트를 도포하여 상기 마진부의 기공에 폴리머를 충진하는 단계를 포함하는 적층 세라믹 커패시터의 제조방법.
  11. 제10항에 있어서,
    상기 마진부의 유전체 조성과 상기 액티브부의 유전체층의 유전체 조성은 서로 상이한 적층 세라믹 커패시터의 제조방법.
  12. 제10항에 있어서,
    상기 마진부의 유전체 조성과 상기 커버부의 유전체 조성은 서로 동일한 적층 세라믹 커패시터의 제조방법.

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