KR101462798B1 - 외부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자 부품 - Google Patents

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Abstract

본 발명은 폴리머 수지; 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자; 및 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자; 를 포함하는 외부 전극용 도전성 페이스트 조성물에 관한 것이다.

Description

외부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자 부품{Conductive paste composition for external electrode and multilayer ceramic components using the same}
본 발명은 외부 전극용 도전성 페이스트 조성물, 이를 포함하는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 세라믹 재료로 이루어진 세라믹 소체, 상기 세라믹 소체의 내부에 형성된 내부 전극 및 상기 내부 전극과 전기적으로 접속되도록 상기 세라믹 소체의 표면에 설치된 외부 전극을 포함하며, 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 장점으로 인해, 상기 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA) 및 휴대폰 등의 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로 사용되며, 사용되는 용도 및 용량 등에 따라 다양한 크기와 적층 형태를 가질 수 있다.
최근에는 전자 제품의 소형화에 따라 상기 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다. 이를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 보다 많은 수의 유전체층과 내부 전극을 적층한 구조를 갖는 적층 세라믹 커패시터가 제조되고 있다.
이러한 초소형 및 초고용량의 적층 세라믹 커패시터는 자동차나 의료 기기 등과 같이 고신뢰성을 요구하는 분야의 많은 기능들이 전자화되므로 이에 부합되게 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소로는 외부 충격에 의한 외부전극층의 크랙 발생이나, 도금 공정시 도금액이 외부 전극층을 통해 세라믹 소체의 내부로 침투하는 등의 문제점을 들 수 있다.
특히, 당해 기술분야에서는 벤딩 테스트(bending test) 후 휨크랙이 발생하지 않는 칩(chip)을 요구하고 있어 일반적으로 외부전극의 소성 시에 사용되는 구리(Cu) 페이스트로는 신뢰성 보증이 어렵다.
따라서, 상기 문제점을 해결하기 위한 새로운 해결 방안이 필요한 실정이다.
하기 선행기술문헌에 기재된 특허문헌 1은, 외부 전극용 도전성 페이스트 및 그것을 이용하여 형성한 외부 전극을 구비한 적층 세라믹 전자 부품 관한 특허이다. 그러나 이러한 특허문헌 1은 중공을 갖는 금속 입자에 대해 개시하고 있지 아니하다.
한국 공개특허공보 제2011-0121572호
본 발명의 과제는 상기한 종래 기술의 문제점을 해결하기 위한 것이다.
구체적으로, 본 발명은 휨크랙이 발생하지 않는 칩(chip)을 제작하기 위한 외부 전극용 도전성 페이스트 및 이를 포함하는 적층 세라믹 전자 부품을 제공하고 자한다.
본 발명의 일 실시예에 따른 외부 전극용 도전성 페이스트 조성물은 폴리머 수지; 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자; 및 상기 폴리머 수지에 포함되는 플레이크 형태의 제2 도전성 금속입자;를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전성 금속입자는 전부 중공을 가질 수 있다.
일 실시예에 있어서, 상기 제2 도전성 금속입자는 적어도 일부에 중공을 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 2 도전성 금속입자는 전부 중공을 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전성 금속입자는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제2 도전성 금속입자는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 할 수 있다.
일 실시예에 있어서, 상기 제1 도전성 금속입자의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 할 수 있다.
삭제
본 발명의 다른 실시예에 따른 외부 전극용 도전성 페이스트 조성물은 폴리머 수지; 상기 폴리머 수지에 포함되는 구형의 제1 도전성 금속입자; 및 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자; 를 포함할 수 있다.
다른 실시예에 있어서, 상기 제1 도전성 금속입자는 전부 중공을 가질 수 있다.
다른 실시예에 있어서, 상기 제2 도전성 금속입자는 전부 중공을 가질 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 폴리머 수지, 상기 폴리머 수지에 포함되며 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자 및 상기 폴리머 수지에 포함되는 플레이크 형태의 제2 도전성 금속입자를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전성 금속입자는 전부 중공을 가질 수 있다.
일 실시예에 있어서, 상기 제2 도전성 금속입자는 적어도 일부에 중공을 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 외부 전극의 표면에 형성된 도금층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도금층은 상기 제1 및 제2 외부 전극의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층으로 구성된 것을 특징으로 할 수 있다.
삭제
본 발명의 다른 실시예에 따른 적층 세라믹 전자 부품은 복수의 유전체층이 적층된 세라믹 소체; 상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 폴리머 수지, 상기 폴리머 수지에 포함되는 구형의 제1 도전성 금속입자 및 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자를 포함할 수 있다.
다른 실시예에 있어서, 상기 제1 도전성 금속입자는 전부 중공을 가질 수 있다.
다른 실시예에 있어서, 상기 제2 도전성 금속입자는 전부 중공을 가질 수 있다.
본 명세서의 개시에 의하여, 전술한 종래 기술의 문제점이 해결된다.
구체적으로, 본 명세서의 개시에 의하여, 중공을 갖는 금속 입자를 포함하는 외부 전극용 도전성 페이스트를 제공함으로써, 완충 작용에 개선되어 휨크랙의 발생을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 외부 전극용 도전성 페이스트의 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 3은 도 2의 A-A`선의 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호가 사용될 것이며, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
본 발명에서 종횡비(aspect ratio)란 장축의 길이를 단축의 길이로 나눈 길이 비(장축의 길이/단축의 길이)를 의미한다.
본 발명은 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시예에 따른 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 외부 전극용 도전성 페이스트의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 외부 전극용 도전성 페이스트 조성물은 폴리머 수지(10); 상기 폴리머 수지(10)에 포함되며, 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자(20, 21); 및 상기 폴리머 수지(10)에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자(30, 31);를 포함할 수 있다.
적층 세라믹 커패시터의 휨크랙을 개선하기 위해서 유연성이 좋은 폴리머 수지(10)를 사용할 수 있다.
상기 폴리머 수지(10)는 에폭시(epoxy) 수지일 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 도전성 금속입자(20, 21) 또는 상기 제2 도전성 금속입자(30, 31) 중의 적어도 일부는 중공을 가지는 입자일 수 있다.
상기 제1 도전성 금속입자(20, 21) 또는 상기 제2 도전성 금속입자(30, 31) 중의 적어도 일부에 중공이 있는 경우, 중공이 형성된 상기 금속입자는 속이 비어 있어 완충 작용을 할 수 있기 때문에 일반적인 금속입자를 적용하는 것보다 휨크랙이 발생하는 것을 억제할 수 있다.
또한, 중공이 형성된 상기 금속입자는 일반적인 금속입자에 비해 원료가 적게 소모됨으로 원가 절감효과를 가질 수 있다.
나아가, 상기 제1 도전성 금속입자(21) 또는 제2 도전성 금속입자(31)는 전부 중공을 가지는 금속입자일 수 있다.
구체적으로, 제1 도전성 금속입자(21) 및 제2 도전성 금속입자(31)를 모두 중공을 가지는 금속입자를 이용하여 외부 전극용 도전성 페이스트를 제조하는 경우, 완충 작용을 극대화 시켜 휨크랙의 발생을 방지할 수 있다.
상기 제1 도전성 금속입자(20, 21)의 형태는 종횡비(aspect ratio)가 1.45 이하인 구형일 수 있다.
상기 제1 도전성 금속입자(20, 21)의 형태가 구형이므로, 폴리머 수지(10)에서 배열되는 방향과 무관하게 휨크랙이 발생하는 것을 억제할 수 있다.
상기 제2 도전성 금속입자(30, 31)의 형태는 종횡비(aspect ratio)가 1.45 보다 큰 플레이크(flake) 형태일 수 있다.
본 발명의 일 실시예에 따른 외부전극용 도전성 페이스트는 전도성을 가지고 있어야 하므로, 상기 제2 도전성 금속입자(30, 31)의 형태가 플레이크(flake) 형태인 경우, 더 높은 전도성을 가질 수 있다.
일 실시예에서, 상기 제1 도전성 금속입자(20, 21) 또는 상기 제2 도전성 금속입자(30, 31)는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 금속입자들은 폴리머 수지(10)에 포함되어, 높은 전도성을 가지는 금속으로 이루어 질 수 있다.
일 실시예에서, 상기 제1 금속 분말(20, 21)의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(100)를 개략적으로 나타낸 사시도이며, 도 3은 도 2의 A-A`선의 개략적인 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층된 세라믹 소체(110)와, 유전체층(111)의 적어도 일면에 형성된 복수의 제1 및 제2 내부 전극(121, 122)과, 세라믹 소체(110)의 양 단면에 형성되며 제1 및 제2 내부 전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111)은 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 소체(110)는 일반적으로 직방체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터를 구성할 수 있다.
또한, 세라믹 소체(110)의 최외곽면에는 필요시 소정 두께의 유전체 커버층(미도시)을 더 형성할 수 있다.
유전체층(111)은 커패시터의 용량 형성에 기여하는 것으로, 1 층의 두께를 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 1.0 ㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 이러한 세라믹 분말과 함께, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 소체(110) 내부에 형성된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
또한, 제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 소체(110)의 양 단면을 통하여 각각 노출되며, 이렇게 세라믹 소체(110)의 일 단면을 통해 교대로 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 일단은 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결된다.
제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등으로 이루어진 것을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 서로 향하는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
이하, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법을 설명하면서, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터에 대해 설명하도록 한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극 패턴을 형성한다.
이때, 제1 및 제2 내부 전극 패턴은 세라믹 시트의 대향되는 양 단면을 통해 교대로 노출되도록 형성할 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 시트를 교대로 복수 개 적층하고, 적층 방향으로부터 가압하여 복수의 세라믹 시트 및 세라믹 시트 상에 형성된 제1 및 제2 내부 전극 패턴을 압착시켜 적층체를 형성한다.
다음으로, 상기 적층체를 상기 제1 및 제2 내부 전극 패턴의 일단이 상기 적층체의 양 단면을 통하여 교대로 노출되도록 1 개의 커패시터에 대응하는 영역마다 절단하여 칩(chip)화한다.
다음으로, 절단하여 칩화된 적층체를 고온에서 소성하여 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 소체(110)를 완성한다.
다음으로, 상기 세라믹 소체(110)의 내부 전극(121, 122)이 노출되어 있는 면에 구리막(131a, 132a)이 형성된다.
상기 구리막(131a, 132a)을 통해 내부 전극(121, 122)과 외부 전극(131, 132)의 연결성을 확보할 수 있다.
상기 구리막(131a, 132a)은 구리 페이스트(Cu paste)를 이용해 형성될 수 있다.
상기 구리 페이스트(Cu paste)는 도전 분말로 구리(Cu) 분말이 사용되고, 이 분말에 유리 프리트(frit) 및 베이스 수지와 유기 용제에서 제작되는 유기 비이클(vehicle) 등을 혼합하여 제조된다.
이러한 구리 페이스트를 상기 세라믹 소체(110)의 내부 전극(121, 122)이 노출된 면에 도포한 뒤, 소성하여 구리막(131a, 132a)를 형성하게 된다.
이 때, 상기 구리막(131a, 132a)는 내부 전극(121, 122)과 접촉성만 구현할 수 있으면 되므로, 상기 세라믹 소체(110)에서 밴드(band)가 짧게 되도록 도포할 수 있다.
다음으로, 상기 구리막(131a, 132a)의 상부에 폴리머 수지층(131b, 132b)을 형성시킬 수 있다.
상기 폴리머 수지층(131b, 132b)은 폴리머 수지(10); 상기 폴리머 수지(10)에 포함되며, 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자(20, 21); 및 상기 폴리머 수지(10)에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자(20, 21);를 포함하는 외부 전극용 도전성 페이스트를 이용하여 형성될 수 있다.
상기 폴리머 수지(10)는 에폭시(epoxy) 수지일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 페이스트는 에폭시와 경화제가 용제에 용해된 상태이며, 용해된 에폭시에 도전성 금속입자를 첨가하여 제조한다.
상기 폴리머 수지층(131b, 132b)를 상기 구리막(131a, 132b)의 상부에 위치시킴으로써, 적층 세라믹 커패시터의 휨크랙을 개선할 수 있다.
상기 제1 도전성 금속입자(20, 21) 또는 상기 제2 도전성 금속입자(30, 31) 중의 적어도 일부는 중공을 가지는 입자일 수 있다.
상기 제1 도전성 금속입자 또는 상기 제2 도전성 금속입자 중의 적어도 일부에 중공이 있는 경우, 중공이 형성된 상기 금속입자는 속이 비어 있어 완충 작용을 할 수 있기 때문에 일반적인 금속입자를 적용하는 것보다 휨크랙이 발생하는 것을 억제할 수 있다.
또한, 중공이 형성된 상기 금속입자는 일반적인 금속입자에 비해 원료가 적게 소모됨으로 원가 절감효과를 가질 수 있다.
나아가, 상기 제1 도전성 금속입자(21) 또는 제2 도전성 금속입자(31)는 전부 중공을 가지는 금속입자일 수 있다.
상기 제1 도전성 금속입자(20, 21)의 형태는 종횡비(aspect ratio)가 1.45 이하인 구형일 수 있다.
상기 제1 도전성 금속입자(20, 21)의 형태가 구형이므로, 폴리머 수지(10)에서 배열되는 방향과 무관하게 휨크랙이 발생하는 것을 억제할 수 있다.
상기 제2 도전성 금속입자(30, 31)의 형태는 종횡비(aspect ratio)가 1.45 보다 큰 플레이크(flake) 형태일 수 있다.
본 발명의 일 실시예에 따른 외부전극용 도전성 페이스트는 전도성을 가지고 있어야 하므로, 상기 제2 도전성 금속입자(30, 31)의 형태가 플레이크(flake) 형태인 경우, 더 높은 전도성을 가질 수 있다.
일 실시예에서, 상기 제1 도전성 금속입자(20, 21) 또는 상기 제2 도전성 금속입자(30, 31)는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 금속입자들은 폴리머 수지(10)에 포함되어, 높은 전도성을 가지는 금속으로 이루어 질 수 있다.
다음으로, 폴리머 수지층(131b, 132b)의 표면에 도금 처리를 하여 도금층(131c, 132c)을 더 형성할 수 있다.
이때, 도금에 사용되는 물질로는 니켈 또는 주석, 니켈-주석 합금 등을 사용할 수 있으며, 필요시 니켈 도금층과 주석 도금층을 폴리머 수지층(131b, 132b) 위에 순서대로 적층하여 구성할 수 있다.
아래의 표 1은 구형의 제1 도전성 금속입자와 플레이크(flake) 형태의 제2 도전성 금속입자의 함량에 따른 고온 부하 및 형상불량(peaking) 발생 여부를 나타낸 것이다.
제2 도전성 금속입자의 함량(%) 고온 부하(125 ℃, 2 Vr) 형상불량(peaking)
2 O X
3 O X
5 O X
10 O O
30 O O
40 O O
50 O O
60 X O
70 X O
형상불량(peaking) 이란, 외부 전극의 도포형상으로서 도포한 것의 코너가 얇고, 센터의 두께가 두꺼운 것을 의미한다.
표 1에서 보는 바와 같이, 플레이크 형상의 제2 도전성 금속입자의 함량이 50%를 초과하면, 형상불량이 발생하며 고온 부하가 일어나게 되며, 제2 도전성 금속 입자의 함량이 10% 미만일 경우에는 형상 불량이 발생하여 고온부하 신뢰성 테스트 시에 IR 저하 및 단락(short) 불량이 발생하게 된다.
또한 제2 도전성 금속입자가 60% 이상 포함되는 경우에는 외부전극의 도포 시에 두께 편차발생 또는 플레이크 형태를 갖는 제2 도전성 금속 입자가 누워서 배치되어 도전 경로가 줄어드는 문제점이 발생 한다.
따라서, 제2 도전성 금속입자가 10% 내지 50% 포함되는 경우, 형상 불량으로 인한 고온 부하를 방지 할 수 있으면서, 도전 경로가 줄어드는 문제점을 해결하여 도전성을 확보 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
10: 폴리머 수지
20: 제1 도전성 금속입자
30: 제2 도전성 금속입자
100: 적층 세라믹 커패시터
110: 세라믹 소체
111: 유전체층
121: 제1 내부 전극
122: 제2 내부 전극
131: 제1 외부 전극
132: 제2 외부 전극
131a, 132a: 구리막
131b, 132b: 폴리머 수지층
131c, 132c: 도금층

Claims (20)

  1. 폴리머 수지;
    상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자; 및
    상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자; 를 포함하는 외부 전극용 도전성 페이스트 조성물.
  2. 제1항에 있어서,
    상기 제1 도전성 금속입자는 전부 중공을 가지는 외부 전극용 도전성 페이스트 조성물.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 2 도전성 금속입자는 전부 중공을 가지는 외부 전극용 도전성 페이스트 조성물.
  5. 제1항에 있어서,
    상기 제1 도전성 금속입자는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
  6. 제1항에 있어서,
    상기 제2 도전성 금속입자는 은(Ag), 구리(Cu) 및 알루미늄(Al)으로 이루어진 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
  7. 제1항에 있어서,
    상기 제1 도전성 금속입자의 입자 크기가 0.1 내지 1.5 ㎛인 것을 특징으로 하는 외부 전극용 도전성 페이스트 조성물.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은, 폴리머 수지, 상기 폴리머 수지에 포함되며 적어도 일부에 중공을 가지는 구형의 제1 도전성 금속입자 및 상기 폴리머 수지에 포함되는 플레이크 형태의 제2 도전성 금속입자를 포함하는 적층 세라믹 전자 부품.
  13. 제12항에 있어서,
    상기 제1 도전성 금속입자는 전부 중공을 가지는 적층 세라믹 전자 부품.
  14. 제12항에 있어서,
    상기 제2 도전성 금속입자는 적어도 일부에 중공을 가지는 적층 세라믹 전자 부품.
  15. 제12항에 있어서,
    상기 제1 및 제2 외부 전극의 표면에 형성된 도금층을 더 포함하는 적층 세라믹 전자 부품.
  16. 제15항에 있어서,
    상기 도금층은 상기 제1 및 제2 외부 전극의 표면에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층의 표면에 형성된 주석(Sn) 도금층으로 구성된 것을 특징으로 하는 적층 세라믹 전자 부품.
  17. 삭제
  18. 복수의 유전체층이 적층된 세라믹 소체;
    상기 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 양 단면을 통해 교대로 노출되는 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 소체의 양 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은, 폴리머 수지, 상기 폴리머 수지에 포함되는 구형의 제1 도전성 금속입자 및 상기 폴리머 수지에 포함되며, 적어도 일부에 중공을 가지는 플레이크 형태의 제2 도전성 금속입자를 포함하는 적층 세라믹 전자 부품.
  19. 제18항에 있어서,
    상기 제1 도전성 금속입자는 전부 중공을 가지는 적층 세라믹 전자 부품.
  20. 제18항에 있어서,
    상기 제2 도전성 금속입자는 전부 중공을 가지는 적층 세라믹 전자 부품.
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