KR101452058B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부와 상기 용량부로부터 상기 제1 측면에 노출되도록 연장 형성된 제1 리드부를 가지며, 상기 제1 및 제2 단면에 노출되는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지며, 상기 제1 및 제2 단면과 일정 간격 이격되어 형성되는 제2 내부전극; 상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및 상기 세라믹 본체의 제1 측면, 제1 및 제2 단면에 형성되는 절연층;을 포함할 수 있다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic component}
본 발명은 내부전극 간 쇼트 불량을 개선함과 동시에 전압 인가 시 적층 세라믹 전자부품에 의해서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 전자부품에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
한편, 외부전극이 모두 하면에 위치하는 적층 세라믹 커패시터가 있는데, 이러한 구조의 적층 세라믹 커패시터는 실장 밀도 및 용량이 우수하고 ESL이 낮은 장점을 가지지만, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량이 발생하기 쉬운 단점이 있다.
한국특허공개공보 제2010-0068056호
본 발명은 내부전극 간 쇼트 불량을 개선함과 동시에 전압 인가 시 적층 세라믹 전자부품에 의해서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부와 상기 용량부로부터 상기 제1 측면에 노출되도록 연장 형성된 제1 리드부를 가지며, 상기 제1 및 제2 단면에 노출되는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지며, 상기 제1 및 제2 단면과 일정 간격 이격되어 형성되는 제2 내부전극; 상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및 상기 세라믹 본체의 제1 측면, 제1 및 제2 단면에 형성되는 절연층;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 단면 사이의 길이를 L, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치될 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부와 상기 용량부로부터 상기 제1 측면에 노출되도록 연장 형성된 제1 리드부를 가지며, 상기 제1 및 제2 단면에 노출되는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지며, 상기 제1 및 제2 단면과 일정 간격 이격되어 형성되는 제2 내부전극; 상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및 상기 세라믹 본체의 제1 측면, 제1 및 제2 단면에 형성되는 절연층;을 포함하며, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이는 1 내지 150 μm인 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 단면 사이의 길이를 L, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치될 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 내부전극은 세라믹 본체의 단면으로 노출되나, 제2 내부전극은 미노출되도록 형성함으로써, 내부전극 간 쇼트 불량을 개선할 수 있다.
본 발명의 일 실시형태에 따르면, 용량부를 형성하는 제1 및 제2 내부전극의 중첩 영역이 증가하여 적층 세라믹 커패시터의 용량이 증가될 수 있다.
또한, 외부에서 다른 극성의 전압이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 의하면, 인쇄 회로 기판상의 실장 면적을 최소화할 수 있으며, 어쿠스틱 노이즈를 현저하게 감소할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 세라믹 본체를 나타내는 개략적인 사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1의 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1에 도시된 적층 세라믹 커패시터의 세라믹 본체를 나타내는 개략적인 사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1의 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
본 실시형태에 따른 적층 세라믹 커패시터는 2단자 수직 적층형 커패시터일 수 있다. “수직 적층형(vertically laminated or vertical multilayer)”은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미하고, “2단자(2-terminal)”는 커패시터의 단자로서 2개의 단자가 회로기판에 접속됨을 의미한다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 상기 세라믹 본체의 내부에 형성되는 내부전극(121, 122); 상기 세라믹 본체의 일면에 형성되는 절연층(141, 143, 144) 및 외부전극(131, 132)을 포함할 수 있다.
본 실시형태에서, 세라믹 본체(110)는 서로 대향하는 제1주면(5) 및 제2주면(6)과 상기 제1주면 및 제2 주면을 연결하는 제1 측면(1), 제2 측면(2), 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. 본 발명의 일 실시형태에 따르면, 세라믹 본체의 제1 측면(1)은 회로기판의 실장 영역에 배치되는 실장 면이 될 수 있다.
본 발명의 일 실시형태에 따르면, x-방향은 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 내부전극이 회로기판에 실장되는 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110) 내부에는 내부전극이 형성될 수 있다.
도 3 내지 도 5를 참조하면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 제1 측면(1)에 수직으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부(120)와 상기 용량부(120)로부터 상기 제1 측면(1)에 노출되도록 연장 형성된 제1 리드부(121a)를 가지며, 상기 제1 및 제2 단면(3, 4)에 노출되는 제1 내부전극(121) 및 상기 유전체층(111)을 사이에 두고 상기 제1 내부전극(121)과 교대로 적층되되 상기 제1 내부전극(121)과 절연되며, 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가지며, 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성되는 제2 내부전극(122)을 포함할 수 있다.
상기 제1 내부전극(121)은 상기 제1 및 제2 단면(3, 4)에 노출되도록 형성되는 반면에, 상기 제2 내부전극(122)은 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성되기 때문에, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
구체적으로, 상기 세라믹 본체(110)의 길이 방향에서 상기 제1 및 제2 단면(3, 4)에 노출되도록 형성된 제1 내부전극(121)과 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성된 제2 내부전극(122)은 교대로 적층되므로, 내부전극 간 쇼트 불량을 개선할 수 있는 것이다.
상기 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 리드부(121a, 122a)를 가지며, 상기 제1 및 제2 리드부(121a, 122a)는 상기 세라믹 본체(110)의 제1 측면(1)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면 적층 세라믹 커패시터는 수직 적층형으로서, 제1 및 제2 리드부(121a, 122a)는 세라믹 본체의 동일면으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 리드부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 본체의 일면으로 노출된 영역을 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 제1 및 제2 리드부(121a, 122a)는 중첩되는 영역을 갖지 않는다.
상기와 같이 제1 및 제2 리드부(121a, 122a)는 중첩되지 않고 절연되어 있으므로, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
상기 제1 리드부(121a)와 제2 리드부(122a)는 서로 중첩되지 않아 상기 제1 내부전극(121)과 상기 제2 내부전극(122)은 절연될 수 있다.
도 5를 참조하면, 상기 세라믹 본체(110)의 길이 방향으로 상기 제1 및 제2 단면(3, 4) 사이의 길이를 L, 상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족할 수 있다.
상기와 같이, 상기 세라믹 본체(110)의 길이 방향으로 상기 제1 및 제2 단면(3, 4) 사이의 길이(L) 및 상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이(Lm1, Lm2)가 0.01≤(Lm1 + Lm2)/L≤0.08를 만족하도록 조절함으로써, 용량 증가 및 쇼트 불량 감소 효과를 얻을 수 있다.
상기 용량 증가의 효과는 제1 내부전극과 제2 내부전극의 중첩되는 영역의 증가에 따른 것이며, 상기 쇼트 불량 감소 효과는 상술한 바와 같이 상기 제1 및 제2 단면(3, 4)에 노출되도록 형성된 제1 내부전극(121)과 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성된 제2 내부전극(122)이 교대로 적층되기 때문이다.
상기 (Lm1 + Lm2)/L가 0.01 미만의 경우에는 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이가 작아 내부전극간 쇼트 불량이 발생할 수 있다.
상기 (Lm1 + Lm2)/L가 0.08을 초과하는 경우에는 제1 내부전극과 제2 내부전극의 중첩되는 영역이 작아 정전 용량 증가 효과가 없다.
도 3 내지 도 5를 참조하면, 세라믹 본체(110)의 제1 측면(1)으로 인출된 제1 내부전극(121)의 제1 리드부(121a)와 연결되도록 제1 외부전극(131)이 형성되고, 세라믹 본체(110)의 제1 측면(1)으로 인출된 제2 내부전극(122)의 제2 리드부(122a)와 연결되도록 제2 외부전극(132)이 형성될 수 있다.
상기 제1 외부전극(131)은 제1 리드부(121a)와 연결되기 위하여 상기 세라믹 본체의 제1 측면(1)에 형성되며, 상기 세라믹 본체의 제1 단면(3)에 연장 형성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 제2 외부전극(132)은 제2 리드부(122a)와 연결되기 위하여 상기 세라믹 본체의 제1 측면(1)에 형성되며, 상기 세라믹 본체의 제2 단면(4)에 연장 형성될 수 있으나, 이에 제한되는 것은 아니다.
즉, 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 주면(5), 제2 주면(6) 및 제2 측면(2) 중 하나 이상으로 연장 형성될 수 있다.
또한, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제1 주면(5), 제2 주면(6) 및 제2 측면(2) 중 하나 이상으로 연장 형성될 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 측면(1)으로 인출된 제1 내부전극(121)의 제1 리드부(121a)와 연결되면서, 상기 세라믹 본체(110)의 길이 방향 일측 단부를 둘러싸면서 형성될 수 있다.
또한, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제1 측면(1)으로 인출된 제2 내부전극(122)의 제2 리드부(122a)와 연결되면서, 상기 세라믹 본체(110)의 길이 방향 타측 단부를 둘러싸면서 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 및 제2 외부전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
한편, 본 발명의 일 실시형태에 따르면, 도 5에 도시된 바와 같이, 세라믹 본체(110)의 제1 측면, 제1 및 제2 단면(1, 3, 4)에는 절연층(141, 143, 144)이 형성될 수 있다.
상기 제1 측면(1)에 형성된 절연층(141)은 제1 및 제2 외부전극(131, 132) 사이에 형성될 수 있다.
상기 제1 측면(1)에 형성된 절연층(141)은 제1 측면으로 노출된 제1 리드부(121a)를 덮도록 형성될 수 있으며, 제1 및 제2 내부전극(121, 122)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 도 5에 도시된 바와 같이 상기 제1 측면(1)에 형성된 절연층(141)은 제1 및 제2 외부전극 사이의 세라믹 본체의 일면을 완전히 메우도록 형성될 수 있다.
또한 도시되지 않았으나, 본 발명의 일 실시형태에 따르면, 제1 측면(1)에 형성된 절연층(141)은 제1 리드부(121a)만을 덮도록 형성되고, 제1 및 제2 외부전극(131, 132)과 소정의 간격을 두고 형성될 수 있다.
한편, 제1 및 제2 단면(1, 3, 4)에는 노출된 제1 내부전극(121)의 노출 부위를 모두 덮도록 절연층(143, 144)이 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 측면(1)에 형성된 절연층(141)의 높이는 제1 외부전극(131) 또는 제2 외부전극(132)의 높이보다 작게 형성될 수 있다. 상기 절연층 및 외부전극의 높이는 실장면, 즉 제1 측면을 기준으로 측정될 수 있다.
본 실시형태에 따르면, 상기 제1 측면(1)에 형성된 절연층(141)의 높이가 제1 및 제2 외부전극(131, 132)의 높이보다 낮아 적층 세라믹 커패시터(10)가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
또한, 제1 및 제2 외부전극(131, 132)은 세라믹 본체의 제1 측면(1)의 일부에 형성될 수 있다.
상기 절연층(141, 143, 144)은 특별히 제한되는 것은 아니나, 예를 들어 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 절연층(141, 143, 144)은 세라믹 슬러리로 형성될 수 있다.
상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층(141, 143, 144)의 형성 위치 및 높이를 조절할 수 있다.
상기 절연층(141, 143, 144)은 소성 공정에 의하여 세라믹 본체가 형성된 후, 상기 세라믹 본체에 세라믹 슬러리를 도포하고, 소성하여 형성될 수 있다.
다른 방법으로는 세라믹 본체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 세라믹 슬러리를 형성하고, 세라믹 그린시트와 함께 소성하여 형성될 수 있다.
상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포할 수 있다.
상기 제1 측면(1)에 형성된 절연층(141)은 세라믹 본체의 일면으로 노출된 제1 리드부(121a)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1, 제2 측면(1, 2) 및 서로 마주보는 제1, 제2 단면(3, 4)을 갖는 세라믹 본체(110); 상기 세라믹 본체(110)의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부(120)와 상기 용량부(120)로부터 상기 제1 측면(1)에 노출되도록 연장 형성된 제1 리드부(121a)를 가지며, 상기 제1 및 제2 단면(3, 4)에 노출되는 제1 내부전극(121); 상기 유전체층(111)을 사이에 두고 상기 제1 내부전극(121)과 교대로 적층되되 상기 제1 내부전극(121)과 절연되며, 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가지며, 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성되는 제2 내부전극(122); 상기 제1 리드부, 제2 리드부(121a, 122a)와 각각 연결되어 형성되는 제1, 제2 외부전극(131, 132); 및 상기 세라믹 본체(110)의 제1 측면, 제1 및 제2 단면(1, 3, 4)에 형성되는 절연층(141, 143, 144);을 포함하며, 상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이는 1 내지 150 μm일 수 있다.
상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 단면 사이의 길이를 L, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치될 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
상술한 본 발명의 일 실시형태와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이는 1 내지 150 μm일 수 있다.
상기와 같이, 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이가 1 내지 150 μm가 되도록 조절함으로써, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
구체적으로, 상기 제1 내부전극(121)은 상기 제1 및 제2 단면(3, 4)에 노출되도록 형성되는 반면에, 상기 제2 내부전극(122)은 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성되기 때문에, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
즉, 상기 세라믹 본체(110)의 길이 방향에서 상기 제1 및 제2 단면(3, 4)에 노출되도록 형성된 제1 내부전극(121)과 상기 제1 및 제2 단면(3, 4)과 일정 간격 이격되어 형성된 제2 내부전극(122)은 교대로 적층되므로, 내부전극 간 쇼트 불량을 개선할 수 있는 것이다.
상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이가 1 μm 미만의 경우에는 이격된 길이가 작아 내부전극간 쇼트 불량이 발생할 수 있다.
상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이가 150 μm를 초과하는 경우에는 제1 내부전극과 제2 내부전극의 중첩되는 영역이 작아 정전 용량 증가 효과가 없다.
아래의 표 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 세라믹 본체(110)의 길이 방향으로 상기 제1 및 제2 단면(3, 4) 사이의 길이(L) 및 상기 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이(Lm1, Lm2)에 따른 상대 정전 용량, 쇼트 발생율 및 내습 부하 불량율을 비교한 표이다.
상대 정전 용량은 일반적인 적층 세라믹 커패시터의 정전 용량 대비 본 발명에 따른 적층 세라믹 커패시터의 정전 용량의 백분율 값을 의미한다.
정전 용량 및 쇼트 발생율은 시료에 4V 전압을 가한 후 정전 용량을 측정하고, 단락되어 통전되는 경우를 쇼트가 발생한 것으로 판단하였다.
내습 부하 불량율은 80℃, 80%의 상대 습도 조건하에서 24시간 동안 절연 저항을 측정하여 쇼트 발생시를 불량으로 판단하였다.
샘플은 0603 사이즈(0.6mm ×0.3mm ×0.3mm), 정전 용량 2.2 μF를 갖는 기종의 제품을 기준으로 선정하였다.
(Lm1 + Lm2)/L 상대 정전 용량(%) 쇼트 발생율(%) 내습 부하 불량율(%)
*1 0.0005 - 100 -
*2 0.001 107 81 100
*3 0.002 107 13 18
*4 0.005 108 9 13
5 0.01 106 2 8
6 0.02 103 1 0
7 0.05 99 0 0
8 0.06 96 0 0
9 0.07 95 1 0
10 0.08 93 0 0
* : 비교예
- : 측정 불가
상기 표 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 본 발명의 수치범위를 벗어날 경우, 쇼트 발생율, 내습 부하 불량율이 증가함을 알 수 있다.
반면, 본 발명의 수치범위를 만족할 경우, 쇼트 발생율 및 내습 부하 불량율이 저하됨을 알 수 있다.
아래의 표 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 세라믹 본체(110)의 길이 방향으로 상기 제2 내부전극(122)이 상기 제1 및 제2 단면(3, 4)과 이격된 길이에 따른 상대 정전 용량, 쇼트 발생율 및 내습 부하 불량율을 비교한 표이다.
상대 정전 용량은 일반적인 적층 세라믹 커패시터의 정전 용량 대비 본 발명에 따른 적층 세라믹 커패시터의 정전 용량의 백분율 값을 의미한다.
정전 용량 및 쇼트 발생율은 시료에 4V 전압을 가한 후 정전 용량을 측정하고, 단락되어 통전되는 경우를 쇼트가 발생한 것으로 판단하였다.
내습 부하 불량율은 80℃, 80%의 상대 습도 조건하에서 24시간 동안 절연 저항을 측정하여 쇼트 발생시를 불량으로 판단하였다.
샘플은 길이×폭×높이가 2.0mm ×1.25mm ×1.25mm, 정전 용량 47 μF를 갖는 기종의 제품을 기준으로 선정하였다.
제2 내부전극(122)이 제1 및 제2 단면(3, 4)과 이격된 길이(μm) 상대 정전 용량(%) 쇼트 발생율(%) 내습 부하 불량율(%)
*1 0.1 - 100 -
*2 0.2 - 100 -
*3 0.5 112 73 100
4 1 113 21 8
5 2 113 15 0
6 5 112 12 0
7 10 108 0 0
8 50 106 1 0
9 100 101 0 0
10 150 94 0 0
*11 200 91 2 0
* : 비교예
- : 측정 불가
상기 표 2를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 본 발명의 수치범위를 벗어날 경우, 상대 정전 용량 저하 또는 쇼트 발생율 및 내습 부하 불량율이 증가함을 알 수 있다.
반면, 본 발명의 수치범위를 만족할 경우, 정전 용량이 증가하며, 쇼트 발생율과 내습 부하 불량율이 저하됨을 알 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극은 제1 측면으로 노출되는 부분에도 중첩 영역이 형성되어 적층 세라믹 커패시터의 용량이 증가될 수 있다.
또한, 제1 및 제2 내부전극이 세라믹 본체의 일 측면에 교대로 노출되도록 함으로써, 내부전극 간 쇼트 불량을 개선할 수 있다.
또한, 외부에서 다른 극성의 전압이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 본체 111: 유전체층
120: 용량부
121, 122: 제1 및 제2 내부전극
121a, 122a: 제1 및 제2 리드부
131, 132: 제1 및 제2 외부전극
141, 143, 144: 절연층

Claims (16)

  1. 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부와 상기 용량부로부터 상기 제1 측면에 노출되도록 연장 형성된 제1 리드부를 가지며, 상기 제1 및 제2 단면에 노출되는 제1 내부전극;
    상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지며, 상기 제1 및 제2 단면과 일정 간격 이격되어 형성되는 제2 내부전극;
    상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및
    상기 세라믹 본체의 제1 측면, 제1 및 제2 단면에 형성되는 절연층;
    을 포함하며, 상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 단면 사이의 길이를 L, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족하는 적층 세라믹 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 절연층은 상기 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성되는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성되는 적층 세라믹 전자부품.
  9. 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 내부에 형성되며, 용량을 형성하기 위한 중첩된 영역을 갖는 용량부와 상기 용량부로부터 상기 제1 측면에 노출되도록 연장 형성된 제1 리드부를 가지며, 상기 제1 및 제2 단면에 노출되는 제1 내부전극;
    상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지며, 상기 제1 및 제2 단면과 일정 간격 이격되어 형성되는 제2 내부전극;
    상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및
    상기 세라믹 본체의 제1 측면, 제1 및 제2 단면에 형성되는 절연층;
    을 포함하며, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이는 1 내지 150 μm인 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 단면 사이의 길이를 L, 상기 세라믹 본체의 길이 방향으로 상기 제2 내부전극이 상기 제1 및 제2 단면과 이격된 길이를 각각 Lm1 및 Lm2 라 하면, 0.01≤(Lm1 + Lm2)/L≤0.08을 만족하는 적층 세라믹 전자부품.
  11. 제9항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 실장면에 대하여 수직으로 배치되는 적층 세라믹 전자부품.
  12. 제9항에 있어서,
    상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  13. 제9항에 있어서,
    상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  14. 제9항에 있어서,
    상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  15. 제9항에 있어서,
    상기 절연층은 상기 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성되는 적층 세라믹 전자부품.
  16. 제9항에 있어서,
    상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성되는 적층 세라믹 전자부품.
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