KR20140071724A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

Info

Publication number
KR20140071724A
KR20140071724A KR1020120139625A KR20120139625A KR20140071724A KR 20140071724 A KR20140071724 A KR 20140071724A KR 1020120139625 A KR1020120139625 A KR 1020120139625A KR 20120139625 A KR20120139625 A KR 20120139625A KR 20140071724 A KR20140071724 A KR 20140071724A
Authority
KR
South Korea
Prior art keywords
ceramic body
internal electrode
length
ceramic
exposed
Prior art date
Application number
KR1020120139625A
Other languages
English (en)
Inventor
최성혁
윤병권
김상혁
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120139625A priority Critical patent/KR20140071724A/ko
Priority to JP2012279672A priority patent/JP2015038914A/ja
Priority to US13/724,253 priority patent/US20140153154A1/en
Priority to CN201310020376.4A priority patent/CN103854857A/zh
Publication of KR20140071724A publication Critical patent/KR20140071724A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 용량을 형성하기 위한 용량부를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 용량부로부터 제2 측면에 노출되도록 연장 형성된 제1 리드부를 갖는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지는 제2 내부전극; 상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되는 절연층;을 포함하며, 상기 제1 및 제2 리드부는 상기 제1 및 제2 내부전극이 서로 중첩되지 않는 영역일 수 있다.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic component}
본 발명은 내부전극 간 쇼트 불량을 개선함과 동시에 전압 인가 시 적층 세라믹 전자부품에 의해서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 전자부품에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
한편, 외부전극이 모두 하면에 위치하는 적층 세라믹 커패시터가 있는데, 이러한 구조의 적층 세라믹 커패시터는 실장 밀도 및 용량이 우수하고 ESL이 낮은 장점을 가지지만, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량이 발생하기 쉬운 단점이 있다.
일본특허공개공보 제2006-086359호
본 발명은 내부전극 간 쇼트 불량을 개선함과 동시에 전압 인가 시 적층 세라믹 전자부품에 의해서 발생하는 어쿠스틱 노이즈를 저감할 수 있는 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 용량을 형성하기 위한 용량부를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 용량부로부터 제2 측면에 노출되도록 연장 형성된 제1 리드부를 갖는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지는 제2 내부전극; 상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되는 절연층;을 포함하며, 상기 제1 및 제2 리드부는 상기 제1 및 제2 내부전극이 서로 중첩되지 않는 영역인 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 세라믹 본체의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족할 수 있다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족할 수 있다.
상기 세라믹 본체의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족할 수 있다.
상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제1 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성될 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체; 상기 세라믹 본체의 내부에 용량을 형성하기 위한 용량부를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면에 노출되되 상기 제1 및 제2 단면과는 일정 간격 이격되도록 형성되고, 상기 용량부로부터 제2 측면에 노출되도록 연장 형성된 제1 리드부를 갖는 제1 내부전극; 상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되며, 상기 제1 및 제2 측면에 노출되되 상기 제1 및 제2 단면과는 일정 간격 이격되도록 형성되고, 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지는 제2 내부전극; 상기 제1 리드부와 연결되어 형성되며, 상기 제1 주면 및 제2 측면에 형성되는 제1 외부전극과 상기 제2 리드부와 연결되어 형성되며, 상기 제1 주면 및 제1 측면에 형성되는 제2 외부전극; 및 상기 세라믹 본체의 제1 및 제2 측면에 형성되는 절연층;을 포함하며, 상기 제1 및 제2 리드부는 상기 제1 및 제2 내부전극이 서로 중첩되지 않는 영역인 적층 세라믹 전자부품을 제공한다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 세라믹 본체의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족할 수 있다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족할 수 있다.
상기 세라믹 본체의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족할 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극이 세라믹 본체의 제1 및 제2 측면으로 각각 노출되도록 함으로써, 단차 형성 구간을 양방향에서 한 방향으로 줄여 내부전극 간 쇼트 불량을 개선할 수 있다.
본 발명의 일 실시형태에 따르면, 용량부를 형성하는 제1 및 제2 내부전극의 중첩 영역이 증가하여 적층 세라믹 커패시터의 용량이 증가될 수 있다.
또한, 외부에서 다른 극성의 전압이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 의하면, 인쇄 회로 기판상의 실장 면적을 최소화할 수 있으며, 어쿠스틱 노이즈를 현저하게 감소할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 분해사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1의 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 6은 도 1의 제1 측면에서 바라본 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타낸 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 분해사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1의 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 6은 도 1의 제1 측면에서 바라본 적층 세라믹 커패시터의 내부 구조를 개략적으로 나타낸 개략도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 상기 세라믹 본체의 내부에 형성되는 내부전극(121, 122); 상기 세라믹 본체의 일면에 형성되는 절연층(140) 및 외부전극(131, 132)을 포함할 수 있다.
본 실시형태에서, 세라믹 본체(110)는 서로 대향하는 제1 주면(5) 및 제2 주면(6)과 상기 제1 주면 및 제2 주면을 연결하는 제1 측면(1), 제2 측면(2), 제1 단면(3) 및 제2 단면(4)을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. 본 발명의 일 실시형태에 따르면, 세라믹 본체의 제1 주면(5)은 회로기판의 실장 영역에 배치되는 실장 면이 될 수 있다.
본 발명의 일 실시형태에 따르면, x-방향은 세라믹 본체의 길이 방향으로서, 제1 및 제2 외부전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 세라믹 본체의 두께 방향으로서, 내부전극이 유전체층을 사이에 두고 적층되는 방향이며, z-방향은 세라믹 본체의 폭 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 y-방향이 내부전극이 회로기판에 실장되는 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 본체(110) 내부에는 내부전극이 형성될 수 있다.
도 3 내지 도 5를 참조하면, 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 일 유전체층(111)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장면 즉, 제1 주면(5)에 수평으로 배치될 수 있다.
본 발명에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극층을 인쇄할 수 있다.
내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 내부에 용량을 형성하기 위한 용량부(120)를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면(1, 2)에 노출되도록 형성되고, 상기 용량부(120)로부터 제2 측면(2)에 노출되도록 연장 형성된 제1 리드부(121a)를 갖는 제1 내부전극(121); 상기 유전체층(111)을 사이에 두고 상기 제1 내부전극(121)과 교대로 적층되되 상기 제1 및 제2 측면(1, 2)에 노출되도록 형성되고, 상기 제1 내부전극(121)과 절연되며, 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가지는 제2 내부전극(122)을 포함할 수 있다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 외부전극과 연결되기 위하여 각각 제1 및 제2 리드부(121a, 122a)를 가지며, 상기 제1 리드부(121a)는 상기 세라믹 본체(110)의 제2 측면(2)으로 노출될 수 있으며, 상기 제2 리드부(122a)는 상기 세라믹 본체(110)의 제1 측면(1)으로 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 내부전극의 리드부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 본체의 일면으로 노출된 영역을 의미할 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 제1 및 제2 리드부(121a, 122a)는 중첩되는 영역을 갖지 않는다.
상기와 같이 제1 및 제2 리드부(121a, 122a)는 중첩되지 않고 절연되어 있으므로, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 리드부(121a)는 상기 세라믹 본체(110)의 제2 측면(2)으로 노출될 수 있으며, 상기 제2 리드부(122a)는 상기 세라믹 본체(110)의 제1 측면(1)으로 노출될 수 있다.
상기 제1 리드부(121a)와 제2 리드부(122a)는 서로 중첩되지 않으면서 상기 세라믹 본체의 제1 및 제2 측면으로 각각 노출되므로, 단차 형성 구간을 양방향에서 한 방향으로 줄여 내부전극 간 쇼트 불량을 개선할 수 있다.
즉, 세라믹 본체의 절단시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상을 줄임으로써, 이에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
또한, 상기 제1 리드부(121a)와 제2 리드부(122a)는 서로 중첩되지 않으면서 상기 세라믹 본체의 제1 및 제2 측면으로 각각 노출되도록 함으로써, 상기 제1 및 제2 내부전극(121, 122)의 용량 형성부(120)인 중첩되는 영역을 증가시킬 수 있어, 적층 세라믹 커패시터의 용량이 증가하는 효과를 얻을 수 있다.
도 5를 참조하면, 상기 세라믹 본체(110)의 길이 방향 길이를 L, 상기 세라믹 본체(110)의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족할 수 있다.
상기와 같이, 상기 세라믹 본체(110)의 길이 방향 길이(L) 및 상기 세라믹 본체(110)의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이(Lm)가 0.03≤Lm/L≤0.2를 만족하도록 조절함으로써, 용량 증가 및 신뢰성 향상 효과를 얻을 수 있다.
상기 Lm/L이 0.03 미만의 경우에는 단차 스트레스가 좁은 면적에 집중되어 층간 접합력 약화가 발생할 수 있고, 이로 인해 크랙 불량에 따른 신뢰성 저하의 문제가 생길 수 있다.
상기 Lm/L이 0.2를 초과하는 경우에는 목표로 하는 정전 용량 대비 95% 미만으로 감소할 수 있어 문제가 될 수 있다.
또한, 상기 세라믹 본체(110)의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족할 수 있다.
상기와 같이, 상기 세라믹 본체(110)의 길이 방향 길이(L) 및 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 길이 방향 길이(Lc)가 0.05≤Lc/L≤0.4를 만족하도록 조절함으로써, 외부전극과의 접촉 강도 향상 및 내습 불량에 따른 쇼트 발생을 막을 수 있다.
상기 Lc/L가 0.05 미만의 경우에는 외부전극과의 접촉 면적 감소로 인하여 외부전극의 접촉 강도 저하의 문제가 발생할 수 있다.
상기 Lc/L가 0.4를 초과하는 경우에는 내습 불량에 따른 쇼트 발생의 문제가 발생할 수 있다.
또한, 상기 세라믹 본체(110)의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족할 수 있다.
상기와 같이, 상기 세라믹 본체(110)의 폭 방향 길이(W) 및 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 폭 방향 길이(Wc)가 0.05≤Wc/W≤0.5를 만족하도록 조절함으로써, 용량 증가 및 신뢰성 향상 효과를 얻을 수 있다.
상기 Wc/W가 0.05 미만의 경우에는 단차에 의한 크랙 불량에 따른 신뢰성 저하의 문제가 생길 수 있다.
상기 Wc/W가 0.5를 초과하는 경우에는 목표로 하는 정전 용량 대비 95% 미만으로 감소할 수 있어 문제가 될 수 있다.
도 3 내지 도 5를 참조하면, 세라믹 본체(110)의 제2 측면(2)으로 인출된 제1 내부전극(121)의 제1 리드부(121a)와 연결되도록 제1 외부전극(131)이 형성되고, 세라믹 본체(110)의 제1 측면(1)으로 인출된 제2 내부전극(122)의 제2 리드부(122a)와 연결되도록 제2 외부전극(132)이 형성될 수 있다.
상기 제1 외부전극(131)은 제1 리드부(121a)와 연결되기 위하여 상기 세라믹 본체의 제2 측면(2)에 형성되며, 상기 세라믹 본체의 제1 주면(5)에 연장 형성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 제2 외부전극(132)은 제2 리드부(122a)와 연결되기 위하여 상기 세라믹 본체의 제1 측면(1)에 형성되며, 상기 세라믹 본체의 제1 주면(5)에 연장 형성될 수 있으나, 이에 제한되는 것은 아니다.
즉, 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제1 주면(5), 제2 주면(6) 및 제1 측면(1) 중 하나 이상으로 연장 형성될 수 있다.
또한, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제1 주면(5), 제2 주면(6) 및 제2 측면(2) 중 하나 이상으로 연장 형성될 수 있다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 제1 외부전극(131)은 상기 세라믹 본체(110)의 제2 측면(2)으로 인출된 제1 내부전극(121)의 제1 리드부(121a)와 연결되면서, 상기 세라믹 본체(110)의 길이 방향 일측 단부를 둘러싸면서 형성될 수 있다.
또한, 상기 제2 외부전극(132)은 상기 세라믹 본체(110)의 제1 측면(1)으로 인출된 제2 내부전극(122)의 제2 리드부(122a)와 연결되면서, 상기 세라믹 본체(110)의 길이 방향 타측 단부를 둘러싸면서 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 및 제2 외부전극(131, 132)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
한편, 본 발명의 일 실시형태에 따르면, 도 5에 도시된 바와 같이, 세라믹 본체(110)의 제1 및 제2 측면(1, 2)에는 절연층(140)이 형성될 수 있다.
상기 절연층(140)은 제1 및 제2 외부전극(131, 132) 사이에 형성될 수 있다.
상기 절연층(140)은 제1 및 제2 내부전극(121, 122)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 도 5에 도시된 바와 같이 상기 절연층(140)은 제1 및 제2 외부전극 사이의 세라믹 본체의 일면을 완전히 메우도록 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 절연층(140)의 높이는 제1 외부전극(131) 또는 제2 외부전극(132)의 높이보다 작게 형성될 수 있다. 상기 절연층 및 외부전극의 높이는 실장면, 즉 제1 주면을 기준으로 측정될 수 있다.
본 실시형태에 따르면, 상기 절연층의 높이가 제1 및 제2 외부전극의 높이보다 낮아 적층 세라믹 커패시터(10)가 회로 기판 상에 보다 안정적으로 실장될 수 있다.
또한, 제1 및 제2 외부전극(131, 132)은 세라믹 본체의 제1 및 제2 측면의 일부에 형성될 수 있다.
상기 절연층(140)은 특별히 제한되는 것은 아니나, 예를 들어 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 절연층(140)은 세라믹 슬러리로 형성될 수 있다.
상기 세라믹 슬러리의 양 및 형상을 조절하여 절연층(140)의 형성 위치 및 높이를 조절할 수 있다.
상기 절연층(140)은 소성 공정에 의하여 세라믹 본체가 형성된 후, 상기 세라믹 본체에 세라믹 슬러리를 도포하고, 소성하여 형성될 수 있다.
다른 방법으로는 세라믹 본체를 형성하는 세라믹 그린시트 상에 절연층을 형성하는 세라믹 슬러리를 형성하고, 세라믹 그린시트와 함께 소성하여 형성될 수 있다.
상기 세라믹 슬러리의 형성 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포할 수 있다.
상기 절연층(140)은 세라믹 본체의 일면으로 노출된 제1 및 제2 리드부(121a, 122a)를 덮어 내부전극 간의 단락을 방지하고, 내습 특성 저하 등의 내부결함을 방지할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하며, 서로 마주보는 제1, 제2 주면(5, 6), 서로 마주보는 제1 측면, 제2 측면(1, 2) 및 서로 마주보는 제1, 제2 단면(3, 4)을 갖는 세라믹 본체(110); 상기 세라믹 본체(110)의 내부에 용량을 형성하기 위한 용량부(120)를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면(1, 2)에 노출되되 상기 제1 및 제2 단면(3, 4)과는 일정 간격 이격되도록 형성되고, 상기 용량부(120)로부터 제2 측면(2)에 노출되도록 연장 형성된 제1 리드부(121a)를 갖는 제1 내부전극(121); 상기 유전체층(111)을 사이에 두고 상기 제1 내부전극(121)과 교대로 적층되며, 상기 제1 및 제2 측면(1, 2)에 노출되되 상기 제1 및 제2 단면(3, 4)과는 일정 간격 이격되도록 형성되고, 상기 제1 내부전극(121)과 절연되며, 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가지는 제2 내부전극(122); 상기 제1 리드부(121a)와 연결되어 형성되며, 상기 제1 주면(5) 및 제2 측면(2)에 형성되는 제1 외부전극(131)과 상기 제2 리드부(122a)와 연결되어 형성되며, 상기 제1 주면(5) 및 제1 측면(1)에 형성되는 제2 외부전극(132); 및 상기 세라믹 본체(110)의 제1 및 제2 측면(1, 2)에 형성되는 절연층(140);을 포함하며, 상기 제1 및 제2 리드부(121a, 122a)는 상기 제1 및 제2 내부전극(121, 122)이 서로 중첩되지 않는 영역일 수 있다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 세라믹 본체의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족할 수 있다.
상기 세라믹 본체의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족할 수 있다.
상기 세라믹 본체의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족할 수 있다.
상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 절연층은 서로 중첩된 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성될 수 있다.
상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제1 및 제2 외부전극의 높이보다 작게 형성될 수 있다.
상술한 본 발명의 일 실시형태와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 내부에 용량을 형성하기 위한 용량부(120)를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면(1, 2)에 노출되되 상기 제1 및 제2 단면(3, 4)과는 일정 간격 이격되도록 형성되고, 상기 용량부(120)로부터 제2 측면(2)에 노출되도록 연장 형성된 제1 리드부(121a)를 갖는 제1 내부전극(121) 및 상기 유전체층(111)을 사이에 두고 상기 제1 내부전극(121)과 교대로 적층되며, 상기 제1 및 제2 측면(1, 2)에 노출되되 상기 제1 및 제2 단면(3, 4)과는 일정 간격 이격되도록 형성되고, 상기 제1 내부전극(121)과 절연되며, 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가지는 제2 내부전극(122)을 포함할 수 있다.
또한, 상기 적층 세라믹 커패시터(100)는 상기 제1 리드부(121a)와 연결되어 형성되며, 상기 제1 주면(5) 및 제2 측면(2)에 형성되는 제1 외부전극(131)과 상기 제2 리드부(122a)와 연결되어 형성되며, 상기 제1 주면(5) 및 제1 측면(1)에 형성되는 제2 외부전극(132)을 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 내부전극의 리드부는 내부전극을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 본체의 일면으로 노출된 영역을 의미할 수 있다.
일반적으로, 제1 및 제2 내부전극은 중첩되는 영역에 의하여 정전용량을 형성하며, 서로 다른 극성의 외부전극과 연결되는 리드부는 중첩되는 영역을 갖지 않는다.
본 발명의 일 실시형태에 따르면, 용량부(120)를 형성하는 중첩된 영역이 제1 및 제2 측면(1, 2)에 노출되도록 형성될 수 있고, 상기 제1 내부전극(121)이 상기 용량부(120)로부터 제2 측면(2)에 노출되도록 연장 형성된 제1 리드부(123a)를 가지며, 상기 제2 내부전극(122)이 상기 용량부(120)로부터 제1 측면(1)에 노출되도록 연장 형성된 제2 리드부(122a)를 가질 수 있다.
상기 제1 리드부(121a)와 제2 리드부(122a)는 서로 중첩되지 않아 상기 제1 내부전극(121)과 상기 제2 내부전극(122)은 절연될 수 있다.
상기와 같이 본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)의 내부에 용량부(120)를 형성하는 중첩된 영역이 제1 및 제2 측면(1, 2)에 노출되도록 형성됨으로써, 적층 세라믹 커패시터(100)의 용량이 증가될 수 있다.
또한, 외부에서 다른 극성의 전압이 인가되는 제1 및 제2 내부전극 간의 거리가 가까워져 커런트 루프(current loop)가 짧아질 수 있고, 이에 따라 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 낮아질 수 있다.
아래의 표 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 세라믹 본체(110)의 길이 방향 길이(L), 상기 세라믹 본체(110)의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이(Lm), 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 길이 방향 길이(Lc), 상기 세라믹 본체(110)의 폭 방향 길이(W) 및 상기 중첩되지 않는 영역의 상기 세라믹 본체(110)의 폭 방향 길이(Wc)에 따른 크랙 발생, 쇼트 발생 여부 및 목표 대비 정전 용량 확보 여부를 비교한 표이다.
여기서, 크랙 발생 여부는 샘플 200개에 대하여 크랙 발생한 개수가 6개 미만인 경우를 ○, 6개 이상 발생의 경우를 ×로 표시하였다.
또한, 쇼트 발생 여부는 샘플 200개에 대하여 쇼트가 발생한 비율이 20% 이하인 경우를 ○, 20% 초과 발생의 경우를 ×로 표시하였다.
또한, 목표 대비 정전 용량 확보 여부는 목표 정전 용량 대비 95% 이상의 경우를 ○로 표시하였다.
Lm/L Lc/L Wc/W 크랙 발생 여부 쇼트 발생 여부 정전 용량
*1 0.01 0.05 0.05 × × ○
2 0.03 0.05 0.05 ○ ○ ○
*3 0.03 0.01 0.05 ○ ○ ×
4 0.03 0.03 0.05 ○ ○ ×
5 0.03 0.1 0.05 ○ ○ ○
6 0.03 0.2 0.05 ○ ○ ○
7 0.03 0.3 0.05 ○ ○ ○
*8 0.03 0.5 0.05 ○ × ○
*9 0.03 0.05 0.01 × × ○
*10 0.03 0.05 0.03 × × ○
11 0.03 0.05 0.1 ○ ○ ○
12 0.03 0.05 0.2 ○ ○ ○
13 0.03 0.05 0.3 ○ ○ ○
*14 0.03 0.05 0.6 ○ ○ ×
15 0.1 0.05 0.05 ○ ○ ○
*16 0.3 0.5 0.6 ○ ○ ×
*: 비교예
상기 표 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 본 발명의 수치범위를 벗어나는 샘플 1, 3, 8 내지 10, 14 및 16의 경우, 크랙 및 쇼트에 따른 불량이 발생하거나 정전 용량이 목표보다 감소하는 문제가 생김을 알 수 있다.
반면, 본 발명의 수치범위를 만족하는 샘플 2, 4 내지 7, 11 내지 13 및 15의 경우, 크랙 및 쇼트 발생이 감소하여 신뢰성이 우수하며 동시에 정전 용량도 증가함을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 본체 111: 유전체층
120: 용량부
121, 122: 제1 및 제2 내부전극
121a, 122a: 제1 및 제2 리드부
131, 132: 제1 및 제2 외부전극
140: 절연층

Claims (16)

  1. 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 내부에 용량을 형성하기 위한 용량부를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 용량부로부터 제2 측면에 노출되도록 연장 형성된 제1 리드부를 갖는 제1 내부전극;
    상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되되 상기 제1 및 제2 측면에 노출되도록 형성되고, 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지는 제2 내부전극;
    상기 제1 리드부, 제2 리드부와 각각 연결되어 형성되는 제1, 제2 외부전극; 및
    상기 세라믹 본체의 제1 및 제2 측면에 형성되는 절연층;
    을 포함하며, 상기 제1 및 제2 리드부는 상기 제1 및 제2 내부전극이 서로 중첩되지 않는 영역인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 세라믹 본체의 길이 방향 길이를 L, 상기 세라믹 본체의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 세라믹 본체의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 본체의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제1 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제2 외부전극은 상기 세라믹 본체의 제1 주면, 제2 주면 및 제2 측면 중 하나 이상으로 연장 형성된 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 절연층은 상기 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성되는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제2 외부전극 및 제2 측면으로부터 측정되는 제1 외부전극의 높이보다 작게 형성되는 적층 세라믹 전자부품.
  10. 유전체층을 포함하며, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1 측면, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체;
    상기 세라믹 본체의 내부에 용량을 형성하기 위한 용량부를 형성하는 중첩된 영역을 가지며 상기 중첩된 영역이 상기 제1 및 제2 측면에 노출되되 상기 제1 및 제2 단면과는 일정 간격 이격되도록 형성되고, 상기 용량부로부터 제2 측면에 노출되도록 연장 형성된 제1 리드부를 갖는 제1 내부전극;
    상기 유전체층을 사이에 두고 상기 제1 내부전극과 교대로 적층되며, 상기 제1 및 제2 측면에 노출되되 상기 제1 및 제2 단면과는 일정 간격 이격되도록 형성되고, 상기 제1 내부전극과 절연되며, 상기 용량부로부터 제1 측면에 노출되도록 연장 형성된 제2 리드부를 가지는 제2 내부전극;
    상기 제1 리드부와 연결되어 형성되며, 상기 제1 주면 및 제2 측면에 형성되는 제1 외부전극과 상기 제2 리드부와 연결되어 형성되며, 상기 제1 주면 및 제1 측면에 형성되는 제2 외부전극; 및
    상기 세라믹 본체의 제1 및 제2 측면에 형성되는 절연층;
    을 포함하며, 상기 제1 및 제2 리드부는 상기 제1 및 제2 내부전극이 서로 중첩되지 않는 영역인 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 세라믹 본체의 길이 방향 길이를 L, 상기 세라믹 본체의 길이 방향에서 내부전극이 도포되지 않은 영역인 마진부의 길이를 Lm이라 정의하면, 0.03≤Lm/L≤0.2를 만족하는 적층 세라믹 전자부품.
  12. 제10항에 있어서,
    상기 세라믹 본체의 길이 방향 길이를 L, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 길이 방향 길이를 Lc라 정의하면, 0.05≤Lc/L≤0.4를 만족하는 적층 세라믹 전자부품.
  13. 제10항에 있어서,
    상기 세라믹 본체의 폭 방향 길이를 W, 상기 중첩되지 않는 영역의 상기 세라믹 본체의 폭 방향 길이를 Wc라 정의하면, 0.05≤Wc/W≤0.5를 만족하는 적층 세라믹 전자부품.
  14. 제10항에 있어서,
    상기 절연층은 에폭시, 내열성 고분자, 글라스 및 세라믹으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
  15. 제10항에 있어서,
    상기 절연층은 상기 제1 및 제2 내부전극의 노출부를 모두 덮도록 형성되는 적층 세라믹 전자부품.
  16. 제10항에 있어서,
    상기 절연층은 상기 세라믹 본체의 제1 측면으로부터 측정되는 제2 외부전극 및 제2 측면으로부터 측정되는 제1 외부전극의 높이보다 작게 형성되는 적층 세라믹 전자부품.
KR1020120139625A 2012-12-04 2012-12-04 적층 세라믹 전자부품 KR20140071724A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120139625A KR20140071724A (ko) 2012-12-04 2012-12-04 적층 세라믹 전자부품
JP2012279672A JP2015038914A (ja) 2012-12-04 2012-12-21 積層セラミック電子部品
US13/724,253 US20140153154A1 (en) 2012-12-04 2012-12-21 Multi-layered ceramic electronic component
CN201310020376.4A CN103854857A (zh) 2012-12-04 2013-01-18 多层陶瓷电子部件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120139625A KR20140071724A (ko) 2012-12-04 2012-12-04 적층 세라믹 전자부품

Publications (1)

Publication Number Publication Date
KR20140071724A true KR20140071724A (ko) 2014-06-12

Family

ID=50825237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120139625A KR20140071724A (ko) 2012-12-04 2012-12-04 적층 세라믹 전자부품

Country Status (4)

Country Link
US (1) US20140153154A1 (ko)
JP (1) JP2015038914A (ko)
KR (1) KR20140071724A (ko)
CN (1) CN103854857A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180115595A (ko) * 2017-04-13 2018-10-23 삼성전기주식회사 적층 세라믹 커패시터 및 그의 실장 기판

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6672786B2 (ja) * 2015-12-25 2020-03-25 株式会社村田製作所 積層セラミック電子部品
WO2018159838A1 (ja) * 2017-03-03 2018-09-07 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法
WO2020132011A1 (en) 2018-12-20 2020-06-25 Avx Corporation High frequency multilayer filter
US11336249B2 (en) 2018-12-20 2022-05-17 KYOCERA AVX Components Corporation Multilayer filter including a capacitor connected with at least two vias
DE112019006334T5 (de) 2018-12-20 2021-09-02 Avx Corporation Mehrschicht-elektronikvorrichtung mit einem kondensator mit einer präzise geregelten kapazitiven fläche
US11595013B2 (en) 2018-12-20 2023-02-28 KYOCERA AVX Components Corporation Multilayer electronic device including a high precision inductor
JP2022513526A (ja) 2018-12-20 2022-02-08 エイブイエックス コーポレイション リターン信号を低減する突起部を備える多層フィルタ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587006B1 (ko) * 2004-12-23 2006-06-08 삼성전기주식회사 적층형 칩 커패시터 및 그 제조 방법
TW200721210A (en) * 2005-11-28 2007-06-01 Murata Manufacturing Co Ceramic electronic part
JP4992523B2 (ja) * 2007-04-06 2012-08-08 株式会社村田製作所 積層セラミック電子部品およびその製造方法
JP5315796B2 (ja) * 2007-06-18 2013-10-16 株式会社村田製作所 積層セラミックコンデンサ
JP2009026872A (ja) * 2007-07-18 2009-02-05 Taiyo Yuden Co Ltd 積層コンデンサ
JP4953988B2 (ja) * 2007-08-29 2012-06-13 京セラ株式会社 積層コンデンサおよびコンデンサ実装基板
CN102790599B (zh) * 2012-07-30 2015-09-09 华为技术有限公司 滤波器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180115595A (ko) * 2017-04-13 2018-10-23 삼성전기주식회사 적층 세라믹 커패시터 및 그의 실장 기판
KR20190015453A (ko) * 2017-04-13 2019-02-13 삼성전기주식회사 적층 세라믹 커패시터 및 그의 실장 기판
US10475574B2 (en) 2017-04-13 2019-11-12 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board having the same
US10522285B2 (en) 2017-04-13 2019-12-31 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board having the same
CN110729127A (zh) * 2017-04-13 2020-01-24 三星电机株式会社 多层陶瓷电容器和具有多层陶瓷电容器的板
US11062845B2 (en) 2017-04-13 2021-07-13 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board having the same
US11569033B2 (en) 2017-04-13 2023-01-31 Samsung Electro-Mechanics Co., Ltd Multilayer ceramic capacitor and board having the same

Also Published As

Publication number Publication date
JP2015038914A (ja) 2015-02-26
US20140153154A1 (en) 2014-06-05
CN103854857A (zh) 2014-06-11

Similar Documents

Publication Publication Date Title
KR101912279B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101452058B1 (ko) 적층 세라믹 전자부품
US8891226B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
US8879238B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101422934B1 (ko) 적층 세라믹 전자부품
TWI512771B (zh) 多層陶瓷電子組件及用來安裝該組件的板件
KR20140071724A (ko) 적층 세라믹 전자부품
US10593473B2 (en) Multilayer ceramic capacitor and board having the same
KR101422949B1 (ko) 적층 세라믹 전자부품
US9230738B2 (en) Multilayer ceramic electronic component including a lateral surface and internal electrodes having different distances from the lateral surface
US20140177129A1 (en) Multilayer ceramic capacitor, manufacturing method of the same, and circuit board with multilayer ceramic capacitor mounted thereon
US9472343B2 (en) Multilayer ceramic capacitor and board having the same
KR20150019732A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR101412842B1 (ko) 적층 세라믹 전자부품
KR101630034B1 (ko) 내장형 적층 세라믹 커패시터 및 내장형 적층 세라믹 커패시터가 실장된 회로 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application