JP2015038914A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】本発明は、積層セラミック電子部品に関する。【解決手段】誘電体層を含むセラミック本体と、セラミック本体の内部に容量形成のための容量部を形成する重なり領域を有し、重なり領域が第１及び第２側面に露出されるように形成され、容量部から第２側面に露出されるように延長形成された第１リード部を有する第１内部電極と、誘電体層を挟んで第１内部電極と交互に積層され且つ第１及び第２側面に露出されるように形成されており、第１内部電極と絶縁され容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、第１リード部、第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、第１及び第２リード部は、第１及び第２内部電極が互いに重ならない領域である。【選択図】図５

Description

本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減することができる積層セラミック電子部品に関する。

セラミック材料を用いる電子部品には、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。

このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所を有する。

このような積層セラミックキャパシタは、コンピュータ、個人携帯用端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）または携帯電話などの様々な電子製品の回路基板に取り付けられ、電気を充電または放電させる重要な役割をするチップ形態のコンデンサであり、用いられる用途及び容量によって、様々なサイズ及び積層形態を有する。

特に、近年、電子製品の小型化により、このような電子製品に用いられる積層セラミックキャパシタにおいても超小型化及び超高容量化が求められている。

これにより、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

一方、全ての外部電極が下面に位置する積層セラミックキャパシタがあるが、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬが低いという長所を有するが、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生しやすいという欠点がある。

日本特許公開公報第２００６‐０８６３５９号

本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品により発生するアコースティックノイズを低減することができる積層セラミック電子部品に関する。

本発明の一実施形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量形成のための容量部を形成する重なり領域を有し、上記重なり領域が上記第１及び第２側面に露出されるように形成され、上記容量部から第２側面に露出されるように延長形成された第１リード部を有する第１内部電極と、上記誘電体層を挟んで上記第１内部電極と交互に積層され且つ上記第１及び第２側面に露出されるように形成されており、上記第１内部電極と絶縁され上記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、上記第１リード部、第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、上記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、上記第１及び第２リード部は、上記第１及び第２内部電極が互いに重ならない領域である、積層セラミック電子部品が提供される。

上記セラミック本体の長さ方向の長さをＬ、上記セラミック本体の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たすことができる。

上記セラミック本体の長さ方向の長さをＬ、上記重ならない領域の上記セラミック本体の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たすことができる。

上記セラミック本体の幅方向の長さをＷ、上記重ならない領域の上記セラミック本体の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たすことができる。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第１側面のうち一つ以上に延長形成されることができる。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。

上記絶縁層は、互いに重なる第１及び第２内部電極の露出部を全て覆うように形成されることができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。

本発明の他の実施形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に容量形成のための容量部を形成する重なり領域を有し、上記重なり領域が上記第１及び第２側面に露出され且つ上記第１及び第２端面とは一定間隔離隔されるように形成され、上記容量部から第２側面に露出されるように延長形成された第１リード部を有する第１内部電極と、上記誘電体層を挟んで上記第１内部電極と交互に積層され、上記第１及び第２側面に露出され且つ上記第１及び第２端面とは一定間隔離隔されるように形成されており、上記第１内部電極と絶縁され上記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、上記第１リード部と連結されて形成され、上記第１主面及び第２側面に形成される第１外部電極と、上記第２リード部と連結されて形成され、上記第１主面及び第１側面に形成される第２外部電極と、上記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、上記第１及び第２リード部は、上記第１及び第２内部電極が互いに重ならない領域である、積層セラミック電子部品が提供される。

上記セラミック本体の長さ方向の長さをＬ、上記セラミック本体の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たすことができる。

上記セラミック本体の長さ方向の長さをＬ、上記重ならない領域の上記セラミック本体の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たすことができる。

上記セラミック本体の幅方向の長さをＷ、上記重ならない領域の上記セラミック本体の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たすことができる。

上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。

上記絶縁層は、互いに重なる第１及び第２内部電極の露出部を全て覆うように形成されることができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。

本発明の一実施形態によると、第１及び第２内部電極がセラミック本体の第１及び第２側面にそれぞれ露出されるようにすることで、段差が形成される区間を両方向から一方向に減少させて、内部電極間のショート不良を改善することができる。

本発明の一実施形態によると、容量部を形成する第１及び第２内部電極の重なり領域が増大して、積層セラミックキャパシタの容量が増加されることができる。

また、外部から異なる極性の電圧が印加される第１及び第２内部電極の間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ；Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

また、本発明の一実施形態による積層セラミックキャパシタによると、プリント回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく低減させることができる。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。 図１の分解斜視図である。 図１の第１内部電極と第１外部電極の結合構造を示した断面図である。 図１の第２内部電極と第２外部電極の結合構造を示した断面図である。 図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。 図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。

以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上において同一の符号で表される要素は同一の要素である。

図１は本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。

図２は図１の分解斜視図である。

図３は図１の第１内部電極と第１外部電極の結合構造を示した断面図である。

図４は図１の第２内部電極と第２外部電極の結合構造を示した断面図である。

図５は図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

図６は図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。

図１から図６を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４０と、外部電極１３１、１３２と、を含むことができる。

本実施形態において、セラミック本体１１０は、互いに対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１、第２側面２、第１端面３及び第２端面４と、を有することができる。上記セラミック本体１１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。本発明の一実施形態によると、セラミック本体の第１主面５は、回路基板の実装領域に配置される実装面になることができる。

本発明の一実施形態によると、ｘ‐方向はセラミック本体の長さ方向であって、第１及び第２外部電極が所定の間隔を置いて形成される方向であり、ｙ‐方向はセラミック本体の厚さ方向であって、内部電極が誘電体層を挟んで積層される方向であり、ｚ‐方向はセラミック本体の幅方向である。

本発明の一実施形態によると、上記ｙ‐方向が、内部電極が回路基板に実装される方向である。

本発明の一実施形態によると、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。

上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができる。

本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。

図３から図５を参照すると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２が一対を成し、一つの誘電体層１１１を挟んで互いに対向するようにｙ‐方向に配置されることができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１主面５に水平に配置されることができる。

本発明において、「第１及び第２」は、互いに異なる極性を意味することができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。

誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで内部電極層を印刷することができる。

内部電極層が印刷されたセラミックグリーンシートを交互に積層して焼成することにより、セラミック本体を形成することができる。

本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する重なり領域を有し、上記重なり領域が上記第１及び第２側面１、２に露出されるように形成され、上記容量部１２０から第２側面２に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され且つ上記第１及び第２側面１、２に露出されるように形成されており、上記第１内部電極１２１と絶縁され上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、を含むことができる。

第１及び第２内部電極１２１、１２２は、互いに異なる極性の外部電極に連結されるためにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有しており、上記第１リード部１２１ａは上記セラミック本体１１０の第２側面２に露出され、上記第２リード部１２２ａは上記セラミック本体１１０の第１側面１に露出されることができる。

本発明の一実施形態によると、上記内部電極のリード部は、内部電極を形成する導体パターンにおいて、幅Ｗが増加してセラミック本体の一面に露出された領域を意味することができる。

上記第１及び第２内部電極１２１、１２２は、重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第１及び第２リード部１２１ａ、１２２ａは重なり領域を有しない。

上記のように第１及び第２リード部１２１ａ、１２２ａは重ならず絶縁されているため、セラミック本体の切断時における切断ストレスによって発生する、互いに対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

本発明の一実施形態によると、上記第１リード部１２１ａは上記セラミック本体１１０の第２側面２に露出され、上記第２リード部１２２ａは上記セラミック本体１１０の第１側面１に露出されることができる。

上記第１リード部１２１ａと第２リード部１２２ａは、互いに重ならず、上記セラミック本体の第１及び第２側面にそれぞれ露出されるため、段差形成区間が両方向から一方向に減少され、内部電極間のショート不良を改善することができる。

即ち、セラミック本体の切断時における切断ストレスによって発生する、互いに対向する内部電極の位置ずれ現象を減少させることにより、内部電極間のショート不良を改善することができる。

また、上記第１リード部１２１ａと第２リード部１２２ａを、互いに重ならず、上記セラミック本体の第１及び第２側面にそれぞれ露出させるため、上記第１及び第２内部電極１２１、１２２の容量部１２０である重なり領域を増大させることができる。これによって積層セラミックキャパシタの容量が増加する効果が得られる。

図５を参照すると、上記セラミック本体１１０の長さ方向の長さをＬ、上記セラミック本体１１０の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たすことができる。

上記のように、上記セラミック本体１１０の長さ方向の長さＬ及び上記セラミック本体１１０の長さ方向において内部電極が塗布されていない領域であるマージン部の長さＬｍが０．０３≦Ｌｍ／Ｌ≦０．２を満たすように調節することで、容量増加及び信頼性向上の効果が得られる。

上記Ｌｍ／Ｌが０．０３未満である場合には、段差ストレスが狭い面積に集中して層間接合力が弱くなり、これによるクラック不良によって、信頼性が低下するという問題が発生する恐れがある。

上記Ｌｍ／Ｌが０．２を超過する場合には、目標とする静電容量の９５％未満に減少して問題が生じる恐れがある。

また、上記セラミック本体１１０の長さ方向の長さをＬ、上記重ならない領域の上記セラミック本体１１０の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たすことができる。

上記のように、上記セラミック本体１１０の長さ方向の長さＬ及び上記重ならない領域の上記セラミック本体１１０の長さ方向の長さＬｃが０．０５≦Ｌｃ／Ｌ≦０．４を満たすように調節することで、外部電極との接触強度の向上及び耐湿不良によって発生するショートを防止することができる。

上記Ｌｃ／Ｌが０．０５未満である場合には、外部電極との接触面積が減少して外部電極の接触強度が低下するという問題が発生する恐れがある。

上記Ｌｃ／Ｌが０．４を超過する場合には、耐湿不良によってショートが発生するという問題が生じる恐れがある。

また、上記セラミック本体１１０の幅方向の長さをＷ、上記重ならない領域の上記セラミック本体１１０の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たすことができる。

上記のように、上記セラミック本体１１０の幅方向の長さＷ及び上記重ならない領域の上記セラミック本体１１０の幅方向の長さＷｃが０．０５≦Ｗｃ／Ｗ≦０．５を満たすように調節することで、容量増加及び信頼性向上の効果が得られる。

上記Ｗｃ／Ｗが０．０５未満である場合には、段差によるクラック不良によって信頼性が低下するという問題が発生する恐れがある。

上記Ｗｃ／Ｗが０．５を超過する場合には、目標とする静電容量の９５％未満に減少するという問題が発生する恐れがある。

図３から図５を参照すると、セラミック本体１１０の第２側面２に引き出された第１内部電極１２１の第１リード部１２１ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａと連結されるように第２外部電極１３２が形成されることができる。

上記第１外部電極１３１は、第１リード部１２１ａと連結されるように上記セラミック本体の第２側面２に形成され、上記セラミック本体の第１主面５に延長形成されることができるが、これに制限されるものではない。

また、上記第２外部電極１３２は、第２リード部１２２ａと連結されるように上記セラミック本体の第１側面１に形成され、上記セラミック本体の第１主面５に延長形成されることができるが、これに制限されるものではない。

即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第１側面１のうち一つ以上に延長形成されることができる。

また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。

従って、本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第２側面２に引き出された第１内部電極１２１の第１リード部１２１ａと連結されるとともに、上記セラミック本体１１０の長さ方向の一側端部を囲んで形成されることができる。

また、上記第２外部電極１３２は、上記セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａと連結されるとともに、上記セラミック本体１１０の長さ方向の他側端部を囲んで形成されることができる。

上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。

上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであることができる。

上記第１及び第２外部電極１３１、１３２の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いて形成してもよい。

一方、本発明の一実施形態によると、図５に図示されたように、セラミック本体１１０の第１及び第２側面１、２には絶縁層１４０が形成されることができる。

上記絶縁層１４０は、第１及び第２内部電極１２１、１２２の重なり領域を全て覆うように形成されることができる。

本発明の一実施形態によると、絶縁層１４０の高さは、第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１主面を基準として測定されることができる。

本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定して実装されることができる。

また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１及び第２側面の一部に形成されることができる。

上記絶縁層１４０は、特に制限されるものではないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。

本発明の一実施形態によると、上記絶縁層１４０はセラミックスラリーで形成されることができる。

上記セラミックスラリーの量及び形状を調節することにより、絶縁層１４０の形成位置及び高さを調節することができる。

上記絶縁層１４０は、焼成工程によってセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布し、焼成することにより形成することができる。

他の方法としては、セラミック本体を形成するセラミックグリーンシート上に絶縁層を構成するセラミックスラリーを塗布した後、セラミックグリーンシートとともに焼成することにより形成することができる。

上記セラミックスラリーの形成方法は、特に制限されず、例えば、スプレー方式で噴射したり、ローラーを用いて塗布することができる。

上記絶縁層１４０は、セラミック本体の一面に露出された第１及び第２リード部１２１ａ、１２２ａを覆って内部電極間のショートを防止するとともに、耐湿特性の低下などの内部欠陥を防止することができる。

本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、互いに対向する第１及び第２主面５、６、互いに対向する第１及び第２側面１、２、及び互いに対向する第１及び第２端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する重なり領域を有し、上記重なり領域が上記第１及び第２側面１、２に露出され且つ上記第１及び第２端面３、４とは一定間隔離隔されるように形成され、上記容量部１２０から第２側面２に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１及び第２側面１、２に露出され且つ上記第１及び第２端面３、４とは一定間隔離隔されるように形成されており、上記第１内部電極１２１と絶縁され上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、上記第１リード部１２１ａと連結されて形成され、上記第１主面５及び第２側面２に形成される第１外部電極１３１と、上記第２リード部１２２ａと連結されて形成され、上記第１主面５及び第１側面１に形成される第２外部電極１３２と、上記セラミック本体１１０の第１及び第２側面１、２に形成される絶縁層１４０と、を含み、上記第１及び第２リード部１２１ａ、１２２ａは、上記第１及び第２内部電極１２１、１２２が互いに重ならない領域であることができる。

上記セラミック本体の長さ方向の長さをＬ、上記セラミック本体の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たすことができる。

上記セラミック本体の長さ方向の長さをＬ、上記重ならない領域の上記セラミック本体の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たすことができる。

上記セラミック本体の幅方向の長さをＷ、上記重ならない領域の上記セラミック本体の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たすことができる。

上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。

上記絶縁層は、互いに重なる第１及び第２内部電極の露出部を全て覆うように形成されることができる。

上記絶縁層は、上記セラミック本体の第１及び第２側面から測定される第１及び第２外部電極の高さより低く形成されることができる。

以下では、上述の本発明の一実施形態と異なる構成要素を中心に説明し、同一の構成要素についての詳細な説明は省略する。

本発明の他の実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に容量形成のための容量部１２０を形成する重なり領域を有し、上記重なり領域が上記第１及び第２側面１、２に露出され且つ上記第１及び第２端面３、４とは一定間隔離隔されるように形成され、上記容量部１２０から第２側面２に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１及び第２側面１、２に露出され且つ上記第１及び第２端面３、４とは一定間隔離隔されるように形成されており、上記第１内部電極１２１と絶縁され上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、を含むことができる。

また、上記積層セラミックキャパシタ１００は、上記第１リード部１２１ａと連結されて形成され、上記第１主面５及び第２側面２に形成される第１外部電極１３１と、上記第２リード部１２２ａと連結されて形成され、上記第１主面５及び第１側面１に形成される第２外部電極１３２と、を含むことができる。

本発明の他の実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンにおいて、幅Ｗが増加してセラミック本体の一面に露出された領域を意味することができる。

通常、第１及び第２内部電極は重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結されるリード部は重なり領域を有しない。

本発明の一実施形態によると、容量部１２０を形成する重なり領域が第１及び第２側面１、２に露出されるように形成されることができ、上記第１内部電極１２１が上記容量部１２０から第２側面２に露出されるように延長形成された第１リード部１２１ａを有し、上記第２内部電極１２２が上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有することができる。

上記第１リード部１２１ａと第２リード部１２２ａが互いに重ならないため、上記第１内部電極１２１と上記第２内部電極１２２は絶縁されることができる。

上記のように本発明の一実施形態によると、上記セラミック本体１１０の内部に容量部１２０を形成する重なり領域が第１及び第２側面１、２に露出されるように形成されることにより、積層セラミックキャパシタ１００の容量が増加することができる。

また、外部から他の極性の電圧が印加される第１及び第２内部電極の間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

下記表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、上記セラミック本体１１０の長さ方向の長さＬ、上記セラミック本体１１０の長さ方向において内部電極が塗布されていない領域であるマージン部の長さＬｍ、上記重ならない領域の上記セラミック本体１１０の長さ方向の長さＬｃ、上記セラミック本体１１０の幅方向の長さＷ、及び上記重ならない領域の上記セラミック本体１１０の幅方向の長さＷｃによるクラック発生、ショート発生の有無及び目標に対する静電容量の確保有無を比較した表である。

ここで、クラック発生の有無は、サンプル２００個に対してクラックが発生した個数が６個未満である場合を○、６個以上である場合を×で表示した。

また、ショート発生の有無は、サンプル２００個に対してショートが発生した比率が２０％以下である場合を○、２０％を超過する場合を×で表示した。

また、目標に対する静電容量の確保有無は、目標静電容量の９５％以上である場合を○で表示した。

*:比較例

上記表１を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、本発明の数値範囲から外れているサンプル１、３、８〜１０、１４及び１６の場合、クラック及びショートによる不良が発生したり、静電容量が目標より減少するという問題が生じることが分かる。

一方、本発明の数値範囲を満たすサンプル２、４〜７、１１〜１３及び１５の場合、クラック及びショートの発生が減少して、優れた信頼性を示すとともに静電容量も増加することが分かる。

本発明は、上述の実施形態及び添付の図面により限定されず、添付の特許請求の範囲により限定される。従って、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野の通常の知識を有する者には明白であり、これも本発明の範囲に属する。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２０ 容量部
１２１、１２２ 第１及び第２内部電極
１２１ａ、１２２ａ 第１及び第２リード部
１３１、１３２ 第１及び第２外部電極
１４０ 絶縁層

Claims (16)

1. 誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
   前記セラミック本体の内部に容量形成のための容量部を形成する重なり領域を有し、前記重なり領域が前記第１及び第２側面に露出されるように形成され、前記容量部から第２側面に露出されるように延長形成された第１リード部を有する第１内部電極と、
   前記誘電体層を挟んで前記第１内部電極と交互に積層され且つ前記第１及び第２側面に露出されるように形成されており、前記第１内部電極と絶縁され前記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、
   前記第１リード部、第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、
   前記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、
   前記第１及び第２リード部は、前記第１及び第２内部電極が互いに重ならない領域である、積層セラミック電子部品。
2. 前記セラミック本体の長さ方向の長さをＬ、前記セラミック本体の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記セラミック本体の長さ方向の長さをＬ、前記重ならない領域の前記セラミック本体の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たす、請求項１に記載の積層セラミック電子部品。
4. 前記セラミック本体の幅方向の長さをＷ、前記重ならない領域の前記セラミック本体の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たす、請求項１に記載の積層セラミック電子部品。
5. 前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第１側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
6. 前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
7. 前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１に記載の積層セラミック電子部品。
8. 前記絶縁層は、第１及び第２内部電極の露出部を全て覆うように形成される、請求項１に記載の積層セラミック電子部品。
9. 前記絶縁層は、前記セラミック本体の第１側面から測定される第２外部電極及び第２側面から測定される第１外部電極の高さより低く形成される、請求項１に記載の積層セラミック電子部品。
10. 誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
    前記セラミック本体の内部に容量形成のための容量部を形成する重なり領域を有し、前記重なり領域が第１及び第２側面に露出され且つ前記第１及び第２端面とは一定間隔離隔されるように形成され、前記容量部から第２側面に露出されるように延長形成された第１リード部を有する第１内部電極と、
    前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１及び第２側面に露出され且つ前記第１及び第２端面とは一定間隔離隔されるように形成されており、前記第１内部電極と絶縁され前記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、
    前記第１リード部と連結されて形成され、前記第１主面及び第２側面に形成される第１外部電極と、前記第２リード部と連結されて形成され、前記第１主面及び第１側面に形成される第２外部電極と、
    前記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、
    前記第１及び第２リード部は、前記第１及び第２内部電極が互いに重ならない領域である、積層セラミック電子部品。
11. 前記セラミック本体の長さ方向の長さをＬ、前記セラミック本体の長さ方向において内部電極が塗布されていない領域であるマージン部の長さをＬｍと定義すると、０．０３≦Ｌｍ／Ｌ≦０．２を満たす、請求項１０に記載の積層セラミック電子部品。
12. 前記セラミック本体の長さ方向の長さをＬ、前記重ならない領域の前記セラミック本体の長さ方向の長さをＬｃと定義すると、０．０５≦Ｌｃ／Ｌ≦０．４を満たす、請求項１０に記載の積層セラミック電子部品。
13. 前記セラミック本体の幅方向の長さをＷ、前記重ならない領域の前記セラミック本体の幅方向の長さをＷｃと定義すると、０．０５≦Ｗｃ／Ｗ≦０．５を満たす、請求項１０に記載の積層セラミック電子部品。
14. 前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１０に記載の積層セラミック電子部品。
15. 前記絶縁層は、第１及び第２内部電極の露出部を全て覆うように形成される、請求項１０に記載の積層セラミック電子部品。
16. 前記絶縁層は、前記セラミック本体の第１側面から測定される第２外部電極及び第２側面から測定される第１外部電極の高さより低く形成される、請求項１０に記載の積層セラミック電子部品。

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