JP5777179B2 - 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 - Google Patents
基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 Download PDFInfo
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Description
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
電子回路の高密度化及び高集積化に伴う印刷回路基板に実装される受動素子の実装空間不足を解決すべく、基板に内蔵される部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ ｄｅｖｉｃｅ）を具現するための取り組みが行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内部に内蔵する方案が多様に提示されている。
基板内に積層セラミック電子部品を内蔵する方案としては、基板材料そのものを積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法が挙げられる。また、基板内蔵用積層セラミック電子部品を具現するための他の方案としては、高誘電率の高分子シートまたは薄膜の誘電体を基板内部に形成して基板内蔵用積層セラミック電子部品を形成する方法や積層セラミック電子部品を基板内に内蔵する方法などが挙げられる。
一般に、積層セラミック電子部品は、セラミック材質で形成された複数個の誘電体層と、上記複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、積層セラミック電子部品の外部電極を基板配線と連結するために、レーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ ｈｏｌｅ）を形成しなければならない。このようなレーザー加工は、印刷回路基板の製造費用を大幅に増加させる要因になり得る。
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵しなければならないため、基板表面に実装する一般の積層セラミック電子部品とは異なって外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）めっき層を形成する必要がない。
即ち、基板内蔵用積層セラミック電子部品の外部電極は、銅（Ｃｕ）材質のビア（ｖｉａ）を通じて基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層が上記外部電極上に必要となる。
一般に、上記外部電極も、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれていることから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
上記のような理由から、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成する実情にある。
一般に、基板内蔵用積層セラミック電子部品の外部電極は、外部電極用導電性ペーストをセラミック本体の両端部に塗布することで形成される。
この場合、外部電極が塗布される形状が一定ではなく、セラミック本体の両端面に形成された外部電極の形状が平坦ではないため、セラミック本体の上下面に形成された外部電極の幅を十分に確保することが困難であるという問題がある。
また、上記外部電極の塗布形状が一定ではないため、各領域の厚さを調節することが困難になり、基板への内蔵時に外部電極の厚さ偏差によって基板との間に剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生して信頼性低下の原因になっている。
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
本発明の一実施形態は、誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極と、上記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、上記第１外部電極は、第１下地電極及び上記第１下地電極上に形成された第１端子電極を含み、上記第２外部電極は、第２下地電極及び上記第２下地電極上に形成された第２端子電極を含み、上記第１外部電極及び第２外部電極は、上記セラミック本体の第１及び第２主面に延長形成され、上記セラミック本体の厚さをｔｓ、上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをｔｂ及び上記セラミック本体の第１及び第２端面に形成された第１及び第２外部電極における上記セラミック本体の長さ方向の最小距離をｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たす基板内蔵用積層セラミック電子部品を提供する。
上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをそれぞれｔｂ１、ｔｂ２とすると、０．８≦ｔｂ２／ｔｂ１≦１．２５を満たすことができる。
上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最小厚さをｔｃとすると、０．８≦ｔｃ／ｔｂ≦１．０を満たすことができる。
上記第１及び第２端子電極は、銅（Ｃｕ）からなることができる。
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
上記第１及び第２端子電極は、めっきで形成されることができる。
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦１００μｍを満たすことができる。
本発明の他の実施形態は、絶縁基板と、上記絶縁基板に内蔵された誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極及び上記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、上記第１外部電極は、第１下地電極及び上記第１下地電極上に形成された第１端子電極を含み、上記第２外部電極は、第２下地電極及び上記第２下地電極上に形成された第２端子電極を含み、上記第１外部電極及び第２外部電極は、上記セラミック本体の第１及び第２主面に延長形成され、上記セラミック本体の厚さをｔｓ、上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをｔｂ及び上記セラミック本体の第１及び第２端面に形成された第１及び第２外部電極の上記セラミック本体における長さ方向の最小距離をｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たす基板内蔵用積層セラミック電子部品と、を含む積層セラミック電子部品内蔵型印刷回路基板を提供する。
上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをそれぞれｔｂ１、ｔｂ２とすると、０．８≦ｔｂ２／ｔｂ１≦１．２５を満たすことができる。
上記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最小厚さをｔｃとすると、０．８≦ｔｃ／ｔｂ≦１．０を満たすことができる。
上記第１及び第２端子電極は、銅（Ｃｕ）からなることができる。
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
上記第１及び第２端子電極は、めっきで形成されることができる。
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦１００μｍを満たすことができる。
本発明によると、基板内蔵用積層セラミック電子部品の端面に形成された外部電極の厚さ、上下面に形成された外部電極の最大厚さ及び最小厚さを調節することで、信頼性に優れた積層セラミックキャパシタを具現することができる。
また、本発明によると、めっき層の表面粗度を調節することで、積層セラミック電子部品と基板との剥離現象を改善させて接着特性を向上させることができる。
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
また、明細書全体において、ある構成要素を「含む」とは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
基板内蔵用積層セラミック電子部品
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示した斜視図であり、図２は図１のＸ−Ｘ'線に沿った断面図であり、図３は図２のＡ領域の拡大図である。
図１から図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体１０と、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成される活性層と、上記活性層の上部及び下部に形成された上部及び下部カバー層と、上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２と、を含み、上記第１外部電極３１は、第１下地電極３１ａ及び上記第１下地電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は、第２下地電極３２ａ及び上記第２下地電極３２ａ上に形成された第２端子電極３２ｂを含み、上記第１外部電極３１及び第２外部電極３２は、上記セラミック本体１０の第１及び第２主面に延長形成され、上記セラミック本体１０の厚さをｔｓ、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さをｔｂ及び上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さをｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たすことができる。
以下では、本発明の一実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図面に示されているように、六面体状であることができる。
本発明の一実施形態において、セラミック本体１０は、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有することができる。また、上記第１及び第２主面は、上記セラミック本体１０の上面及び下面で示されることもできる。
上記セラミック本体１０の厚さｔｓは、１００μｍ以下であることができる。
上記のように、セラミック本体１０の厚さｔｓを１００μｍ以下にすると、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
また、上記セラミック本体１０の厚さｔｓは、上記第１主面と第２主面の距離であることもできる。
本発明の一実施形態によると、上記誘電体層１１を形成する原料は、十分な静電容量が得られるものであれば、特に制限されない。例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
上記誘電体層１１を形成する材料としては、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーに、本発明の目的に応じて多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものを用いることができる。
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができる。例えば、４００ｎｍ以下に調節されることができる。
このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分である活性層と、上下マージン部として活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。
上記活性層は、誘電体層１１を介して複数の第１及び第２内部電極２１、２２を繰り返し積層して形成されることができる。
上記上部及び下部カバー層は、内部電極を含まないことを除いては、誘電体層１１と同一の材質及び構成を有することができる。
上記上部及び下部カバー層は、単一または二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成することができ、基本的に物理的または化学的ストレスによる内部電極の損傷を防止する役割をすることができる。
一方、上記第１及び第２内部電極２１、２２は、異なる極性を有する一対の電極であり、誘電体層１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１によって電気的に絶縁されることができる。
即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面に交互に露出する部分によって第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
これにより、第１及び第２外部電極３１、３２に電圧が印加されると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタの静電容量は第１及び第２内部電極２１、２２の重畳する領域の面積に比例するようになる。
また、上記第１及び第２内部電極２１、２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
本発明の一実施形態によると、上記セラミック本体１０の両側端部には第１及び第２外部電極３１、３２が形成されることができる。
上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１下地電極３１ａと、上記第１下地電極３１ａ上に形成される第１端子電極３１ｂと、を含むことができる。
また、上記第２外部電極３２は、上記第２内部電極２２と電気的に連結される第２下地電極３２ａと、上記第２下地電極３２ａ上に形成される第２端子電極３２ｂと、を含むことができる。
以下では、上記第１及び第２外部電極３１、３２の構造についてより詳細に説明する。
上記第１及び第２下地電極３１ａ、３２ａは、第１導電性金属及びガラスを含むことができる。
また、静電容量を形成するためには、上記第１及び第２外部電極３１、３２が上記セラミック本体１０の両端面に形成されることができ、上記第１及び第２外部電極３１、３２に含まれる上記第１及び第２下地電極３１ａ、３２ａは上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
上記第１及び第２下地電極３１ａ、３２ａは、上記第１及び第２内部電極２１、２２と同一材質の導電性物質で形成されることができるが、これに制限されない。例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上の第１導電性金属で形成されることができる。
上記第１及び第２下地電極３１ａ、３２ａは、上記第１導電性金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。
本発明の一実施形態によると、上記第１及び第２外部電極３１、３２は、上記第１及び第２下地電極３１ａ、３２ａ上に形成される第１及び第２端子電極３１ｂ、３２ｂを含むことができる。
上記第１及び第２端子電極３１ｂ、３２ｂは、第２導電性金属で形成されることができる。
上記第２導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）であることができる。
一般に、積層セラミックキャパシタは、印刷回路基板上に実装されるため、外部電極上にニッケル／スズめっき層を形成する。
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であるため基板上に実装されず、上記積層セラミックキャパシタの上記第１外部電極３１及び第２外部電極３２と基板の回路とが銅（Ｃｕ）材質であるビア（ｖｉａ）を通じて電気的に連結される。
これにより、本発明の一実施形態によると、上記第１及び第２端子電極３１ｂ、３２ｂは、上記基板内のビアの材質である銅（Ｃｕ）との電気的連結性がよい銅（Ｃｕ）からなることができる。
一方、上記第１下地電極３１ａ及び第２下地電極３２ａも、銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）が含まれていることから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収するため、ビアの加工深さを調節できないという問題がある。
上記のような理由から、基板内蔵用積層セラミック電子部品の上記第１及び第２端子電極３１ｂ、３２ｂは、銅（Ｃｕ）からなることができる。
上記第１及び第２端子電極３１ｂ、３２ｂを形成する方法は、特に制限されないが、例えば、めっきによって形成されることができる。
したがって、焼成後の上記第１及び第２端子電極３１ｂ、３２ｂは、銅（Ｃｕ）のみからなり、ガラスフリットを含まないことから、基板内のビア（ｖｉａ）形成に用いられるレーザー加工時に上記ガラスに含まれている成分が上記レーザーを吸収してビアの加工深さを調節できないという問題が発生しない。
一方、本発明の一実施形態によると、上記第１外部電極３１及び第２外部電極３２は、上記セラミック本体１０の第１及び第２主面に延長形成され、上記セラミック本体１０の厚さをｔｓ、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さをｔｂ及び上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さをｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たすことができる。
上記セラミック本体１０の厚さｔｓに対する上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂの比ｔｂ／ｔｓが０．１≦ｔｂ／ｔｓ≦１．０を満たすように調節することで、信頼性に優れた積層セラミックキャパシタを具現することができる。
上記セラミック本体１０の厚さｔｓに対する上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂの比ｔｂ／ｔｓが０．１未満である場合は、めっき液が浸透したり、耐湿不良によって信頼性に問題が発生する可能性がある。
また、上記セラミック本体１０の厚さｔｓに対する上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂの比ｔｂ／ｔｓが１．０を超過する場合は、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良によって信頼性が低下するおそれがある。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さｔａの比ｔａ／ｔｂが０．５≦ｔａ／ｔｂ≦２．０を満たすように調節することで、信頼性に優れた積層セラミックキャパシタを具現することができる。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さｔａの比ｔａ／ｔｂが０．５未満である場合は、めっき液が浸透したり、耐湿不良によって信頼性に問題が発生する可能性がある。
また、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さｔａの比ｔａ／ｔｂが２．０を超過する場合は、剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生したり、電極剥離不良によって信頼性が低下するおそれがある。
一方、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さをそれぞれｔｂ１、ｔｂ２とすると、０．８≦ｔｂ２／ｔｂ１≦１．２５を満たすことができる。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２それぞれの最大厚さｔｂ１、ｔｂ２の比ｔｂ２／ｔｂ１が０．８≦ｔｂ２／ｔｂ１≦１．２５を満たすように調節することで、上記積層セラミックキャパシタの基板内蔵時に基板との剥離不良を減少させることができる。
即ち、上記セラミック本体１０の第１及び第２主面に形成された第１外部電極３１の最大厚さｔｂ１と第２外部電極３２の最大厚さｔｂ２の比が略１．０に近いように調節することで、第１外部電極と第２外部電極との厚さ偏差を減らすことができる。
これにより、上記積層セラミックキャパシタの基板との接触面積を増加させることで、基板との剥離不良を減少させることができる。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２それぞれの最大厚さｔｂ１、ｔｂ２の比ｔｂ２／ｔｂ１が０．８未満であるか、１．２５を超過する場合は、上記積層セラミックキャパシタの基板内蔵時に基板との剥離不良が発生する可能性がある。
一方、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最小厚さをｔｃとすると、０．８≦ｔｃ／ｔｂ≦１．０を満たすことができる。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最小厚さｔｃの比ｔｃ／ｔｂが０．８≦ｔｃ／ｔｂ≦１．０を満たすように調節することで、基板に上記積層セラミックキャパシタを内蔵するとき、基板との剥離不良を減少させることができる。
一般の積層セラミックキャパシタの場合は、外部電極を形成する過程において外部電極用導電性ペーストをセラミック本体に塗布すると、その粘性によって各領域別に厚さ偏差が発生する可能性がある。
上記の通り、各外部電極の領域別厚さ偏差の発生により、基板との接触面積が減少することから、基板への内蔵時に剥離不良が頻繁に発生した。
しかし、本発明の一実施形態によると、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最小厚さｔｃの比ｔｃ／ｔｂが略１．０に近いように調節することで、各外部電極の領域別に発生する厚さ偏差を減らすことができる。
これにより、上記積層セラミックキャパシタの基板との接触面積を増加させることで、基板との剥離不良を減少させることができる。
上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂが０．８未満である場合は、上記積層セラミックキャパシタの基板内蔵時に基板との剥離不良が発生する可能性がある。
上記のような上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂが０．８≦ｔｃ／ｔｂ≦１．０を満たすように調節する方法は、外部電極を形成する工程において、従来とは異なる２次塗布法によって具現されることができる。これに対する詳細は後述する。
一方、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
上記第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐは、ｔｐ≧５μｍを満たすことができるが、これに制限されず、１５μｍ以下であってもよい。
上記のように、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、１５μｍ以下になるように調節することで、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現することができる。
第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが５μｍ未満である場合は、後述の通り、積層セラミック電子部品を印刷回路基板に内蔵するとき、導電性ビアホールの加工時にセラミック本体１０まで導電性ビアホールが連結される不良が発生するという問題点がある。
また、第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐが１５μｍを超過する場合は、第１及び第２端子電極３１ｂ、３２ｂの応力によってセラミック本体１０にクラックが発生するおそれがある。また、第１及び第２端子電極の厚さｔｐは、セラミック本体の端面上の第１及び第２端子電極の厚さであってもよい。
一方、図３を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度をＲａ、上記第１及び第２端子電極３１ｂ、３２ｂの厚さをｔｐとするとき、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度Ｒａが２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することで、積層セラミック電子部品と基板との剥離現象を改善させ、クラックを防止することができる。
ここで、表面粗度とは、金属表面を加工するとき、表面に発生する微細な凹凸の程度を示すもので、表面粗さとも言う。
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などにより生じるもので、粗さの程度を表すために表面を切断してその断面を見た時に成す曲線の低点と高点の平均を中心線平均粗さとし、Ｒａと表示する。
本発明では、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さをＲａと規定する。
具体的に、上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出する方法としては、上記第１及び第２端子電極３１ｂ、３２ｂの一表面に形成されている粗度に対して仮想の中心線を引くことができる。
次に、上記粗度の仮想の中心線を基準にそれぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式のように各距離の平均値を求めて算出した値をもって第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを算出することができる。
上記第１及び第２端子電極３１ｂ、３２ｂの中心線平均粗さＲａを２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することで、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上した信頼性に優れた積層セラミック電子部品を具現することができる。
上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満である場合は、積層セラミック電子部品と基板との剥離現象が問題になり得る。
また、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が第１及び第２端子電極３１ｂ、３２ｂの厚さｔｐを超過する場合は、クラックが発生する可能性がある。
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されない。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明すると、まず、チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥することで複数個のセラミックグリーンシートを用意する。これにより、誘電体層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意する。
その後、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、４００〜５００層積層してセラミック本体１０を製作することができる。
本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２内部電極２１、２２は、上記セラミック本体１０の両端面にそれぞれ露出するように形成されることができる。
続いて、上記セラミック本体１０の端部に第１導電性金属及びガラスを含む第１及び第２下地電極を形成することができる。
上記第１導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であることができる。
上記ガラスは、特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一組成の物質が使用されることができる。
上記第１及び第２下地電極は、上記セラミック本体の端部に形成されることで、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
上記第１及び第２下地電極は、上記第１導電性金属及びガラスを含む外部電極用導電性ペーストを上記セラミック本体の端部に塗布することで形成することができる。
この場合、上記の通り、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂが０．８≦ｔｃ／ｔｂ≦１．０を満たすように調節するために、２次塗布法を行うことができる。
具体的には、セラミック本体の端部にペーストを塗布し、乾燥及び焼成する一般的な工程とは異なり、ペーストを１次塗布した後、セラミック本体の端面に形成された外部電極ペーストをブロッティング（ｂｌｏｔｔｉｎｇ）してから乾燥し、２次にペーストを塗布し、さらにブロッティング及び乾燥工程を経ることで、上記条件を満たす外部電極を具現することができる。
次いで、上記第１及び第２下地電極上に第２導電性金属からなるめっき層を形成することができる。
上記第２導電性金属は、特に制限されないが、例えば、銅（Ｃｕ）であることができる。
上記めっき層は、第１及び第２端子電極で形成されることができる。
その他、上述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一部分に対しては、ここでは省略する。
以下では、実施例を挙げて本発明をより詳細に説明するが、本発明はこれに制限されない。
本発明の実施形態に従い、基板内蔵用積層セラミック電子部品のセラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対するセラミック本体の第１及び第２端面に形成された第１及び第２外部電極における上記セラミック本体の長さ方向の最小厚さｔａの比ｔａ／ｔｂ及びセラミック本体の厚さｔｓに対するセラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂの比ｔｂ／ｔｓによる剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良、電極剥離不良、耐湿負荷信頼性及び高温負荷信頼性を調べた。
上記剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良は、内蔵用積層セラミック電子部品と接着面との間で発生する剥離、上記電極剥離不良は、外部電極とセラミック本体面との間で発生する剥離を意味する。
上記耐湿負荷信頼性の実験は、８５℃、相対湿度８５％、１Ｖｒ及び１時間の条件下で行われた。
また、高温負荷信頼性実験は、８５℃、１Ｖｒ、１時間の１段階、８５℃、２Ｖｒ、１時間の２段階及び１０５℃、２Ｖｒ及び１時間の３段階にわたって行われた。
なお、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極それぞれの最大厚さｔｂ１、ｔｂ２の比ｔｂ２／ｔｂ１による接着面剥離の発生頻度を調べた。
さらに、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂによる接着面剥離の発生頻度を調べた。
また、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無及び第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面剥離の発生頻度を確認するために、携帯電話のマザーボード用チップ部品の一般的な条件である８５℃、相対湿度８５％において積層セラミック電子部品が内蔵された基板を３０分間放置した後、それぞれの実験を行った。
下記表１は、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対するセラミック本体の第１及び第２端面に形成された第１及び第２外部電極における上記セラミック本体の長さ方向の最小厚さｔａの比ｔａ／ｔｂ及びセラミック本体の厚さｔｓに対するセラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂの比ｔｂ／ｔｓによる剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良、電極剥離不良、耐湿負荷信頼性及び高温負荷信頼性を示したものである。
× 不良率１０％以上
○ 不良率１０％未満
上記表１を参照すると、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対するセラミック本体の第１及び第２端面に形成された第１及び第２外部電極における上記セラミック本体の長さ方向の最小厚さｔａの比ｔａ／ｔｂ及びセラミック本体の厚さｔｓに対するセラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂの比ｔｂ／ｔｓが０．５≦ｔａ／ｔｂ≦２．０及び０．１≦ｔｂ／ｔｓ≦１．０を満たす場合、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良及び電極剥離不良がなく、耐湿負荷信頼性及び高温負荷信頼性に優れることが分かる。
これに対し、ｔａ／ｔｂ及びｔｂ／ｔｓ値が上記数値範囲を外れた場合は、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良及び電極剥離不良が発生したり、耐湿負荷信頼性及び高温負荷信頼性に問題があることが分かる。
下記表２は、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極それぞれの最大厚さｔｂ１、ｔｂ２の比ｔｂ２／ｔｂ１による接着面剥離の発生頻度を示したものである。
上記表２を参照すると、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極それぞれの最大厚さｔｂ１、ｔｂ２の比ｔｂ２／ｔｂ１が０．８≦ｔｂ２／ｔｂ１≦１．２５を満たす場合は、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良がないため、信頼性に優れることが分かる。
これに対し、ｔｂ２／ｔｂ１値が上記数値範囲を外れた場合は、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生して信頼性に問題があることが分かる。
下記表３は、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂによる接着面剥離の発生頻度を示したものである。
上記表３を参照すると、セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さｔｂに対する最小厚さｔｃの比ｔｃ／ｔｂが０．８≦ｔｃ／ｔｂ≦１．０を満たす場合は、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良がないため、信頼性に優れることが分かる。
これに対し、ｔｃ／ｔｂ値が０．８未満の場合は、接着面剥離（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生して信頼性に問題があることが分かる。
下記表４は、第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良の発生有無を示したものである。
△ 不良率１０％〜５０％
○ 不良率０．０１％〜１０％
◎ 不良率０．０１％未満
上記表４を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ以上の場合、基板内のビア加工及び信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
これに対し、上記第１及び第２端子電極３１ｂ、３２ｂの厚さが５μｍ未満の場合は、基板内のビア加工時に不良が発生することが分かる。
下記表５は、第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面剥離の発生頻度を示したものである。
△ 不良率１０％〜５０％
○ 不良率０．０１％〜１０％
◎ 不良率０．０１％未満
上記表５を参照すると、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合は、接着面剥離の発生頻度が少ないため、信頼性に優れた積層セラミックキャパシタを具現できることが分かる。
これに対し、上記第１及び第２端子電極３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、接着面剥離の発生頻度が増加するため、信頼性に問題があることが分かる。
積層セラミック電子部品内蔵型印刷回路基板
図４は本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示した断面図である。
図４を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板１００は、絶縁基板１１０と、上記絶縁基板１００に内蔵された誘電体層１１を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体１０、上記誘電体層１１を介して上記セラミック本体１０の両端面に交互に露出するように形成された複数の第１及び第２内部電極２１、２２を含んで容量が形成される活性層、上記活性層の上部及び下部に形成された上部及び下部カバー層及び上記セラミック本体１０の両側端部に形成された第１及び第２外部電極３１、３２を含み、上記第１外部電極３１は、第１下地電極３１ａ及び上記第１下地電極３１ａ上に形成された第１端子電極３１ｂを含み、上記第２外部電極３２は、第２下地電極３２ａ及び上記第２下地電極３２ａ上に形成された第２端子電極３２ｂを含み、上記第１外部電極３１及び第２外部電極３２は、上記セラミック本体１０の第１及び第２主面に延長形成され、上記セラミック本体１０の厚さをｔｓ、上記セラミック本体１０の第１及び第２主面に形成された第１及び第２外部電極３１、３２の最大厚さをｔｂ及び上記セラミック本体１０の第１及び第２端面に形成された第１及び第２外部電極３１、３２における上記セラミック本体１０の長さ方向の最小厚さをｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たす基板内蔵用積層セラミック電子部品と、を含むことができる。
上記絶縁基板１１０は、絶縁層１２０が含まれた構造で形成され、必要に応じて、図４に示されているように、多様な形状の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含むことができる。このような絶縁基板１１０は、内部に積層セラミック電子部品を含む印刷回路基板１００であることができる。
上記積層セラミック電子部品は、印刷回路基板１００に挿入された後に、印刷回路基板１００の熱処理などのような後工程において多様な過酷な環境を同様に経験する。
特に、熱処理工程における印刷回路基板１００の収縮及び膨張は、印刷回路基板１００の内部に挿入された積層セラミック電子部品に直接伝達されて積層セラミック電子部品と印刷回路基板１００との接着面にストレスを加える。
積層セラミック電子部品と印刷回路基板１００との接着面に印加されたストレスが接着強度より高い場合、接着面が剥離する剥離不良が発生する。
積層セラミック電子部品と印刷回路基板１００との接着強度は、積層セラミック電子部品と印刷回路基板１００との電気化学的結合力及び接着面の有効表面積に比例し、積層セラミック電子部品と印刷回路基板１００との接着面における有効表面積を向上させるためには、積層セラミック電子部品の表面粗度を制御することで、積層セラミック電子部品と印刷回路基板１００との剥離現象を改善させることができる。
また、基板内蔵用積層セラミック電子部品の端面に形成された外部電極の厚さ、上下面に形成された外部電極の最大厚さ及び最小厚さを調節することで、信頼性に優れた積層セラミックキャパシタを具現することができる。
その他の特徴は、上述した本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板の特徴と同一であるため、ここでは省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１０ セラミック本体
１１ 誘電体層
２１、２２ 第１及び第２内部電極
３１、３２ 第１、第２外部電極
３１ａ、３２ａ 第１、第２下地電極
３１ｂ、３２ｂ 第１、第２端子電極
１００ 印刷回路基板
１１０ 絶縁基板
１２０ 絶縁層
１３０ 導電性パターン
１４０ 導電性ビアホール
１１ 誘電体層
２１、２２ 第１及び第２内部電極
３１、３２ 第１、第２外部電極
３１ａ、３２ａ 第１、第２下地電極
３１ｂ、３２ｂ 第１、第２端子電極
１００ 印刷回路基板
１１０ 絶縁基板
１２０ 絶縁層
１３０ 導電性パターン
１４０ 導電性ビアホール
Claims (16)
- 誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体と、
前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極と、
前記セラミック本体の両側端部に形成された第１及び第２外部電極と、を含み、
前記第１外部電極は、第１下地電極及び前記第１下地電極上に形成された第１端子電極を含み、前記第２外部電極は、第２下地電極及び前記第２下地電極上に形成された第２端子電極を含み、前記第１外部電極及び第２外部電極は、前記セラミック本体の第１及び第２主面にまで延長形成され、前記セラミック本体の厚さをｔｓ、前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをｔｂ及び前記セラミック本体の第１及び第２端面に形成された第１及び第２外部電極における前記セラミック本体の長さ方向の最小厚さをｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たす、基板内蔵用積層セラミック電子部品。 - 前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをそれぞれｔｂ１、ｔｂ２とすると、０．８≦ｔｂ２／ｔｂ１≦１．２５を満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
- 前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最小厚さをｔｃとすると、０．８≦ｔｃ／ｔｂ≦１．０を満たす、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２端子電極は、銅（Ｃｕ）からなる、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
- 前記第１及び第２端子電極は、めっきで形成される、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
- 前記セラミック本体の厚さをｔｓとすると、ｔｓ≦１００μｍを満たす、請求項１から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
- 絶縁基板と、
基板内蔵用積層セラミック電子部品と
を備え、
前記基板内蔵用積層セラミック電子部品は、
前記絶縁基板に内蔵された誘電体層を含み、相対する第１、第２主面、相対する第１、第２側面及び相対する第１、第２端面を有するセラミック本体、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極及び前記セラミック本体の両側端部に形成された第１及び第２外部電極を含み、前記第１外部電極は、第１下地電極及び前記第１下地電極上に形成された第１端子電極を含み、前記第２外部電極は、第２下地電極及び前記第２下地電極上に形成された第２端子電極を含み、前記第１外部電極及び第２外部電極は、前記セラミック本体の第１及び第２主面にまで延長形成され、前記セラミック本体の厚さをｔｓ、前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをｔｂ及び前記セラミック本体の第１及び第２端面に形成された第１及び第２外部電極における前記セラミック本体の長さ方向の最小厚さをｔａとすると、０．１≦ｔｂ／ｔｓ≦１．０及び０．５≦ｔａ／ｔｂ≦２．０を満たす
積層セラミック電子部品内蔵型印刷回路基板。 - 前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最大厚さをそれぞれｔｂ１、ｔｂ２とすると、０．８≦ｔｂ２／ｔｂ１≦１．２５を満たす、請求項９に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記セラミック本体の第１及び第２主面に形成された第１及び第２外部電極の最小厚さをｔｃとすると、０．８≦ｔｃ／ｔｂ≦１．０を満たす、請求項９または１０に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第１及び第２端子電極は、銅（Ｃｕ）からなる、請求項９から１１のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項９から１２のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項９から１３のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記第１及び第２端子電極は、めっきで形成される、請求項９から１４のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
- 前記セラミック本体の厚さをｔｓとすると、ｔｓ≦１００μｍを満たす、請求項９から１５のいずれか１項に記載の積層セラミック電子部品内蔵型印刷回路基板。
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