JP2014130987A - 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板 - Google Patents

基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板 Download PDF

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Abstract

【課題】積層セラミック電子部品と基板間のデラミネーション現象を改善させると共に、低インダクタンスを実現できる、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板を提供する。
【解決手段】基板内蔵用積層セラミック電子部品は、厚さｔｓが２５０μｍ以下のセラミック本体１０と、誘電体層を介して互いに対向するように配置され、側面に交互に露出する第１内部電極２１及び第２内部電極２２と、セラミック本体の側面に形成されて、第１内部電極と電気的に接続される第１外部電極３１ａ及び第２内部電極と電気的に接続される第２外部電極３２ａと、第１外部電極及び第２外部電極上に形成された銅（Ｃｕ）を含む金属層３１ｂ，３２ｂとを含み、金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たす。
【選択図】図４

Description

本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板に関する。
電子回路が高密度化、高集積化するにつれて、プリント基板に実装される受動素子の実装空間が足りなくなり、これを解決するために、基板に内蔵される部品、すなわちエンベデッドデバイスを実現する努力がなされている。特に、容量性部品として使用される積層セラミック電子部品を基板に内蔵する方法が多様に提示されている。
積層セラミック電子部品を基板に内蔵する方法としては、基板材料自体を積層セラミック電子部品用誘電体材料として使用し、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミック電子部品を実現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板に内蔵する方法などがある。
一般に、積層セラミック電子部品は、セラミック材質からなる複数の誘電体層と、その複数の誘電体層間に挿入された内部電極とを備える。このような積層セラミック電子部品を基板の内部に配置することにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を実現することができる。
基板内蔵用積層セラミック電子部品を備えるプリント基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、コア基板の配線と積層セラミック電子部品の外部電極とを接続するために、レーザを用いて上部積層板及び下部積層板にビアホールを形成しなければならない。このようなレーザ加工は、プリント基板の製造コストを非常に増加させる要因となる。
また、基板内蔵用積層セラミック電子部品を基板にエンベッドする過程でエポキシ樹脂の硬化及び金属電極の結晶化のための熱処理工程を経るが、このとき、エポキシ樹脂、金属電極、積層セラミック電子部品のセラミックなどの熱膨張係数（ＣＴＥ）の差又は基板の熱膨張により、基板と積層セラミック電子部品との接着面に欠陥が発生し得る。このような欠陥は接着面のデラミネーション不良を発生させるという問題があった。
一方、積層セラミックキャパシタがスマートフォンのアプリケーションプロセッサやＰＣのＣＰＵなどの高性能ＩＣ電源端のデカップリングキャパシタとして使用された場合、等価直列インダクタンス（ＥＳＬ，Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が大きくなるとＩＣの性能が低下することがあり、スマートフォンのアプリケーションプロセッサやＰＣのＣＰＵが高性能化するほど、積層セラミックキャパシタの等価直列インダクタンスの増加がＩＣの性能低下に及ぼす影響は相対的に大きくなる。
いわゆる「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」は、外部端子間の距離を短くして電流の経路を短縮し、これによりキャパシタのインダクタンスを低減するためのものである。
基板内蔵用積層セラミック電子部品においても、前記のようにインダクタンスを低減するための「ＬＩＣＣ」を適用する必要がある。
韓国公開特許第２００９−００８３５６８号
本発明は、積層セラミック電子部品と基板間のデラミネーション現象を改善できるように接着特性を向上させると共に、低インダクタンスを実現して電気的性能を向上させることのできる、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板を提供することを目的とする。
本発明の一形態は、誘電体層を含み、互いに対向する第１、第２主面（Ｓ１、Ｓ２）、互いに対向する第１、第２側面（Ｓ５、Ｓ６）、及び互いに対向する第１、第２端面（Ｓ３、Ｓ４）を有し、厚さが２５０μｍ以下のセラミック本体と、前記誘電体層を介して互いに対向するように配置され、前記第１側面（Ｓ５）又は第２側面（Ｓ６）に交互に露出する第１内部電極及び第２内部電極と、前記セラミック本体の第１側面（Ｓ５）に形成されて前記第１内部電極と電気的に接続される第１外部電極及び前記セラミック本体の第２側面（Ｓ６）に形成されて前記第２内部電極と電気的に接続される第２外部電極と、前記第１外部電極及び第２外部電極上に形成された銅（Ｃｕ）を含む金属層とを含み、前記セラミック本体は、前記第１内部電極及び第２内部電極を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、前記金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たす、基板内蔵用積層セラミック電子部品を提供する。
前記セラミック本体の厚さが、前記第１主面（Ｓ１）と前記第２主面（Ｓ２）との間の距離であり、前記セラミック本体の幅が、前記第１外部電極が形成された前記第１側面（Ｓ５）と前記第２外部電極が形成された前記第２側面（Ｓ６）との間の距離であり、前記セラミック本体の長さが、前記第１端面（Ｓ３）と前記第２端面（Ｓ４）との間の距離である場合、前記セラミック本体の幅は、前記セラミック本体の長さより短いか等しくしてもよい。
前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷとするとき、０．５Ｌ≦Ｗ≦Ｌを満たすようにしてもよい。
前記セラミック本体の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たすようにしてもよい。
前記金属層の表面粗度をＲａ２、前記金属層の厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たすようにしてもよい。
前記第１及び第２外部電極は、前記セラミック本体の第１及び第２主面に延びて形成され、前記第１及び第２主面に形成された第１及び第２外部電極の幅は、それぞれ２００μｍ以上であってもよい。
前記第１及び第２主面に形成された第１及び第２外部電極間の距離は、１００μｍ以上であってもよい。
前記カバー層の厚さ（ｔｃ）は、１μｍ以上、３０μｍ以下であってもよい。
前記金属層は、めっきにより形成されてもよい。
本発明の他の形態は、絶縁基板と、誘電体層を含み、互いに対向する第１、第２主面（Ｓ１、Ｓ２）、互いに対向する第１、第２側面（Ｓ５、Ｓ６）、及び互いに対向する第１、第２端面（Ｓ３、Ｓ４）を有し、厚さが２５０μｍ以下のセラミック本体、前記誘電体層を介して互いに対向するように配置され、前記第１側面（Ｓ５）又は第２側面（Ｓ６）に交互に露出する第１内部電極及び第２内部電極、前記セラミック本体の第１側面（Ｓ５）に形成されて前記第１内部電極と電気的に接続される第１外部電極及び前記セラミック本体の第２側面（Ｓ６）に形成されて前記第２内部電極と電気的に接続される第２外部電極、並びに前記第１外部電極及び第２外部電極上に形成された銅（Ｃｕ）を含む金属層を含み、前記セラミック本体は、前記第１内部電極及び第２内部電極を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、前記金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たす、基板内蔵用積層セラミック電子部品とを含む、積層セラミック電子部品内蔵型プリント基板を提供する。
前記セラミック本体の厚さが、前記第１主面（Ｓ１）と前記第２主面（Ｓ２）との間の距離であり、前記セラミック本体の幅が、前記第１外部電極が形成された前記第１側面（Ｓ５）と前記第２外部電極が形成された前記第２側面（Ｓ６）との間の距離であり、前記セラミック本体の長さが、前記第１端面（Ｓ３）と前記第２端面（Ｓ４）との間の距離である場合、前記セラミック本体の幅は、前記セラミック本体の長さより短いか等しくしてもよい。
前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷとするとき、０．５Ｌ≦Ｗ≦Ｌを満たすようにしてもよい。
前記セラミック本体の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たすようにしてもよい。
前記金属層の表面粗度をＲａ２、前記金属層の厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たすようにしてもよい。
前記第１及び第２外部電極は、前記セラミック本体の第１及び第２主面に延びて形成され、前記第１及び第２主面に形成された第１及び第２外部電極の幅は、それぞれ２００μｍ以上であってもよい。
前記第１及び第２主面に形成された第１及び第２外部電極間の距離は、１００μｍ以上であってもよい。
前記カバー層の厚さ（ｔｃ）は、１μｍ以上、３０μｍ以下であってもよい。
前記金属層は、めっきにより形成されてもよい。
本発明によれば、セラミック本体の表面粗度は、セラミック本体の圧着時に表面にサンドペーパーを挿入してサンドペーパーの粗度をセラミック本体に転写して調整し、金属層の表面粗度は、金属層が形成されたチップをサンドブラスト処理して調整することにより、積層セラミック電子部品と基板間のデラミネーション現象を改善できるように、接着特性を向上させることができる。
また、本発明による積層セラミック電子部品においては、低インダクタンスを実現し、電気的性能を向上させることができる。
本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。 本発明の一実施形態によるセラミック本体を示す模式図である。 図２の分解斜視図である。 図１のＸ−Ｘ’線断面図である。 図４のＡ領域の拡大図である。 本発明の他の実施形態による積層セラミック電子部品内蔵型プリント基板を示す断面図である。
本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。よって、図面において、構成要素の形状及び大きさなどはより明確な説明のために誇張することもあり、同一の構成要素には同一の符号を付す。
明細書全体にわたって、ある部分がある構成要素を「含む」とは、特に断らない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことがあることを意味する。
なお、図面において、本発明を明確に説明するために説明と関係ない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、明細書全体にわたって、類似の部分には類似の符号を付す。
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
図２は本発明の一実施形態によるセラミック本体を示す模式図である。
図３は図２の分解斜視図である。
図４は図１のＸ−Ｘ’線断面図である。
図５は図４のＡ領域の拡大図である。
図１〜図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、互いに対向する第１、第２主面Ｓ１、Ｓ２、互いに対向する第１、第２側面Ｓ５、Ｓ６、及び互いに対向する第１、第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体１０と、誘電体層１１を介して互いに対向するように配置され、第１側面Ｓ５又は第２側面Ｓ６に交互に露出する第１内部電極２１及び第２内部電極２２と、セラミック本体１０の第１側面Ｓ５に形成されて第１内部電極２１と電気的に接続される第１外部電極３１ａ及びセラミック本体１０の第２側面Ｓ６に形成されて第２内部電極２２と電気的に接続される第２外部電極３２ａと、第１外部電極３１ａ及び第２外部電極３２ａ上に形成された金属層３１ｂ、３２ｂとを含んでもよい。
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品を説明するにあたって、特に積層セラミックキャパシタを例に挙げて説明するが、これに限定されるものではない。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長手方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み重ねる方向、すなわち「積層方向」と同じ概念で用いられる。
本発明の一実施形態において、セラミック本体１０は、互いに対向する第１主面Ｓ１及び第２主面Ｓ２と、第１主面Ｓ１と第２主面Ｓ２とを連結する第１側面Ｓ５、第２側面Ｓ６、第１端面Ｓ３、及び第２端面Ｓ４とを有するようにしてもよい。セラミック本体１０の形状に特に制限はないが、同図に示すように六面体形状からなるようにしてもよい。
本発明の一実施形態において、誘電体層１１の原料は、十分な静電容量が得られる限り特に制限されず、例えばチタン酸バリウム（ＢａＴｉＯ３）粉末であってもよい。
誘電体層１１の材料は、チタン酸バリウム（ＢａＴｉＯ３）粉末などに、本発明の目的に応じて様々なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などを添加して形成してもよい。
誘電体層１１の形成に使用されるセラミック粉末の平均粒径は、特に限定されるものではなく、本発明の目的達成のために調整可能であるが、例えば、４００ｎｍ以下にしてもよい。
第１及び第２内部電極２１、２２の材料は、特に限定されるものではないが、例えば、パラジウム（Ｐｄ）、パラジウムと銀の合金（Ｐｄ−Ａｇ）などの貴金属材料、ニッケル（Ｎｉ）、銅（Ｃｕ）の少なくとも１つの物質からなる導電性ペーストを使用して形成してもよい。
第１内部電極２１及び第２内部電極２２は、誘電体層１１を介して互いに対向するように配置され、第１側面Ｓ５又は第２側面Ｓ６に交互に露出する。
このように第１内部電極２１及び第２内部電極２２が第１側面Ｓ５又は第２側面Ｓ６に交互に露出することにより、後述するように、ＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）又はＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を実現することができる。
セラミック本体１０の厚さｔｓは、２５０μｍ以下であってもよい。
このようにセラミック本体１０の厚さｔｓが２５０μｍ以下になることにより、基板内蔵用積層セラミック電子部品として適することになる。
また、セラミック本体１０の厚さｔｓは、第１主面Ｓ１と第２主面Ｓ２との間の距離であってもよい。
本発明の一実施形態において、セラミック本体１０の外側には、第１及び第２外部電極３１ａ、３２ａと、第１及び第２外部電極３１ａ、３２ａ上に形成された銅（Ｃｕ）を含む金属層３１ｂ、３２ｂとを含む、外部電極３１、３２が形成されてもよい。
静電容量形成のために、第１及び第２外部電極３１ａ、３２ａは、セラミック本体１０の外側に形成され、第１及び第２内部電極２１、２２と電気的に接続されるようにしてもよい。
第１及び第２外部電極３１ａ、３２ａは、第１及び第２内部電極２１、２２と同じ材質の導電性物質で形成してもよいが、これに限定されるものではなく、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成してもよい。
第１及び第２外部電極３１ａ、３２ａは、前記金属粉末にガラスフリットを添加して形成した導電性ペーストを塗布して焼成することにより形成してもよい。
一般的な積層セラミックキャパシタは、長さが幅より長く、セラミック本体の長手方向に互いに対向する端面に外部電極が配置される。
この場合、外部電極への交流印加時、電流の経路が長いため、電流ループが大きくなり、誘導磁場が大きくなり、インダクタンスが増加する。
本発明の一実施形態による積層セラミックキャパシタにおいては、電流の経路を短縮するために、第１及び第２外部電極３１ａ、３２ａをセラミック本体１０の第１、第２側面Ｓ５、Ｓ６に形成する。
セラミック本体１０の幅Ｗは、第１外部電極３１ａが形成された第１側面Ｓ５と第２外部電極３２ａが形成された第２側面Ｓ６との間の距離であり、セラミック本体１０の長さＬは、第１端面Ｓ３と第２端面Ｓ４との間の距離であってもよい。
本発明の一実施形態によれば、第１外部電極３１ａが形成された第１側面Ｓ５と第２外部電極３２ａが形成された第２側面Ｓ６との間の距離（セラミック本体１０の幅Ｗ）は、第１端面Ｓ３と第２端面Ｓ４との間の距離（セラミック本体１０の長さＬ）より短いか等しくしてもよい。
これにより、第１及び第２外部電極３１ａ、３２ａ間の距離が短くなるため、電流の経路が短縮され、従って、電流ループが小さくなり、インダクタンスが減少する。
このように、第１及び第２外部電極３１ａ、３２ａをセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成し、セラミック本体１０の幅Ｗ（すなわち、第１及び第２外部電極３１ａ、３２ａ間の距離）がセラミック本体１０の長さＬより短いか等しくなるようにした積層セラミック電子部品を、ＲＧＣ又はＬＩＣＣともいう。
また、セラミック本体１０の長さをＬ、セラミック本体１０の幅をＷとするとき、０．５Ｌ≦Ｗ≦Ｌを満たすようにしてもよいが、これに限定されるものではない。
このように０．５Ｌ≦Ｗ≦Ｌを満たすようにセラミック本体１０の長さ及び幅を調整することにより、積層セラミックキャパシタのインダクタンスを減少させることができる。
従って、本発明の一実施形態による基板内蔵用積層セラミック電子部品においては、低インダクタンスを実現することができ、電気的性能を向上させることができる。
本発明の一実施形態によれば、第１及び第２外部電極３１ａ、３２ａ上に銅（Ｃｕ）を含む金属層３１ｂ、３２ｂが形成される。
一般に、積層セラミックキャパシタはプリント基板上に実装されるため、通常、外部電極上にはニッケル／錫めっき層を形成する。
しかし、本発明の一実施形態による積層セラミックキャパシタは、プリント基板内蔵用であって、基板上に実装されるのではなく、積層セラミックキャパシタの第１外部電極３１ａ及び第２外部電極３２ａと基板の回路とが銅（Ｃｕ）材質のビアを介して電気的に接続される。
従って、本発明の一実施形態によれば、銅（Ｃｕ）を含む金属層３１ｂ、３２ｂは、前記基板内のビアとの電気的接続性を良好にするために、前記基板内のビアの材質である銅（Ｃｕ）を含むようにする。
銅（Ｃｕ）を含む金属層３１ｂ、３２ｂの形成方法は特に限定されるものではないが、例えば、銅（Ｃｕ）を含む金属層３１ｂ、３２ｂはめっきにより形成してもよい。この場合、金属層３１ｂ、３２ｂは、銅（Ｃｕ）を含むめっき層であってもよい。
図４及び図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品のセラミック本体１０は、第１内部電極２１及び第２内部電極２２を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、金属層３１ｂ、３２ｂの厚さをｔｐとするとき、ｔｐ≧５μｍを満たすようにしてもよい。
セラミック本体１０は、第１内部電極２１及び第２内部電極２２を含むアクティブ層を含み、前記アクティブ層とは、静電容量形成に寄与する層を意味する。
さらに、セラミック本体１０は、前記アクティブ層の上面又は下面に形成されたカバー層を含んでもよい。
金属層３１ｂ、３２ｂの厚さｔｐは、ｔｐ≧５μｍを満たすようにしてもよいが、これに限定されるものではなく、また、金属層３１ｂ、３２ｂの厚さｔｐは、１５μｍ以下であってもよい。
このように金属層３１ｂ、３２ｂの厚さｔｐがｔｐ≧５μｍを満たし、かつ１５μｍ以下になるように調整することにより、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを実現することができる。
金属層３１ｂ、３２ｂの厚さｔｐが５μｍ未満の場合は、積層セラミック電子部品をプリント基板に内蔵する際に、導電性ビアホール（図６の符号１４０を参照）の加工時に導電性ビアホールがセラミック本体１０まで連結される不良が発生し得る。
金属層３１ｂ、３２ｂの厚さｔｐが１５μｍを超える場合は、金属層３１ｂ、３２ｂの応力によりセラミック本体１０にクラックが発生し得る。
一方、金属層３１ｂ、３２ｂの表面粗度をＲａ２、金属層３１ｂ、３２ｂの厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たすようにしてもよい。
金属層３１ｂ、３２ｂの表面粗度Ｒａ２が２００ｎｍ≦Ｒａ２≦ｔｐを満たすように調整することにより、積層セラミック電子部品と基板間のデラミネーション現象を改善し、クラックを防止することができる。
また、セラミック本体１０の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たすようにしてもよい。
セラミック本体１０の表面粗度Ｒａ１が１２０ｎｍ≦Ｒａ１≦ｔｃを満たすように調整することにより、積層セラミック電子部品と基板間のデラミネーション現象を改善し、クラックを防止することができる。
表面粗度とは、金属の表面を加工したときに表面に生じる微細な凹凸の程度をいい、表面粗さともいう。
表面粗度は、加工に使用される工具、加工法の適否、表面の傷や錆などにより生じるものであり、表面をそれと直角な平面で切断したときの断面曲線における最も低い部分から最も高い部分までの高さを中心線平均粗さといい、Ｒａで示す。
本発明においては、セラミック本体１０の中心線平均粗さをＲａ１と規定し、金属層３１ｂ、３２ｂの中心線平均粗さをＲａ２と規定する。
図５は図４においてセラミック本体１０の中心線平均粗さＲａ１及び金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を示すＡ領域の拡大図である。
図５を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、セラミック本体１０の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たすと共に、金属層３１ｂ、３２ｂの表面粗度をＲａ２、金属層３１ｂ、３２ｂの厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たすようにしてもよい。
セラミック本体１０の中心線平均粗さＲａ１及び金属層３１ｂ、３２ｂの中心線平均粗さＲａ２は、表面に粗さが形成されたセラミック本体１０及び金属層３１ｂ、３２ｂの粗度を算出した値であって、前記粗さの仮想の中心線を基準として平均値を求めて算出したセラミック本体１０及び金属層３１ｂ、３２ｂの粗度を意味する。
図５を参照してセラミック本体１０の中心線平均粗さＲａ１及び金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を算出する方法を具体的に説明すると次の通りである。
まず、セラミック本体１０及び金属層３１ｂ、３２ｂの一表面に形成された粗さに対して仮想の中心線を引く。次に、前記粗さの仮想の中心線を基準としてそれぞれの距離（例えば、ｒ１，ｒ２，ｒ３，…，ｒ１３）を測定し、下記式により各距離の平均値を求めることにより、セラミック本体１０の中心線平均粗さＲａ１及び金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を算出することができる。
Figure 2014130987
セラミック本体１０の中心線平均粗さＲａ１及び金属層３１ｂ、３２ｂの中心線平均粗さＲａ２を１２０ｎｍ≦Ｒａ１≦ｔｃ、２００ｎｍ≦Ｒａ２≦ｔｐの範囲で調整することにより、耐電圧特性に優れ、積層セラミック電子部品と基板との接着力が向上した、信頼性に優れた積層セラミック電子部品を実現することができる。
セラミック本体１０の表面粗度が１２０ｎｍ未満、金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、積層セラミック電子部品と基板間のデラミネーション現象が問題となる。
また、セラミック本体１０の表面粗度がセラミック本体１０のカバー層の厚さｔｃを超え、金属層３１ｂ、３２ｂの表面粗度が金属層３１ｂ、３２ｂの厚さｔｐを超える場合は、クラックが発生し得る。
一方、前記カバー層の厚さｔｃは、１μｍ以上、３０μｍ以下であってもよいが、これに限定されるものではない。
前記カバー層の厚さｔｃが１μｍ未満の場合は、前記カバー層の厚さが薄すぎるため、内部容量形成部であるアクティブ層に外部衝撃が伝達されて不良が発生することがあり、前記カバー層の厚さｔｃが３０μｍを超える場合は、前記カバー層の厚さが厚すぎるため、容量形成部が相対的に小さくなって容量の実現が難しくなる。
金属層３１ｂ、３２ｂ及びカバー層の厚さとは、平均厚さを意味する。
金属層３１ｂ、３２ｂ及びカバー層の平均厚さは、図４のようなセラミック本体１０の幅方向断面を走査型電子顕微鏡（ＳＥＭ，Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンして測定することができる。
例えば、図４のように、セラミック本体１０の長手（Ｌ）方向の中央部で切断した幅及び厚さ（Ｗ−Ｔ）方向断面を走査型電子顕微鏡（ＳＥＭ）でスキャンした画像から、金属層３１ｂ、３２ｂ及びカバー層の厚さを測定して得ることができる。
一方、本発明の一実施形態によれば、第１及び第２外部電極３１ａ、３２ａは、セラミック本体１０の第１及び第２主面Ｓ１、Ｓ２に延びて形成され、第１及び第２主面Ｓ１、Ｓ２に形成された第１及び第２外部電極３１ａ、３２ａの幅（ＢＷ）は、それぞれ２００μｍ以上であってもよいが、これに限定されるものではない。
このように第１及び第２外部電極３１ａ、３２ａの幅（ＢＷ）をそれぞれ２００μｍ以上にすることにより、インダクタンスを低減すると共に、積層セラミックキャパシタを基板に内蔵する際の回路及びビアとの接触不良の問題を解決することができる。
第１及び第２外部電極３１ａ、３２ａの幅（ＢＷ）がそれぞれ２００μｍ未満の場合は、積層セラミックキャパシタを基板に内蔵する際に回路及びビアとの接触不良の問題が発生し得る。
一方、第１及び第２主面Ｓ１、Ｓ２に形成された第１及び第２外部電極３１ａ、３２ａ間の距離Ｔｅは、１００μｍ以上であってもよい。
第１及び第２主面Ｓ１、Ｓ２に形成された第１及び第２外部電極３１ａ、３２ａ間の距離Ｔｅを１００μｍ以上にすることにより、信頼性に優れた積層セラミックキャパシタを実現することができる。
第１及び第２外部電極３１ａ、３２ａ間の距離Ｔｅが１００μｍ未満の場合は、異なる極性の電極間の距離が短くなり、ショート不良が発生し得る。
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法を説明するが、これに限定されるものではない。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、誘電体層を含むセラミックグリーンシートを用意する段階と、導電性金属粉末及びセラミック粉末を含む内部電極用導電性ペーストを用いて、前記セラミックグリーンシート上に内部電極パターンを形成する段階と、前記内部電極パターンが形成されたセラミックグリーンシートを積層して、内部に互いに対向するように配置される第１内部電極及び第２内部電極を含むアクティブ層を形成し、前記アクティブ層の上面又は下面にセラミックグリーンシートを積層してカバー層を形成することにより、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体を用意する段階と、前記セラミック本体の上面及び下面にサンドペーパーを挿入して積層、圧着する段階と、前記セラミック本体から前記サンドペーパーを除去した後に焼成する段階と、前記セラミック本体の第１側面及び第２側面に第１外部電極及び第２外部電極を形成する段階と、前記第１外部電極及び第２外部電極上に銅（Ｃｕ）を含む金属層を形成する段階と、前記セラミック本体及び金属層にサンドブラスト工法を適用して表面粗度を調整する段階とを含み、前記金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たすようにしてもよい。
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法においては、まず、チタン酸バリウム（ＢａＴｉＯ３）粉末などを含むスラリーをキャリアフィルム上に塗布及び乾燥して複数のセラミックグリーンシートを用意する。これにより、誘電体層を形成することができる。
前記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを形成し、前記スラリーをドクターブレード法により数μｍの厚さのシート状にすることにより製造してもよい。
次に、ニッケル粒子の平均粒径が０．１〜０．２μｍであるニッケル粉末を４０〜５０重量部含む内部電極用導電性ペーストを用意する。
前記セラミックグリーンシート上に前記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後に４００〜５００層積層してアクティブ層を形成し、前記アクティブ層の上面又は下面にセラミックグリーンシートを積層してカバー層を形成することにより、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体１０を製造する。
セラミック本体１０の上面及び下面にサンドペーパーを挿入して積層、圧着、及び焼成する段階は、セラミック本体１０の表面粗さを形成するためのものであって、Ｐ１００〜Ｐ３０００のサンドペーパーを適用することで人為的に粗さを形成することができ、セラミック本体１０の表面の一部の粗度のみを高めることができ、積層セラミック電子部品の信頼性に影響を与えることなく、セラミック本体１０の表面粗さを形成することができる。
セラミック本体１０の圧着工程時に表面にサンドペーパーを挿入してサンドペーパーの表面粗度をセラミック本体１０の表面に転写してもよいが、これはセラミック本体１０の表面に粗さを形成するためのものであり、前記サンドペーパーとしてはＰ１００〜Ｐ３０００のものを使用してもよい。
前記サンドペーパーの「Ｐ」は、ＦＥＰＡ［ｔｈｅ Ｅｕｒｏｐｅａｎ ＦＥＰＡ（Ｆｅｄｅｒａｔｉｏｎ ｏｆ Ｅｕｒｏｐｅａｎ Ｐｒｏｄｕｃｅｒｓ ｏｆ Ａｂｒａｓｉｖｅｓ） 「Ｐ」ｇｒａｄｅ］の粒径標準を示す記号である。
次に、セラミック本体１０の第１側面及び第２側面に第１外部電極３１ａ及び第２外部電極３２ａを形成し、その後、第１外部電極３１ａ及び第２外部電極３２ａ上に銅（Ｃｕ）を含む金属層３１ｂ、３２ｂを形成してもよい。
前記銅（Ｃｕ）を含む金属層３１ｂ、３２ｂを形成する段階は、特に限定されるものではないが、例えばめっきにより行ってもよい。
第１外部電極３１ａ及び第２外部電極３２ａ上に銅（Ｃｕ）を含む金属層３１ｂ、３２ｂを形成する段階においては、セラミック本体１０の焼成が完了した後に人為的に銅（Ｃｕ）を含む金属層３１ｂ、３２ｂの表面粗さを形成、調整するために、サンドブラスト工法を適用してもよい。
前記サンドブラスト工法も、銅（Ｃｕ）を含む金属層３１ｂ、３２ｂの表面粗度のみを高めることができるため、積層セラミック電子部品の信頼性に影響を与えない。
その他、前述した本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じ部分についてはここでは省略する。
図６は本発明の他の実施形態による積層セラミック電子部品内蔵型プリント基板を示す断面図である。
図６に示す基板内蔵用積層セラミック電子部品は、図１〜図５を参照して説明した積層セラミック電子部品１００と実質的に同一であるため、同一又は類似の構成要素には同一の符号を付し、繰り返し説明は省略する。
図６を参照すると、本発明の他の実施形態による積層セラミック電子部品内蔵型プリント基板２００は、絶縁基板１１０と、誘電体層１１を含み、互いに対向する第１、第２主面Ｓ１、Ｓ２、互いに対向する第１、第２側面Ｓ５、Ｓ６、及び互いに対向する第１、第２端面Ｓ３、Ｓ４を有し、厚さが２５０μｍ以下のセラミック本体１０、誘電体層１１を介して互いに対向するように配置され、第１側面Ｓ５又は第２側面Ｓ６に交互に露出する第１内部電極２１及び第２内部電極２２、セラミック本体１０の第１側面Ｓ５に形成されて第１内部電極２１と電気的に接続される第１外部電極３１ａ及びセラミック本体１０の第２側面Ｓ６に形成されて第２内部電極２２と電気的に接続される第２外部電極３２ａ、並びに第１外部電極３１ａ及び第２外部電極３２ａ上に形成された銅（Ｃｕ）を含む金属層３１ｂ、３２ｂを含み、セラミック本体１０は、第１内部電極２１及び第２内部電極２２を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、金属層３１ｂ、３２ｂの厚さをｔｐとするとき、ｔｐ≧５μｍを満たす、基板内蔵用積層セラミック電子部品１００とを含んでもよい。
セラミック本体１０の厚さｔｓは、第１主面Ｓ１と第２主面Ｓ２との間の距離であってもよい。
本発明の他の実施形態による積層セラミック電子部品内蔵型プリント基板２００に含まれる積層セラミック電子部品１００においては、電流の経路を短縮するために、第１及び第２外部電極３１ａ、３２ａをセラミック本体１０の第１、第２側面Ｓ５、Ｓ６に形成してもよい。
セラミック本体１０の幅Ｗは、第１外部電極３１ａが形成された第１側面Ｓ５と第２外部電極３２ａが形成された第２側面Ｓ６との間の距離であり、セラミック本体１０の長さＬは、第１端面Ｓ３と第２端面Ｓ４との間の距離であってもよい。
本発明の一実施形態によれば、第１外部電極３１ａが形成された第１側面Ｓ５と第２外部電極３２ａが形成された第２側面Ｓ６との間の距離（セラミック本体１０の幅Ｗ）は、第１端面Ｓ３と第２端面Ｓ４との間の距離（セラミック本体１０の長さＬ）より短いか等しくしてもよい。
これにより、第１及び第２外部電極３１ａ、３２ａ間の距離が短くなるため、電流の経路が短縮され、従って、電流ループが小さくなり、インダクタンスが減少する。
このように、第１及び第２外部電極３１ａ、３２ａをセラミック本体１０の第１及び第２側面Ｓ５、Ｓ６に形成し、セラミック本体１０の幅Ｗ（すなわち、第１及び第２外部電極３１ａ、３２ａ間の距離）がセラミック本体１０の長さＬより短いか等しくなるようにした積層セラミック電子部品を、ＲＧＣ又はＬＩＣＣともいう。
絶縁基板１１０は、図６に示すように、絶縁層１１０ａ、１１０ｂ、１１０ｃを含む構造からなり、必要に応じて、様々な形態の層間回路を構成する導電性パターン１２０及び導電性ビアホール１４０を含んでもよい。このような絶縁基板１１０は、内部に積層セラミック電子部品１００を含むプリント基板２００であってもよい。
積層セラミック電子部品１００は、プリント基板２００に挿入された後、プリント基板２００の熱処理工程などの後工程中に様々な苛酷な環境にさらされる。
特に、熱処理工程でのプリント基板２００の収縮及び膨張は、プリント基板２００の内部に挿入された積層セラミック電子部品１００に直接伝達され、積層セラミック電子部品１００とプリント基板２００との接着面にストレスを加える。
積層セラミック電子部品１００とプリント基板２００との接着面に加わったストレスが接着強度よりも高い場合、接着面が剥離するデラミネーション不良を発生させる。
積層セラミック電子部品１００とプリント基板２００との接着強度は、積層セラミック電子部品１００とプリント基板２００との電気化学的結合力及び接着面の有効表面積に比例するが、積層セラミック電子部品１００とプリント基板２００との接着面の有効表面積を向上させるために、積層セラミック電子部品１００の表面粗度を制御することにより、積層セラミック電子部品１００とプリント基板２００間のデラミネーション現象を改善することができる。また、プリント基板内蔵用積層セラミック電子部品１００の表面粗度によるプリント基板２００との接着面のデラミネーション発生頻度を確認することができる。
以下、実施例を挙げて本発明をより詳細に説明するが、本発明がこれに限定されるものではない。
本発明の実施形態による基板内蔵用積層セラミック電子部品の第１及び第２主面に形成された第１及び第２外部電極のそれぞれの幅による積層セラミックキャパシタと基板内のビアとの接触不良有無、金属層３１ｂ、３２ｂの厚さによるビア加工不良有無、金属層３１ｂ、３２ｂの表面粗度及びセラミック本体１０の表面粗度による接着面のデラミネーション発生頻度を確認するために、第１及び第２外部電極のそれぞれの幅、金属層３１ｂ、３２ｂの厚さ及び表面粗度、セラミック本体１０の表面粗度を変化させて、モバイルフォンのマザーボード用チップ部品の通常の条件である８５℃、相対湿度８５％で積層セラミック電子部品が内蔵された基板を３０分間放置した後、それぞれの実験を行った。
下記表１は、第１及び第２主面に形成された第１及び第２外部電極のそれぞれの幅による積層セラミックキャパシタと基板内のビアとの接触不良有無を示すものである。
Figure 2014130987
 ×：不良率２０％以上
△：不良率５％〜２０％ ○：不良率０．０１％〜５％ ◎：不良率０．０１％未満
上記表１を参照すると、前記第１及び第２外部電極のそれぞれの幅が２００μｍ以上の場合は、積層セラミックキャパシタと基板内のビアとの接触不良の問題がないことが分かる。
それに対して、前記第１及び第２外部電極のそれぞれの幅が２００μｍ未満の場合は、積層セラミックキャパシタと基板内のビアとの接触不良の問題があることが分かる。
下記表２は、金属層３１ｂ、３２ｂの厚さによるビア加工不良有無を示すものである。
Figure 2014130987
 ×：不良率１０％以上
△：不良率１％〜１０％ ○：不良率０．０１％〜１％ ◎：不良率０．０１％未満
上記表２を参照すると、金属層３１ｂ、３２ｂの厚さが５μｍ以上の場合は、基板内のビア加工に優れ、信頼性に優れた積層セラミックキャパシタを実現できることが分かる。
それに対して、金属層３１ｂ、３２ｂの厚さが５μｍ未満の場合は、基板内のビア加工時に不良が発生し得ることが分かる。
下記表３は、金属層３１ｂ、３２ｂの表面粗度による接着面のデラミネーション発生頻度を示すものである。
Figure 2014130987
 ×：不良率５％以上
△：不良率１％〜５％ ○：不良率０．０１％〜１％ ◎：不良率０．０１％未満
上記表３を参照すると、金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ以上の場合は、接着面のデラミネーション発生頻度が低く、信頼性に優れた積層セラミックキャパシタを実現できることが分かる。
それに対して、金属層３１ｂ、３２ｂの表面粗度が２００ｎｍ未満の場合は、接着面のデラミネーション発生頻度が高く、信頼性に問題があることが分かる。
下記表４は、セラミック本体１０の表面粗度による接着面のデラミネーション発生頻度を示すものである。
Figure 2014130987
 ×：不良率５％以上
△：不良率１％〜５％ ○：不良率０．０１％〜１％ ◎：不良率０．０１％未満
上記表４を参照すると、セラミック本体１０の表面粗度が１２０ｎｍ以上の場合は、接着面のデラミネーション発生頻度が低く、信頼性に優れた積層セラミックキャパシタを実現できることが分かる。
それに対して、セラミック本体１０の表面粗度が１２０ｎｍ未満の場合は、接着面のデラミネーション発生頻度が高く、信頼性に問題があることが分かる。
本発明は、前述した実施形態及び添付された図面により限定されるものではなく、添付された請求の範囲により限定される。よって、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当該技術分野における通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえるであろう。
１０ セラミック本体
１１ 誘電体層
２１ 第１内部電極
２２ 第２内部電極
３１、３２ 外部電極
３１ａ 第１外部電極
３２ａ 第２外部電極
３１ｂ、３２ｂ 金属層
１００ 基板内蔵用積層セラミック電子部品
２００ プリント基板
１１０ 絶縁基板
１１０ａ、１１０ｂ、１１０ｃ 絶縁層
１２０ 導電性パターン
１４０ 導電性ビアホール
本発明は、金属層の厚さを調整することにより基板内のビア加工に優れた基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板を提供すること、また、積層セラミック電子部品と基板間のデラミネーション現象を改善できるように接着特性を向上させると共に、低インダクタンスを実現して電気的性能を向上させることのできる、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板を提供することを目的とする。

Claims (18)

  1. 誘電体層を含み、互いに対向する第１、第２主面（Ｓ１、Ｓ２）、互いに対向する第１、第２側面（Ｓ５、Ｓ６）、及び互いに対向する第１、第２端面（Ｓ３、Ｓ４）を有し、厚さが２５０μｍ以下のセラミック本体と、
    前記誘電体層を介して互いに対向するように配置され、前記第１側面（Ｓ５）又は第２側面（Ｓ６）に交互に露出する第１内部電極及び第２内部電極と、
    前記セラミック本体の第１側面（Ｓ５）に形成されて前記第１内部電極と電気的に接続される第１外部電極及び前記セラミック本体の第２側面（Ｓ６）に形成されて前記第２内部電極と電気的に接続される第２外部電極と、
    前記第１外部電極及び第２外部電極上に形成された銅（Ｃｕ）を含む金属層とを含み、
    前記セラミック本体は、前記第１内部電極及び第２内部電極を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、
    前記金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たす、基板内蔵用積層セラミック電子部品。
  2. 前記セラミック本体の厚さが、前記第１主面（Ｓ１）と前記第２主面（Ｓ２）との間の距離であり、前記セラミック本体の幅が、前記第１外部電極が形成された前記第１側面（Ｓ５）と前記第２外部電極が形成された前記第２側面（Ｓ６）との間の距離であり、前記セラミック本体の長さが、前記第１端面（Ｓ３）と前記第２端面（Ｓ４）との間の距離である場合、前記セラミック本体の幅は、前記セラミック本体の長さより短いか等しい、請求項１に記載の基板内蔵用積層セラミック電子部品。
  3. 前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷとするとき、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項２に記載の基板内蔵用積層セラミック電子部品。
  4. 前記セラミック本体の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
  5. 前記金属層の表面粗度をＲａ２、前記金属層の厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項１に記載の基板内蔵用積層セラミック電子部品。
  6. 前記第１及び第２外部電極は、前記セラミック本体の第１及び第２主面に延びて形成され、前記第１及び第２主面に形成された第１及び第２外部電極の幅は、それぞれ２００μｍ以上である、請求項１に記載の基板内蔵用積層セラミック電子部品。
  7. 前記第１及び第２主面に形成された第１及び第２外部電極間の距離は、１００μｍ以上である、請求項６に記載の基板内蔵用積層セラミック電子部品。
  8. 前記カバー層の厚さ（ｔｃ）は、１μｍ以上、３０μｍ以下である、請求項１に記載の基板内蔵用積層セラミック電子部品。
  9. 前記金属層がめっきにより形成された、請求項１に記載の基板内蔵用積層セラミック電子部品。
  10. 絶縁基板と、
    誘電体層を含み、互いに対向する第１、第２主面（Ｓ１、Ｓ２）、互いに対向する第１、第２側面（Ｓ５、Ｓ６）、及び互いに対向する第１、第２端面（Ｓ３、Ｓ４）を有し、厚さが２５０μｍ以下のセラミック本体、前記誘電体層を介して互いに対向するように配置され、前記第１側面（Ｓ５）又は第２側面（Ｓ６）に交互に露出する第１内部電極及び第２内部電極、前記セラミック本体の第１側面（Ｓ５）に形成されて前記第１内部電極と電気的に接続される第１外部電極及び前記セラミック本体の第２側面（Ｓ６）に形成されて前記第２内部電極と電気的に接続される第２外部電極、並びに前記第１外部電極及び第２外部電極上に形成された銅（Ｃｕ）を含む金属層を含み、前記セラミック本体は、前記第１内部電極及び第２内部電極を含むアクティブ層と、前記アクティブ層の上面又は下面に形成されたカバー層とを含み、前記金属層の厚さをｔｐとするとき、ｔｐ≧５μｍを満たす、基板内蔵用積層セラミック電子部品と
    を含む、積層セラミック電子部品内蔵型プリント基板。
  11. 前記セラミック本体の厚さが、前記第１主面（Ｓ１）と前記第２主面（Ｓ２）との間の距離であり、前記セラミック本体の幅が、前記第１外部電極が形成された前記第１側面（Ｓ５）と前記第２外部電極が形成された前記第２側面（Ｓ６）との間の距離であり、前記セラミック本体の長さが、前記第１端面（Ｓ３）と前記第２端面（Ｓ４）との間の距離である場合、前記セラミック本体の幅は、前記セラミック本体の長さより短いか等しい、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
  12. 前記セラミック本体の長さをＬ、前記セラミック本体の幅をＷとするとき、０．５Ｌ≦Ｗ≦Ｌを満たす、請求項１１に記載の積層セラミック電子部品内蔵型プリント基板。
  13. 前記セラミック本体の表面粗度をＲａ１、前記カバー層の厚さをｔｃとするとき、１２０ｎｍ≦Ｒａ１≦ｔｃを満たす、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
  14. 前記金属層の表面粗度をＲａ２、前記金属層の厚さをｔｐとするとき、２００ｎｍ≦Ｒａ２≦ｔｐを満たす、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
  15. 前記第１及び第２外部電極は、前記セラミック本体の第１及び第２主面に延びて形成され、前記第１及び第２主面に形成された第１及び第２外部電極の幅は、それぞれ２００μｍ以上である、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
  16. 前記第１及び第２主面に形成された第１及び第２外部電極間の距離は、１００μｍ以上である、請求項１５に記載の積層セラミック電子部品内蔵型プリント基板。
  17. 前記カバー層の厚さ（ｔｃ）は、１μｍ以上、３０μｍ以下である、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
  18. 前記金属層がめっきにより形成された、請求項１０に記載の積層セラミック電子部品内蔵型プリント基板。
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