JP2001156211A - コンデンサ内蔵型配線基板 - Google Patents
コンデンサ内蔵型配線基板Info
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Ceramic Capacitors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】コンデンサ素子によって半導体素子の高速動作
に起因する信号ノイズを低減するとともに、コンデンサ
によるインダクタンスを低減する。 【解決手段】絶縁基板１の内部に、コンデンサ素子３を
内蔵するとともに、絶縁基板１の表面に半導体素子４を
搭載する搭載面を具備してなり、コンデンサ素子３が、
２個以上の正電極６ａおよび２個以上の負電極６ｂを具
備するとともに、コンデンサ素子３と絶縁基板１表面と
の間の絶縁基板１内部に、第１および第２の導体層８，
９を形成し、コンデンサ素子３のすべての正電極６ａを
第１の導体層８に、コンデンサ素子３のすべての負電極
６ｂを第２の導体層９にそれぞれ電気的に接続するとと
もに、第１および第２の導体層８、９からそれぞれ絶縁
基板１表面に達するビアホール導体１０を形成し、この
ビアホール導体１０と半導体素子４とを接続する。
に起因する信号ノイズを低減するとともに、コンデンサ
によるインダクタンスを低減する。 【解決手段】絶縁基板１の内部に、コンデンサ素子３を
内蔵するとともに、絶縁基板１の表面に半導体素子４を
搭載する搭載面を具備してなり、コンデンサ素子３が、
２個以上の正電極６ａおよび２個以上の負電極６ｂを具
備するとともに、コンデンサ素子３と絶縁基板１表面と
の間の絶縁基板１内部に、第１および第２の導体層８，
９を形成し、コンデンサ素子３のすべての正電極６ａを
第１の導体層８に、コンデンサ素子３のすべての負電極
６ｂを第２の導体層９にそれぞれ電気的に接続するとと
もに、第１および第２の導体層８、９からそれぞれ絶縁
基板１表面に達するビアホール導体１０を形成し、この
ビアホール導体１０と半導体素子４とを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩチップなど
の電子部品を表面に実装した配線基板に関するものであ
り、具体的には、配線基板内部にコンデンサ素子を内蔵
してなる低インダクタンスの配線基板に関するものであ
る。
の電子部品を表面に実装した配線基板に関するものであ
り、具体的には、配線基板内部にコンデンサ素子を内蔵
してなる低インダクタンスの配線基板に関するものであ
る。
【０００２】
【従来技術】近年、通信機器の普及に伴い、高速動作が
求められる電子機器が広く使用されるようになり、さら
にこれに伴って高速動作が可能なパッケージが求められ
ている。このような高速動作を行うためには、電気信号
ノイズを極力低減する必要がある。そのためには、コン
デンサ等の受動電子部品を能動電子素子の近傍に配置
し、電子回路の配線長を極力短くすることにより、配線
部のインダクタンスを低減することが必要とされてい
る。
求められる電子機器が広く使用されるようになり、さら
にこれに伴って高速動作が可能なパッケージが求められ
ている。このような高速動作を行うためには、電気信号
ノイズを極力低減する必要がある。そのためには、コン
デンサ等の受動電子部品を能動電子素子の近傍に配置
し、電子回路の配線長を極力短くすることにより、配線
部のインダクタンスを低減することが必要とされてい
る。
【０００３】このような問題に対処する方法として、例
えば、特開平７−１４２８７１号には、電源層から引き
出された平面パターンと、グランド層から引き出された
平面パターンとの間でバイパスコンデンサを形成させる
ことが提案されている。
えば、特開平７−１４２８７１号には、電源層から引き
出された平面パターンと、グランド層から引き出された
平面パターンとの間でバイパスコンデンサを形成させる
ことが提案されている。
【０００４】また、特開平１０−９２９６６号によれ
ば、半導体素子を気密封止したキャビティの近傍にチッ
プコンデンサを実装して、できるだけ半導体素子の近傍
にチップコンデンサを配置することが提案されている。
ば、半導体素子を気密封止したキャビティの近傍にチッ
プコンデンサを実装して、できるだけ半導体素子の近傍
にチップコンデンサを配置することが提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、この特
開平７−１４２８７１号の構造では基板内部の電源層や
グランド層からの引き出しに用いられる平面電極面とを
結線する少数のビアホール導体では電磁界の集中が発生
すること、また、結線するためのビアホール導体の数を
増加させると誘電体層の容量が低下してしまう問題があ
った。
開平７−１４２８７１号の構造では基板内部の電源層や
グランド層からの引き出しに用いられる平面電極面とを
結線する少数のビアホール導体では電磁界の集中が発生
すること、また、結線するためのビアホール導体の数を
増加させると誘電体層の容量が低下してしまう問題があ
った。
【０００６】また、特開平１０−９２９６６号によれ
ば、１対の正負極を有するコンデンサをキャビティ内の
一つの段に配置するものの、コンデンサは、半導体素子
の結線部と異なる部分に実装されているために、コンデ
ンサと半導体素子とを結線するためには絶縁基板内のビ
アホール導体や配線回路層で引き回す必要があるために
配線長が長くなりインダクタンスが高くなってしまう。
ば、１対の正負極を有するコンデンサをキャビティ内の
一つの段に配置するものの、コンデンサは、半導体素子
の結線部と異なる部分に実装されているために、コンデ
ンサと半導体素子とを結線するためには絶縁基板内のビ
アホール導体や配線回路層で引き回す必要があるために
配線長が長くなりインダクタンスが高くなってしまう。
【０００７】従って、本発明は、半導体素子の高速動作
に起因する信号ノイズを低減するとともに、半導体素子
近傍に配置したコンデンサによるインダクタンスを効果
的に低減した配線基板の構造を提供することを目的とす
るものである。
に起因する信号ノイズを低減するとともに、半導体素子
近傍に配置したコンデンサによるインダクタンスを効果
的に低減した配線基板の構造を提供することを目的とす
るものである。
【０００８】
【課題を解決するための手段】本発明者らは、絶縁基板
の内部に、コンデンサ素子を内蔵するとともに、前記絶
縁基板の表面に電子部品を搭載する搭載面を具備してな
るコンデンサ内蔵型配線基板における上記の課題に対し
て検討を重ねた結果、絶縁基板内に内蔵するコンデンサ
素子として、２個以上の正電極および２個以上の負電極
を具備するコンデンサを用いるとともに、該コンデンサ
素子と前記絶縁基板表面との間の絶縁基板内部に、第１
および第２の導体層を形成し、前記コンデンサのすべて
の正電極を前記第１の導体層に、前記コンデンサのすべ
ての負電極と第２の導体層にそれぞれ電気的に接続する
とともに、前記第１および第２の導体層からそれぞれ前
記絶縁基板表面に達するビアホール導体を形成し、この
ビアホール導体と基板表面に搭載される半導体素子など
の電子部品とを電気的に接続することにより、上記の目
的が達成できることを見いだしたものである。
の内部に、コンデンサ素子を内蔵するとともに、前記絶
縁基板の表面に電子部品を搭載する搭載面を具備してな
るコンデンサ内蔵型配線基板における上記の課題に対し
て検討を重ねた結果、絶縁基板内に内蔵するコンデンサ
素子として、２個以上の正電極および２個以上の負電極
を具備するコンデンサを用いるとともに、該コンデンサ
素子と前記絶縁基板表面との間の絶縁基板内部に、第１
および第２の導体層を形成し、前記コンデンサのすべて
の正電極を前記第１の導体層に、前記コンデンサのすべ
ての負電極と第２の導体層にそれぞれ電気的に接続する
とともに、前記第１および第２の導体層からそれぞれ前
記絶縁基板表面に達するビアホール導体を形成し、この
ビアホール導体と基板表面に搭載される半導体素子など
の電子部品とを電気的に接続することにより、上記の目
的が達成できることを見いだしたものである。
【０００９】特に、前記導体層と前記絶縁基板表面との
間の絶縁層の厚みが０．３ｍｍ以下であることが望まし
い。
間の絶縁層の厚みが０．３ｍｍ以下であることが望まし
い。
【００１０】即ち、本発明によれば、内蔵コンデンサ素
子として、２つ以上の正電極と２つ以上の負電極とを有
するコンデンサ素子が低インダクタンスであることに加
え、この低インダクタンスのコンデンサと電子部品とを
接続するにあたり、コンデンサの各正電極および負電極
をそれぞれ１つの導体層に接続した後、この導体層と電
気部品とをビアホール導体を経由して接続するととも
に、導体層と基板表面との間に存在する絶縁層の厚みを
薄くすることによって、導体層と電子部品との距離を短
くできるためにインダクタンスの低減化を有効的に図る
ことができる。
子として、２つ以上の正電極と２つ以上の負電極とを有
するコンデンサ素子が低インダクタンスであることに加
え、この低インダクタンスのコンデンサと電子部品とを
接続するにあたり、コンデンサの各正電極および負電極
をそれぞれ１つの導体層に接続した後、この導体層と電
気部品とをビアホール導体を経由して接続するととも
に、導体層と基板表面との間に存在する絶縁層の厚みを
薄くすることによって、導体層と電子部品との距離を短
くできるためにインダクタンスの低減化を有効的に図る
ことができる。
【００１１】
【発明の実施の形態】本発明のコンデンサ内蔵型配線基
板の一実施例における概略断面図を示す図１をもとに詳
細に説明する。本発明における配線基板Ａは、絶縁基板
１の内部にキャビティ２が形成されており、そのキャビ
ティ２内にコンデンサ素子３が内蔵されている。また、
配線基板Ａのコンデンサ素子３が内蔵される直上には、
電子部品として半導体素子４が実装されている。
板の一実施例における概略断面図を示す図１をもとに詳
細に説明する。本発明における配線基板Ａは、絶縁基板
１の内部にキャビティ２が形成されており、そのキャビ
ティ２内にコンデンサ素子３が内蔵されている。また、
配線基板Ａのコンデンサ素子３が内蔵される直上には、
電子部品として半導体素子４が実装されている。
【００１２】本発明において、絶縁基板１内に内蔵され
るコンデンサ素子３は、２つ以上の正電極と２つ以上の
負電極を具備するものである。このようなコンデンサ素
子３の一例を図２の概略斜視図に示した。この図２のコ
ンデンサ素子３は、ＢａＴｉＯ3を主成分とするセラミ
ック誘電体層５を積層して形成された直方状の積層体か
らなる積層型セラミックコンデンサからなるものであっ
て、その積層体の外表面には、４つの正電極６ａと４つ
の負電極６ｂとが独立して均等に配置形成されている。
図２（ａ）のコンデンサ素子においては、負電極６ｂは
各辺の中央部に、正電極６ａは、各角部に形成されてい
る。
るコンデンサ素子３は、２つ以上の正電極と２つ以上の
負電極を具備するものである。このようなコンデンサ素
子３の一例を図２の概略斜視図に示した。この図２のコ
ンデンサ素子３は、ＢａＴｉＯ3を主成分とするセラミ
ック誘電体層５を積層して形成された直方状の積層体か
らなる積層型セラミックコンデンサからなるものであっ
て、その積層体の外表面には、４つの正電極６ａと４つ
の負電極６ｂとが独立して均等に配置形成されている。
図２（ａ）のコンデンサ素子においては、負電極６ｂは
各辺の中央部に、正電極６ａは、各角部に形成されてい
る。
【００１３】また、積層体の各セラミック誘電体層５間
には、図２（ｂ）に示されるようなパターンの正極用内
部電極７ａと図２（ｃ）に示されるようなパターンの負
極用内部電極７ｂとが交互に形成されており、正極用内
部電極７ａは、正電極６ａと、負極用内部電極７ｂは負
電極６ｂと積層体の端面でそれぞれ電気的に接続されて
いる。
には、図２（ｂ）に示されるようなパターンの正極用内
部電極７ａと図２（ｃ）に示されるようなパターンの負
極用内部電極７ｂとが交互に形成されており、正極用内
部電極７ａは、正電極６ａと、負極用内部電極７ｂは負
電極６ｂと積層体の端面でそれぞれ電気的に接続されて
いる。
【００１４】一方、内蔵された上記の構造のコンデンサ
素子３の電子部品搭載面表面との間の絶縁基板１内部に
は、第１の導体層８、および第２の導体層９が形成され
ている。そして、この第１の導体層８は、図３（ａ）の
パターン図に示すように、コンデンサ素子３の４つの正
電極６ａと、この正電極６ａから直上に絶縁層を垂直に
貫通して形成されたビアホール導体１０を介して電気的
に接続されている。
素子３の電子部品搭載面表面との間の絶縁基板１内部に
は、第１の導体層８、および第２の導体層９が形成され
ている。そして、この第１の導体層８は、図３（ａ）の
パターン図に示すように、コンデンサ素子３の４つの正
電極６ａと、この正電極６ａから直上に絶縁層を垂直に
貫通して形成されたビアホール導体１０を介して電気的
に接続されている。
【００１５】また、同様に、第２の導体層９は、図３
（ｂ）に示すパターン図に示すように、コンデンサ素子
３の４つの負電極６ｂと、この負電極６ｂから直上に絶
縁層を垂直に貫通して形成されたビアホール導体１１を
介して電気的に接続されている。
（ｂ）に示すパターン図に示すように、コンデンサ素子
３の４つの負電極６ｂと、この負電極６ｂから直上に絶
縁層を垂直に貫通して形成されたビアホール導体１１を
介して電気的に接続されている。
【００１６】なお、第１の導体層８には、負電極６ｂと
第２の導体層９とを接続するビアホール導体１１と接触
しないように、導体が形成された開口１２が形成されて
いる。
第２の導体層９とを接続するビアホール導体１１と接触
しないように、導体が形成された開口１２が形成されて
いる。
【００１７】そして、コンデンサ素子３の正電極６ａと
接続された第１の導体層８には、さらに、電子部品搭載
面にかけてビアホール導体１３が形成されており、基板
表面に設けられた正電極用ランド１４と接続されてお
り、また同様に、コンデンサ素子３の負電極６ｂと接続
された第２の導体層９には、さらに、電子部品搭載面に
かけてビアホール導体１５が形成されており、基板表面
に設けられた負電極用ランド１６と接続されている。
接続された第１の導体層８には、さらに、電子部品搭載
面にかけてビアホール導体１３が形成されており、基板
表面に設けられた正電極用ランド１４と接続されてお
り、また同様に、コンデンサ素子３の負電極６ｂと接続
された第２の導体層９には、さらに、電子部品搭載面に
かけてビアホール導体１５が形成されており、基板表面
に設けられた負電極用ランド１６と接続されている。
【００１８】そして、絶縁基板１の表面に搭載された半
導体素子４のバンプと、前記正電極用ランド１４および
負電極用ランド１６と電気的に接続されている。
導体素子４のバンプと、前記正電極用ランド１４および
負電極用ランド１６と電気的に接続されている。
【００１９】本発明によれば、配線基板Ａ内に内蔵する
コンデンサ素子３として、複数の正電極および負電極を
具備するコンデンサ素子を用いることによって、一般的
な１つの正電極および１つの負電極を具備するコンデン
サ素子に比較して、インダクタンスを低減することがで
きる。これは電極部の電磁界の集中が抑えられることに
よるものである。
コンデンサ素子３として、複数の正電極および負電極を
具備するコンデンサ素子を用いることによって、一般的
な１つの正電極および１つの負電極を具備するコンデン
サ素子に比較して、インダクタンスを低減することがで
きる。これは電極部の電磁界の集中が抑えられることに
よるものである。
【００２０】このように、コンデンサ素子３の複数の正
電極６ａおよび負電極６ｂを一旦ビアホール導体１０、
１１によってそれぞれ導体層８、９にそれぞれ集約した
後、この導体層８、９からビアホール導体１３、１５に
よって基板表面に導出させることによって、コンデンサ
素子３の正電極６ａや負電極６ｂから直接、基板表面に
ビアホール導体によって導出するのに比較して、インダ
クタンスを低減することができる。これは、ビアホール
導体部に集中した電磁界を平面な導体層上にて分散させ
ることができるためである。
電極６ａおよび負電極６ｂを一旦ビアホール導体１０、
１１によってそれぞれ導体層８、９にそれぞれ集約した
後、この導体層８、９からビアホール導体１３、１５に
よって基板表面に導出させることによって、コンデンサ
素子３の正電極６ａや負電極６ｂから直接、基板表面に
ビアホール導体によって導出するのに比較して、インダ
クタンスを低減することができる。これは、ビアホール
導体部に集中した電磁界を平面な導体層上にて分散させ
ることができるためである。
【００２１】さらに、本発明によれば、上記の構造にお
いて、コンデンサ素子３の上方に位置する絶縁層の厚み
を薄くすることにより、半導体素子４とコンデンサ素子
との接続距離を小さくすることができる結果、さらにイ
ンダクタンスを低減することができる。
いて、コンデンサ素子３の上方に位置する絶縁層の厚み
を薄くすることにより、半導体素子４とコンデンサ素子
との接続距離を小さくすることができる結果、さらにイ
ンダクタンスを低減することができる。
【００２２】具体的には、コンデンサ素子３の上方に形
成されている絶縁層の厚みｘ、言い換えれば、基板表面
からコンデンサ素子３までの埋設距離を０．３ｍｍ以下
とすることによって効果的にインダクタンスを低減する
ことができる。
成されている絶縁層の厚みｘ、言い換えれば、基板表面
からコンデンサ素子３までの埋設距離を０．３ｍｍ以下
とすることによって効果的にインダクタンスを低減する
ことができる。
【００２３】また、図１に示すように、配線基板Ａ内に
内蔵されたコンデンサ素子３の下面側には、コンデンサ
素子３の電極６とそれぞれ接続されたビアホール導体１
７によって、配線基板Ａの裏面のパッド１８に導出され
ており、このパッド１８を電源に接続することができ
る。
内蔵されたコンデンサ素子３の下面側には、コンデンサ
素子３の電極６とそれぞれ接続されたビアホール導体１
７によって、配線基板Ａの裏面のパッド１８に導出され
ており、このパッド１８を電源に接続することができ
る。
【００２４】本発明のコンデンサ内蔵型配線基板Ａにお
ける絶縁基板１の材質としては、上記のようなコンデン
サ素子内蔵構造が形成可能であれば、いわゆる焼結体か
らなるセラミック系絶縁材料、または絶縁成分として少
なくとも有機樹脂を含有する有機系絶縁材料のいずれで
あってもよいが、あらかじめ形成された複数の電極を具
備するコンデンサ素子３を基板内部に埋設した構造を形
成する上では、焼結工程を必要としない有機系絶縁材料
からなることが望ましい。
ける絶縁基板１の材質としては、上記のようなコンデン
サ素子内蔵構造が形成可能であれば、いわゆる焼結体か
らなるセラミック系絶縁材料、または絶縁成分として少
なくとも有機樹脂を含有する有機系絶縁材料のいずれで
あってもよいが、あらかじめ形成された複数の電極を具
備するコンデンサ素子３を基板内部に埋設した構造を形
成する上では、焼結工程を必要としない有機系絶縁材料
からなることが望ましい。
【００２５】そこで、次に絶縁基板として上記の有機系
絶縁材料からなる本発明のコンデンサ内蔵型配線基板の
製造方法について説明する。
絶縁材料からなる本発明のコンデンサ内蔵型配線基板の
製造方法について説明する。
【００２６】まず、エポキシ系樹脂、ポリフェニレンエ
ーテル樹脂などの熱硬化性樹脂、または熱硬化性樹脂と
シリカ、アルミナなどのセラミック粉末との混合材料か
らなる未硬化状態の絶縁シート、もしくはガラス繊維や
アラミド繊維の織布または不織布にエポキシ樹脂などの
熱硬化性樹脂を含浸した、未硬化状態のプリプレグを準
備する。
ーテル樹脂などの熱硬化性樹脂、または熱硬化性樹脂と
シリカ、アルミナなどのセラミック粉末との混合材料か
らなる未硬化状態の絶縁シート、もしくはガラス繊維や
アラミド繊維の織布または不織布にエポキシ樹脂などの
熱硬化性樹脂を含浸した、未硬化状態のプリプレグを準
備する。
【００２７】そして、まず図４の工程図に示すように、
上記プリプレグ２０に対して、コンデンサ素子を内蔵す
るキャビティ２１をパンチングなどによって形成する
（ａ）。一方、絶縁シート２２に対してビアホール２３
を形成しそのビアホール２３にＣｕ粉末などの導電性粉
末を含有する導電性ペーストを充填してビアホール導体
２４を形成する（ｂ）。その後、この絶縁シート２２の
表面に、導体層２５を形成する（ｃ）。この導体層２５
は例えば、Ｃｕ箔、Ａｌ箔などの金属箔をに絶縁シート
の表面に貼着した後、レジスト塗布、露光、現像、エッ
チング、レジスト除去の工程によって所定のパターンの
導体層を形成する方法、またはあらかじめ、樹脂フィル
ムの表面に前記金属箔を貼着して上記と同様にして所定
のパターンの導体層を形成したものを前記絶縁シートの
表面に転写する方法がある。このうち、後者の方法は、
絶縁シートがエッチング液などにさらされることがな
く、絶縁シートが劣化することがない点で後者の方が好
適である。
上記プリプレグ２０に対して、コンデンサ素子を内蔵す
るキャビティ２１をパンチングなどによって形成する
（ａ）。一方、絶縁シート２２に対してビアホール２３
を形成しそのビアホール２３にＣｕ粉末などの導電性粉
末を含有する導電性ペーストを充填してビアホール導体
２４を形成する（ｂ）。その後、この絶縁シート２２の
表面に、導体層２５を形成する（ｃ）。この導体層２５
は例えば、Ｃｕ箔、Ａｌ箔などの金属箔をに絶縁シート
の表面に貼着した後、レジスト塗布、露光、現像、エッ
チング、レジスト除去の工程によって所定のパターンの
導体層を形成する方法、またはあらかじめ、樹脂フィル
ムの表面に前記金属箔を貼着して上記と同様にして所定
のパターンの導体層を形成したものを前記絶縁シートの
表面に転写する方法がある。このうち、後者の方法は、
絶縁シートがエッチング液などにさらされることがな
く、絶縁シートが劣化することがない点で後者の方が好
適である。
【００２８】そして、プリプレグ２０のキャビティ２１
内にコンデンサ素子２６を設置するとともに、このプリ
プレグ２０の上下に、前記（ｂ）（ｃ）の製造方法を応
用して前記ビアホール導体２７や導体層２８、半導体素
子との接続用パッド２９を形成した絶縁シート３０ａ、
３０ｂ，３０ｃ，３０ｄ，３０ｅを積層し、この積層物
を前記絶縁シートおよびプリプレグ中の熱硬化性樹脂が
硬化するに充分な温度で加熱することにより、図１に示
したようなコンデンサ素子を内蔵した配線基板を作製す
ることができる。
内にコンデンサ素子２６を設置するとともに、このプリ
プレグ２０の上下に、前記（ｂ）（ｃ）の製造方法を応
用して前記ビアホール導体２７や導体層２８、半導体素
子との接続用パッド２９を形成した絶縁シート３０ａ、
３０ｂ，３０ｃ，３０ｄ，３０ｅを積層し、この積層物
を前記絶縁シートおよびプリプレグ中の熱硬化性樹脂が
硬化するに充分な温度で加熱することにより、図１に示
したようなコンデンサ素子を内蔵した配線基板を作製す
ることができる。
【００２９】なお、プリプレグ２０内に配設されたコン
デンサ素子２６の正電極および負電極と絶縁シートのビ
アホール導体との電気的な接続を行なうために、ビアホ
ール導体のコンデンサ素子との接続部および／またはコ
ンデンサ素子の正電極および負電極表面に熱硬化温度で
溶融可能な半田を塗布しておくことによって、コンデン
サ素子とビアホール導体との接続を確実に行なうことが
できる。
デンサ素子２６の正電極および負電極と絶縁シートのビ
アホール導体との電気的な接続を行なうために、ビアホ
ール導体のコンデンサ素子との接続部および／またはコ
ンデンサ素子の正電極および負電極表面に熱硬化温度で
溶融可能な半田を塗布しておくことによって、コンデン
サ素子とビアホール導体との接続を確実に行なうことが
できる。
【００３０】
【実施例】（１）ＢａＴｉＯ3系の複数のセラミック誘
電体シートの表面に、Ａｇ−Ｐｄの金属ペーストを用い
て図２に示したような正極用内部電極や負極用内部電極
のパターンをスクリーン印刷した。その後、それらのシ
ートを温度５５℃、圧力１５０ｋｇ／ｃｍ2下で積層密
着させ、グリーンの状態でカッターを用いて切断した
後、大気雰囲気１２２０℃の温度において焼成してコン
デンサ素体を作製した。
電体シートの表面に、Ａｇ−Ｐｄの金属ペーストを用い
て図２に示したような正極用内部電極や負極用内部電極
のパターンをスクリーン印刷した。その後、それらのシ
ートを温度５５℃、圧力１５０ｋｇ／ｃｍ2下で積層密
着させ、グリーンの状態でカッターを用いて切断した
後、大気雰囲気１２２０℃の温度において焼成してコン
デンサ素体を作製した。
【００３１】そして、このコンデンサ素体の外表面に、
Ａｇ−Ｐｄのペーストを正電極形成部および負電極形成
部に塗布して温度８５０℃で焼き付け、複数の正電極お
よび負電極を具備する図２で示したような８端子の積層
セラミックコンデンサを作製した。
Ａｇ−Ｐｄのペーストを正電極形成部および負電極形成
部に塗布して温度８５０℃で焼き付け、複数の正電極お
よび負電極を具備する図２で示したような８端子の積層
セラミックコンデンサを作製した。
【００３２】なお、このコンデンサ素子は、その寸法が
１．６×１．６×０．３（ｍｍ3）、静電容量が１１．
０ｎＦ、自己インダクタンスが８０（ｐＨ）であり、４
箇所の正電極と４箇所の負電極とが形成されたものであ
る。 （２）Ａ−ＰＰＥ（熱硬化型ポリフェニレンエーテル）
樹脂（硬化温度＝２００）５５体積％、ガラス織布４５
体積％のプリプレグを準備した。また、同じくプリプレ
グの一部に炭酸ガスレーザーによるトレパン加工により
収納するコンデンサの大きさよりもわずかに大きい縦
１．７ｍｍ×横１．７ｍｍのキャビティを形成した。 （３）一方、ＰＰＥ（ポリフェニレンエーテル）樹脂に
対しシリカ粉末５０体積％の割合となるように、ワニス
状態の樹脂と粉末を混合しドクターブレード法により、
厚さ１５０μｍの複数の絶縁シートを作製し、それらの
絶縁シートに、導体層と半導体素子のバンプと接続する
ためのビアホール導体、およびコンデンサ素子と導体層
とを接続するためのビアホール導体として、パンチング
で直径０．１ｍｍのビアホールを複数個形成し、表面に
銀をメッキした平均粒径が５μｍの銅粉末を含む導体ペ
ーストを充填してビアホール導体を形成した。なお、ビ
アホール導体としては、半導体素子のバンプの数に適合
して、４２〜２５２個のビアホール導体を形成した。 （４）一方、ポリエチレンテレフタレート（ＰＥＴ）樹
脂からなる転写シートの表面に接着剤を塗布し、厚さ１
２μｍ、表面粗さ０．８μｍの銅箔を一面に接着した。
そして、フォトレジスト（ドライフィルム）を塗布し露
光現像を行った後、これを塩化第二鉄溶液中に浸漬して
非パターン部をエッチング除去して正極用導体層および
負極用導体層を形成した。
１．６×１．６×０．３（ｍｍ3）、静電容量が１１．
０ｎＦ、自己インダクタンスが８０（ｐＨ）であり、４
箇所の正電極と４箇所の負電極とが形成されたものであ
る。 （２）Ａ−ＰＰＥ（熱硬化型ポリフェニレンエーテル）
樹脂（硬化温度＝２００）５５体積％、ガラス織布４５
体積％のプリプレグを準備した。また、同じくプリプレ
グの一部に炭酸ガスレーザーによるトレパン加工により
収納するコンデンサの大きさよりもわずかに大きい縦
１．７ｍｍ×横１．７ｍｍのキャビティを形成した。 （３）一方、ＰＰＥ（ポリフェニレンエーテル）樹脂に
対しシリカ粉末５０体積％の割合となるように、ワニス
状態の樹脂と粉末を混合しドクターブレード法により、
厚さ１５０μｍの複数の絶縁シートを作製し、それらの
絶縁シートに、導体層と半導体素子のバンプと接続する
ためのビアホール導体、およびコンデンサ素子と導体層
とを接続するためのビアホール導体として、パンチング
で直径０．１ｍｍのビアホールを複数個形成し、表面に
銀をメッキした平均粒径が５μｍの銅粉末を含む導体ペ
ーストを充填してビアホール導体を形成した。なお、ビ
アホール導体としては、半導体素子のバンプの数に適合
して、４２〜２５２個のビアホール導体を形成した。 （４）一方、ポリエチレンテレフタレート（ＰＥＴ）樹
脂からなる転写シートの表面に接着剤を塗布し、厚さ１
２μｍ、表面粗さ０．８μｍの銅箔を一面に接着した。
そして、フォトレジスト（ドライフィルム）を塗布し露
光現像を行った後、これを塩化第二鉄溶液中に浸漬して
非パターン部をエッチング除去して正極用導体層および
負極用導体層を形成した。
【００３３】なお、作製した配線回路層は、線幅が２０
μｍ、配線と配線との間隔が２０μｍの微細なパターン
である。 （５）そして、（２）で作製した絶縁シートの表面に、
転写シートの導体層側を絶縁シートに３０ｋｇ／ｃｍ2
の圧力で圧着した後、転写シートを剥がして、導体層を
絶縁シートに転写させた。 （６）次に、（２）で作製したキャビティが形成された
プリプレグのキャビティ内に（１）で作製した積層セラ
ミックコンデンサチップを仮設置し、チップの周りの隙
間にエポキシ樹脂４０体積％、シリカ６０体積％を充填
して仮固定した。
μｍ、配線と配線との間隔が２０μｍの微細なパターン
である。 （５）そして、（２）で作製した絶縁シートの表面に、
転写シートの導体層側を絶縁シートに３０ｋｇ／ｃｍ2
の圧力で圧着した後、転写シートを剥がして、導体層を
絶縁シートに転写させた。 （６）次に、（２）で作製したキャビティが形成された
プリプレグのキャビティ内に（１）で作製した積層セラ
ミックコンデンサチップを仮設置し、チップの周りの隙
間にエポキシ樹脂４０体積％、シリカ６０体積％を充填
して仮固定した。
【００３４】その表面に（３）（４）を経て作製された
導体層およびビアホール導体を有する２枚の絶縁シート
を積層し、さらに、更にその上に半導体素子搭載面とな
り、ビアホール導体および配線回路層が形成された１枚
の絶縁シートを仮積層しておき、その半導体素子の実装
面とは逆側の表面に、前記（１）で作製した内蔵用コン
デンサを載置し、コンデンサの表面に形成された電極と
ビアホール導体の端部の露出部が当接するように位置合
わせし、有機系接着剤によって仮固定した。 （７）そして、この積層物を２００℃で１時間加熱して
完全硬化させて多層配線基板を作製した。なお、加熱に
よる樹脂の流動で絶縁シートの空隙が収縮して絶縁層と
コンデンサチップとが密着しチップと絶縁層との隙間は
ほとんどなくなっていた。こうして、１層あたりの絶縁
層厚みが０．１０ｍｍの評価基板を作製した。
導体層およびビアホール導体を有する２枚の絶縁シート
を積層し、さらに、更にその上に半導体素子搭載面とな
り、ビアホール導体および配線回路層が形成された１枚
の絶縁シートを仮積層しておき、その半導体素子の実装
面とは逆側の表面に、前記（１）で作製した内蔵用コン
デンサを載置し、コンデンサの表面に形成された電極と
ビアホール導体の端部の露出部が当接するように位置合
わせし、有機系接着剤によって仮固定した。 （７）そして、この積層物を２００℃で１時間加熱して
完全硬化させて多層配線基板を作製した。なお、加熱に
よる樹脂の流動で絶縁シートの空隙が収縮して絶縁層と
コンデンサチップとが密着しチップと絶縁層との隙間は
ほとんどなくなっていた。こうして、１層あたりの絶縁
層厚みが０．１０ｍｍの評価基板を作製した。
【００３５】作製したコンデンサ内蔵型配線基板は、イ
ンピーダンスアナライザを用いて、周波数１．０ＭＨｚ
〜１．８ＭＨｚにおいて、インピーダンスの周波数特性
を測定し、同時に、１ＭＨｚでのコンデンサの容量値を
測定し、そして、ｆ0＝１／（２π（Ｌ・Ｃ）1/2）（式
中、ｆ0：共振周波数（Ｈｚ）、Ｃ：静電容量（Ｆ），
Ｌ：インダクタンス（Ｈ））に基づいて、共振周波数か
らインダクタンスを計算で求めた。
ンピーダンスアナライザを用いて、周波数１．０ＭＨｚ
〜１．８ＭＨｚにおいて、インピーダンスの周波数特性
を測定し、同時に、１ＭＨｚでのコンデンサの容量値を
測定し、そして、ｆ0＝１／（２π（Ｌ・Ｃ）1/2）（式
中、ｆ0：共振周波数（Ｈｚ）、Ｃ：静電容量（Ｆ），
Ｌ：インダクタンス（Ｈ））に基づいて、共振周波数か
らインダクタンスを計算で求めた。
【００３６】また、コンデンサ素子の上面の絶縁層の厚
みを表１のように変えて特性の変化を測定した。
みを表１のように変えて特性の変化を測定した。
【００３７】比較例 次に、導体層を介することなく、８端子電極コンデンサ
素子の１つの正電極および１つの負電極をビアホール導
体によって直接、基板表面に導出させた比較用評価基板
１（Ｎｏ．９）、コンデンサ素子を配線基板の表面に半
導体素子と並べて搭載させて、内部配線回路層を介して
半導体素子と接続した比較用配線基板２（Ｎｏ．１０）
を作製した。
素子の１つの正電極および１つの負電極をビアホール導
体によって直接、基板表面に導出させた比較用評価基板
１（Ｎｏ．９）、コンデンサ素子を配線基板の表面に半
導体素子と並べて搭載させて、内部配線回路層を介して
半導体素子と接続した比較用配線基板２（Ｎｏ．１０）
を作製した。
【００３８】また、内蔵するコンデンサ素子として、一
対の電極（正電極１つ、負電極１つ）の従来の積層セラ
ミックコンデンサを内蔵し、その電極と導体層を介する
ことなく、直接、ビアホール導体によって基板表面に導
出させた比較用配線基板３（Ｎｏ．１１）を作製し、同
様な評価を行なった。
対の電極（正電極１つ、負電極１つ）の従来の積層セラ
ミックコンデンサを内蔵し、その電極と導体層を介する
ことなく、直接、ビアホール導体によって基板表面に導
出させた比較用配線基板３（Ｎｏ．１１）を作製し、同
様な評価を行なった。
【００３９】
【表１】
【００４０】表１の結果から明らかなように、本発明に
基づき、複数の電極を有するコンデンサ素子を内蔵し、
正極用導体層および負極用導体層を形成した本発明のコ
ンデンサ内蔵型配線基板（試料Ｎｏ．１〜８）は、コン
デンサ素子を内蔵するものの正極用導体層および負極用
導体層を形成しない配線基板（試料Ｎｏ．１１）に比較
して、共振周波数が高く、インダクタンスを３００ｐＨ
以下とすることができた。また、本発明の配線基板にお
いては、絶縁層厚みを薄くするほどインダクタンスを低
減することができた。
基づき、複数の電極を有するコンデンサ素子を内蔵し、
正極用導体層および負極用導体層を形成した本発明のコ
ンデンサ内蔵型配線基板（試料Ｎｏ．１〜８）は、コン
デンサ素子を内蔵するものの正極用導体層および負極用
導体層を形成しない配線基板（試料Ｎｏ．１１）に比較
して、共振周波数が高く、インダクタンスを３００ｐＨ
以下とすることができた。また、本発明の配線基板にお
いては、絶縁層厚みを薄くするほどインダクタンスを低
減することができた。
【００４１】一方、コンデンサ素子を表面に実装した配
線基板（試料Ｎｏ．１０）は、サンプルから測定端子を
内層を通した周回回路となっているために、半導体素子
とコンデンサ素子とを０．３ｍｍに近接して実装しても
インダクタンスは内蔵型に比較して高い値であった。
線基板（試料Ｎｏ．１０）は、サンプルから測定端子を
内層を通した周回回路となっているために、半導体素子
とコンデンサ素子とを０．３ｍｍに近接して実装しても
インダクタンスは内蔵型に比較して高い値であった。
【００４２】
【発明の効果】 上述した通り、本発明によれば、コン
デンサ素子を内蔵した配線基板において、半導体素子な
どの電子部品の直下に２層の導体層を形成し、且つこの
２層の導体層に対して、配線基板内に内蔵された複数の
正電極および負電極を有するコンデンサ素子の各正電極
および負電極を接続し、それら２層の導体層の上側の絶
縁層を貫通するビアホール導体を介して基板表面に搭載
された電子部品と接続することによって、インダクタン
スを低減できること、ならびに配線基板表面に半導体素
子を実装した場合の動作における信号ノイズを効果的に
低減することができる。
デンサ素子を内蔵した配線基板において、半導体素子な
どの電子部品の直下に２層の導体層を形成し、且つこの
２層の導体層に対して、配線基板内に内蔵された複数の
正電極および負電極を有するコンデンサ素子の各正電極
および負電極を接続し、それら２層の導体層の上側の絶
縁層を貫通するビアホール導体を介して基板表面に搭載
された電子部品と接続することによって、インダクタン
スを低減できること、ならびに配線基板表面に半導体素
子を実装した場合の動作における信号ノイズを効果的に
低減することができる。
【図１】本発明のコンデンサ内蔵型配線基板の概略断面
図である。
図である。
【図２】本発明で用いられるコンデンサ素子を説明する
ためのものであって、（ａ）は、概略斜視図、（ｂ）は
正極用内部電極のパターン図、（ｃ）は負極用内部電極
パターン図である。
ためのものであって、（ａ）は、概略斜視図、（ｂ）は
正極用内部電極のパターン図、（ｃ）は負極用内部電極
パターン図である。
【図３】本発明の配線基板における（ａ）第１の導体層
のパターン図と、（ｂ）第２の導体層のパターン図であ
る。
のパターン図と、（ｂ）第２の導体層のパターン図であ
る。
【図４】本発明のコンデンサ内蔵型配線基板を製造する
ために工程図である。
ために工程図である。
Ａ 配線基板 １ 絶縁基板 ２ キャビティ ３ コンデンサ素子 ４ 半導体素子 ５ セラミック誘電体層 ６ａ 正電極 ６ｂ 負電極 ７ａ 正極用内部電極 ７ｂ 負極用内部電極 ８ 第１の導体層 ９ 第２の導体層 １０、１１、１７ ビアホール導体
Claims (4)
- 【請求項１】絶縁基板の内部に、コンデンサ素子を内蔵
するとともに、前記絶縁基板の表面に電子部品を搭載す
る搭載面を具備してなるコンデンサ内蔵型配線基板であ
って、前記コンデンサ素子が、２個以上の正電極および
２個以上の負電極を具備するとともに、該コンデンサ素
子と前記絶縁基板表面との間の絶縁基板内部に、第１お
よび第２の導体層を形成し、前記コンデンサのすべての
正電極を前記第１の導体層に、前記コンデンサのすべて
の負電極と第２の導体層にそれぞれ電気的に接続すると
ともに、前記第１および第２の導体層からそれぞれ前記
絶縁基板表面に達するビアホール導体を形成してなるこ
とを特徴とするコンデンサ内蔵型配線基板。 - 【請求項２】前記導体層と前記絶縁基板表面との間の絶
縁層の厚みが０．３ｍｍ以下であることを特徴とする請
求項１記載のコンデンサ内蔵型配線基板。 - 【請求項３】前記絶縁基板が、有機樹脂を含有すること
を特徴とする請求項１記載のコンデンサ内蔵型配線基
板。 - 【請求項４】前記コンデンサ素子が、積層セラミックコ
ンデンサからなることを特徴とする請求項１記載のコン
デンサ内蔵型配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33988099A JP3398351B2 (ja) | 1999-11-30 | 1999-11-30 | コンデンサ内蔵型配線基板 |
| US09/717,541 US6370013B1 (en) | 1999-11-30 | 2000-11-21 | Electric element incorporating wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33988099A JP3398351B2 (ja) | 1999-11-30 | 1999-11-30 | コンデンサ内蔵型配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156211A true JP2001156211A (ja) | 2001-06-08 |
| JP3398351B2 JP3398351B2 (ja) | 2003-04-21 |
Family
ID=18331702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33988099A Expired - Fee Related JP3398351B2 (ja) | 1999-11-30 | 1999-11-30 | コンデンサ内蔵型配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398351B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004006828A (ja) * | 2002-04-26 | 2004-01-08 | Ngk Spark Plug Co Ltd | 配線基板 |
| WO2006027876A1 (ja) * | 2004-09-03 | 2006-03-16 | Murata Manufacturing Co., Ltd. | チップ型電子部品を搭載したセラミック基板及びその製造方法 |
| WO2006082838A1 (ja) * | 2005-02-03 | 2006-08-10 | Matsushita Electric Industrial Co., Ltd. | 多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 |
| JP2009055067A (ja) * | 2005-03-07 | 2009-03-12 | Samsung Electro Mech Co Ltd | 基板内蔵用積層型チップキャパシタ及びこれを具備する印刷回路基板。 |
| JP2013073951A (ja) * | 2011-09-26 | 2013-04-22 | Tdk Corp | 貫通コンデンサ内蔵多層基板及び貫通コンデンサ内蔵多層基板の実装構造 |
| KR101301373B1 (ko) * | 2010-10-25 | 2013-08-29 | 삼성전기주식회사 | 커패시터 내장형 인쇄회로기판 |
| JP2014110417A (ja) * | 2012-12-04 | 2014-06-12 | Samsung Electro-Mechanics Co Ltd | 基板内蔵用積層セラミック電子部品及びその製造方法、基板内蔵用積層セラミック電子部品を備える印刷回路基板 |
| JP2014130987A (ja) * | 2012-12-28 | 2014-07-10 | Samsung Electro-Mechanics Co Ltd | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板 |
| WO2018063279A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Vertical embedded component in a printed circuit board blind hole |
-
1999
- 1999-11-30 JP JP33988099A patent/JP3398351B2/ja not_active Expired - Fee Related
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| KR100853144B1 (ko) | 2004-09-03 | 2008-08-20 | 가부시키가이샤 무라타 세이사쿠쇼 | 칩형 전자부품을 탑재한 세라믹 기판 및 그 제조방법 |
| WO2006027876A1 (ja) * | 2004-09-03 | 2006-03-16 | Murata Manufacturing Co., Ltd. | チップ型電子部品を搭載したセラミック基板及びその製造方法 |
| GB2437465B (en) * | 2005-02-03 | 2010-11-17 | Matsushita Electric Ind Co Ltd | Multilayer wiring board, method for manufacturing such multilayer wiring board, and semiconductor device, and electronic device using multilayer wiring board |
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| US7821795B2 (en) | 2005-02-03 | 2010-10-26 | Panasonic Corporation | Multilayer wiring board |
| WO2006082838A1 (ja) * | 2005-02-03 | 2006-08-10 | Matsushita Electric Industrial Co., Ltd. | 多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 |
| JP4736451B2 (ja) * | 2005-02-03 | 2011-07-27 | パナソニック株式会社 | 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器 |
| GB2437465A (en) * | 2005-02-03 | 2007-10-24 | Matsushita Electric Ind Co Ltd | Multilayer wiring board, method for manufacturing such multilayer wiring board, and semiconductor device, and electronic device using multilayer wiring board |
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| KR101301373B1 (ko) * | 2010-10-25 | 2013-08-29 | 삼성전기주식회사 | 커패시터 내장형 인쇄회로기판 |
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| JP2014130987A (ja) * | 2012-12-28 | 2014-07-10 | Samsung Electro-Mechanics Co Ltd | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型プリント基板 |
| US9370102B2 (en) | 2012-12-28 | 2016-06-14 | Samsung Electro-Mechanics Co., Ltd. | Embedded multilayer ceramic electronic component and printed circuit board having embedded multilayer ceramic electronic component |
| WO2018063279A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Vertical embedded component in a printed circuit board blind hole |
| US11696409B2 (en) | 2016-09-30 | 2023-07-04 | Intel Corporation | Vertical embedded component in a printed circuit board blind hole |
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| Publication number | Publication date |
|---|---|
| JP3398351B2 (ja) | 2003-04-21 |
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