WO2006082838A1 - 多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 - Google Patents

多層配線基板とその製造方法、および多層配線基板を用いた半導体装置と電子機器 Download PDF

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layer
wiring board
solid electrolyte
power supply
multilayer wiring
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Yasuhiro Sugaya
Yoshiyuki Yamamoto
Toshiyuki Asahi
Katsumasa Miki
Masaaki Katsumata
Yoshiyuki Saitou
Takeshi Nakayama
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a multilayer wiring board, a semiconductor device provided with the multilayer wiring board, and an electronic device using the same.
  • the printed circuit board used for the device is equipped with a package with semiconductor elements and a number of passive components. Many of these passive components are capacitor elements. Many of these capacitors are used to smooth noise such as switching noise superimposed on the supply voltage. It is also used as a decoupling capacitor that prevents high-frequency noise generated by the processor from flowing out to the entire printed circuit board. In addition, it is used to change the operating mode of the processor and supply a large amount of current in a short time to prevent the voltage drop! In order for these capacitors to fulfill their roles effectively, it is essential to reduce the value of the equivalent series inductance (ESL). Usually, many capacitors are wired and mounted in parallel to reduce ESL. As these capacitor elements, multilayer ceramic chip capacitors are often used. However, the capacitance of a ceramic capacitor is greatly reduced when a bias voltage is superimposed or when the operating environment temperature increases.
  • ESL equivalent series inductance
  • This glass-epoxy multilayer substrate 55 includes an insulating layer 50 obtained by impregnating a glass woven fabric as a reinforcing material with epoxy resin and cured, and a wiring pattern 51 formed on both surfaces of the insulating layer 50. ing.
  • the wiring pattern 51 is made of copper foil, and the insulating layer 50 is also formed on the wiring pattern 51.
  • a through-hole (through hole) 52 is formed in the glass-epoxy multilayer substrate 55, and a copper layer 53 is formed on the inner wall of the through-hole 52 by a fitting method.
  • a wiring pattern 54 having a copper foil force is formed on the uppermost layer of the glass-epoxy multilayer substrate 55.
  • This glass-epoxy multilayer substrate 55 is also called a multilayer wiring substrate by a plated through hole method.
  • Multi-layer wiring boards based on the plating-through-hole method can be mass-produced at low cost, and are therefore widely used as interposers for semiconductor packages.
  • a multi-layer substrate by this plated through hole method is often used.
  • a build-up multilayer printed circuit board (hereinafter referred to as a “build-up board”) using the above has been developed.
  • a build-up board is formed, for example, by using a glass-epoxy multilayer board as a core board, stacking an insulating layer on which a wiring pattern is formed on the core board, and connecting wiring patterns between upper and lower layers by vias. Substrate. In the build-up board, since necessary portions of the lower layer wiring pattern and the upper layer wiring pattern can be connected via vias, the space of the vias to be connected is reduced.
  • the via diameter can be reduced, the line width 'and the line spacing can be made minute, and high-density wiring can be realized.
  • Vias that connect the build-up board layers usually do not use force plating, which is formed by plating.
  • Build-up boards that form vias using a single strike are also being developed.
  • ALIVH registered trademark
  • ⁇ registered trademark
  • the current widely used glass-epoxy multilayer substrates and semiconductor packages that make use of wire bonding mounting have wires for applications where the semiconductor operating speed is 100 MHz or less. It is not necessary to pay much attention to the length of the wiring including the wiring length.
  • a semiconductor package that needs to transmit a large amount of information such as an image semiconductor, requires a large number of noise reduction capacitors to be mounted for its normal operation.
  • a decoupling capacitor mounted on a mother board is designed to reduce the equivalent series inductance (ESL) by connecting a large number of capacitors in parallel, which increases the number of components.
  • ESL equivalent series inductance
  • a chip capacitor formed by sintering ceramic is used as a decoupling capacitor, it is necessary to mount a large number in consideration of the temperature characteristics of the capacitance value.
  • a capacitor element is formed on the interposer substrate constituting the semiconductor package. It has been proposed to incorporate.
  • a dielectric layer that also has a grease material force sandwiched between conductor foils is used as a capacitive layer and functions as a decoupling capacitor. Proposed.
  • the value of the relative dielectric constant is several tens of levels, and a large-capacity capacitor cannot be formed.
  • the decoupling function has the role of smoothing noise such as switching noise superimposed on the power supply voltage, and the operation mode of the processor is switched and a large amount of current is supplied in a short time to reduce the voltage drop. It is not possible to store enough charge to play a role in preventing generation. In other words, there is a limit when considering the effect of reducing the number of parts as a noise countermeasure.
  • the power supply voltage is stabilized. It becomes an interposer with a built-in capacitor that can not cope with the problem. For example, when there are a plurality of electrodes in one solid dielectric layer, a single power supply system is sufficient, but when there are a plurality of power supply systems, individual power supply noise passes through the dielectric layer. There is a problem to be transmitted.
  • a chip capacitor is incorporated as disclosed in JP-A-11-220262.
  • the electrodes of a chip capacitor are usually formed on the same plane, and it is necessary to form the power supply system electrode and the ground system electrode on the same substrate on the same plane.
  • the power supply layer and the ground layer are often formed in different layers, there is a problem that a large design change is required to incorporate a chip capacitor.
  • JP-A-10-97952 and JP-A-2002-359160 a solid aluminum electrolyte capacitor is used as a means for incorporating a capacitor element having a relatively small thickness and a large capacity.
  • the built-in itself has been proposed. However, it is assumed that the interposer design changes due to the built-in. Disclosure of the invention
  • the present invention has been made in view of the above problems.
  • the multilayer wiring board of the present invention includes a plurality of wiring boards including a plurality of wiring layers including a ground layer and a power supply layer, an insulating oxide film layer, an electrolyte layer on one or both sides of a foil-like metal substrate. And a solid electrolyte capacitor in which conductor layers are sequentially formed, and a conductive member penetrating in the thickness direction of the wiring board.
  • the solid electrolyte capacitor is disposed so as to be sandwiched between the plurality of wiring boards, and the conductor layer is connected to the ground electrode formed on the ground layer.
  • the foil-like metal substrate is connected to the power supply electrode formed on the power supply layer.
  • FIG. 1 is a cross-sectional view of a multilayer wiring board of an example according to Embodiment 1 of the present invention.
  • FIG. 2A is a cross-sectional view for explaining the method for manufacturing the multilayer wiring board in another example according to Embodiment 1 of the present invention.
  • FIG. 2B is a cross-sectional view for explaining the method for manufacturing the multilayer wiring board in another example according to Embodiment 1 of the present invention.
  • FIG. 3A is a cross-sectional view for explaining the method for manufacturing a multilayer wiring board in yet another example according to Embodiment 1 of the present invention.
  • FIG. 3B is a cross-sectional view for explaining the method for manufacturing the multilayer wiring board of yet another example according to Embodiment 1 of the present invention.
  • FIG. 4 is a cross-sectional view showing a configuration of a multilayer wiring board of an example according to Embodiment 2 of the present invention.
  • FIG. 5 is a cross-sectional view showing a configuration of a multilayer wiring board of another example according to Embodiment 2 of the present invention.
  • FIG. 6A is a process sectional view for illustrating the method for manufacturing the multilayer wiring board according to the second embodiment of the present invention.
  • FIG. 6B is a process sectional view for explaining the method for manufacturing the multilayer wiring board according to Embodiment 2 of the present invention.
  • FIG. 7A is a process cross-sectional view for illustrating the method of manufacturing the multilayer wiring board according to Embodiment 2 of the present invention.
  • FIG. 7B is a process cross-sectional view for illustrating the method of manufacturing the multilayer wiring board according to Embodiment 2 of the present invention.
  • FIG. 8A is a plan view for explaining a wiring pattern of a multilayer wiring board.
  • FIG. 8B is a plan view for explaining the wiring pattern of the multilayer wiring board.
  • FIG. 8C is a plan view for explaining a wiring pattern of the multilayer wiring board.
  • FIG. 8D is a plan view for explaining a wiring pattern of the multilayer wiring board.
  • FIG. 9A is a plan view for explaining a wiring pattern of a multilayer wiring board used in the semiconductor device according to the embodiment of the present invention.
  • FIG. 9B is a plan view for explaining the wiring pattern of the multilayer wiring board used in the semiconductor device according to the embodiment of the present invention.
  • FIG. 9C is a plan view for explaining a wiring pattern of the multilayer wiring board used in the semiconductor device according to the embodiment of the present invention.
  • FIG. 9D is a plan view showing the arrangement of the solid electrolyte capacitors.
  • FIG. 10 is a cross-sectional view showing a configuration of a conventional multilayer wiring board.
  • FIG. 1 is a cross-sectional view of the multilayer wiring board of Example 1 according to Embodiment 1 of the present invention.
  • a semiconductor element (semiconductor chip) 109 is connected to a glass-epoxy multilayer substrate 155 by a wire bonding method and sealed with a resin 180.
  • the multilayer wiring board shown in FIG. 1 is also an intermediate board or interposer for connecting a semiconductor and a mother board in a semiconductor package.
  • the glass-epoxy multilayer substrate 155 functions as an interposer.
  • FIG. 1 is a cross-sectional view of the multilayer wiring board of Example 1 according to Embodiment 1 of the present invention.
  • a semiconductor element (semiconductor chip) 109 is connected to a glass-epoxy multilayer substrate 155 by a wire bonding method and sealed with a resin 180.
  • the multilayer wiring board shown in FIG. 1 is also an intermediate board or interposer for connecting a semiconductor and a mother board in a semiconductor package.
  • the glass epoxy multilayer substrate 155 is a multilayer substrate with four layers of wiring.
  • the multilayer substrate 155 includes a glass epoxy substrate 104 and a glass epoxy substrate 105.
  • a first wiring layer is formed on the upper surface of the glass epoxy substrate 104, and a second wiring layer is formed on the lower surface thereof.
  • a third wiring layer is formed on the upper surface of the glass epoxy substrate 105, and a fourth wiring layer is formed on the lower surface thereof.
  • a solid electrolyte capacitor 101 is formed between the second and third wiring layers. The solid electrolyte capacitor 101 is inserted and embedded between the glass epoxy substrate 104 and the glass epoxy substrate 105.
  • the solid electrolyte capacitor 101 has an insulating oxide film layer, an electrolyte layer, and a conductor layer 103 sequentially disposed on both surfaces of a foil-like metal base 102 between the second and third wiring layers of the multilayer substrate 155. Generated, formed, and embedded in the composite layer 100.
  • the conductor layer 103 is connected to the ground electrode 107 of the multilayer substrate 155, and the foil-like metal base 102 is connected to the power electrode 106 of the multilayer substrate 155.
  • the ground electrode 107 is formed on the second layer of the multilayer substrate 155, and the power supply electrode is formed on the third layer of the multilayer substrate 155.
  • connection method a conductive grease adhesive or the like may be used, but in the present embodiment, the foil is formed by using the through-hole fitting 108 penetrating in the thickness direction of the multilayer substrate 155.
  • the metal substrate 102 and the power electrode 106 are connected.
  • the through-hole contact 108 penetrating in the thickness direction shown in this embodiment has a via structure, and is filled with a conductive via paste to connect the interlayer connection and foil-like metal substrate 102 to the power supply electrode 106. It doesn't matter.
  • the foil-like metal substrate 102 is obtained by subjecting an aluminum foil to an etching treatment to increase the surface area by roughening and porous part of one side and then oxidizing the surface.
  • a dielectric film that is an acid layer is formed.
  • a large number of fine porous portions are formed by an etching process, and a thin dielectric film is formed on the surface by an oxidation process, and this dielectric film functions as a dielectric.
  • a solid electrolyte layer is formed by chemical polymerization or electrolytic polymerization using a functional polymer layer such as polypyrrole or polythiophene so that electrical conduction can be achieved inside the fine porous portion.
  • a current collector layer is provided on the solid electrolyte layer. Along with this current collector layer, the unetched portion of the foil-like metal substrate 102 serves as an electrode and functions as a capacitor.
  • an aluminum foil is used as the foil-shaped metal substrate 102.
  • a thin film such as a material capable of forming a dielectric layer on the surface, a resin material, or a sputtering method is used. Even if it is formed by a method such as separately forming using a method, the same effect can be obtained if it is a sheet shape.
  • solid electrolyte capacitor 101 is embedded in composite sheet 100, but a non-woven fabric of heat-resistant organic fiber impregnated with thermosetting resin or inorganic It may be embedded in a composite sheet composed of a filler and a thermosetting resin, or a material selected from either a fiber woven cloth impregnated with a thermosetting resin. Epoxy resin is used as the thermosetting resin.
  • Examples of the heat-resistant organic fibers that use heat-resistant organic fibers include aramid resin non-woven fabric that uses epoxy resin as a thermosetting resin, and has a low coefficient of thermal expansion. If a pre-preda using epoxy resin as a thermosetting resin is used for the polyamide resin non-woven fabric, the press pressure during lamination with the inner via paste filled is around 5 MPa. Therefore, the solid electrolyte capacitor 101 is buried without being damaged.
  • the composite sheet 100 used in the present embodiment is composed of an inorganic filler and a thermosetting resin. For this reason, the thermal conductivity is improved by utilizing the properties of the inorganic filler, and the heat generated from the surface-mounted semiconductor element 109 can be efficiently released. it can.
  • the inorganic filler material include Al 2 O, SiO, MgO, BN, and A1N.
  • the material of the inorganic filler can be controlled by selecting the material of the inorganic filler. Furthermore, in the case of a composite sheet, since there is no reinforcing material such as glass fiber, it can be embedded without damaging the solid electrolyte capacitor 101 in a built-in process by melt softening at the time of heat and pressure. In addition, the composite sheet has a three-dimensional isotropic thermal expansion coefficient as a physical property value, and damage to built-in elements during thermal shock is small.
  • the elastic modulus of the composite sheet 100 including the solid electrolyte capacitor 101 is as small as a force of 10 GPa or less that can be freely selected by selecting a thermosetting epoxy material.
  • the present invention is not limited to a composite sheet material as a material for forming the capacitor built-in layer.
  • a glass epoxy pre-preda is used and impregnated using an epoxy resin exuded by pressure.
  • the resin material There is no limitation on the resin material.
  • a method of laminating a composite sheet filled with a flexible inner via paste between the glass epoxy substrate 104 and the glass epoxy substrate 105 may be used. In this case, there is no need to form the through-hole via 108.
  • the determination of whether to use vias with through-holes or conductive inner via paste as the interlayer connection is a balance between the number of layers and the rewiring design such as the required via pitch !, or for interlayer connection It is determined by balance with process cost.
  • the glass-epoxy multilayer substrate 155 includes a glass epoxy substrate 104, a glass epoxy substrate 105, and a composite sheet 100 made of a material different from that of the glass epoxy substrate 104 or the glass epoxy substrate 105. And a heterogeneous laminate. However, since the composite sheet is sandwiched between two layers of glass epoxy symmetrically, virtually no warping occurs.
  • the present invention is not limited to this, and any of a two-layer board, a three-layer board, a four-layer board, and a six-layer board may be used. Absent.
  • FIG. 2A, FIG. 2B, FIG. 3A, and FIG. 3B a method of incorporating the solid electrolyte capacitor 101, and the power electrode 106, the ground electrode 107, and the solid electrolyte capacitor on the glass epoxy substrate are used.
  • a connection structure connecting the capacitor 101 will be described.
  • FIG. 2A and FIG. 2B are cross-sectional views for explaining a method for manufacturing a multilayer substrate in the present embodiment.
  • 2A is a cross-sectional view of the multilayer substrate before lamination
  • FIG. 2B is a cross-sectional view of the multilayer substrate in a laminated state.
  • the conductive via paste in which the ground electrode 107 of the glass epoxy substrate and the conductive layer 103 of the solid electrolyte capacitor 101 are filled in the composite sheet 100 are used. Connect using 111. Since the solid electrolyte capacitor 101 is brought into close contact between the glass epoxy substrates 104 and 105 via the adhesive composite sheet 100, peeling or the like does not occur during reflow after moisture absorption. As is clear from FIG. 2A, the composite sheet 100 is composed of a sheet sandwiching the capacitor 101 and a built-in composite sheet disposed around the capacitor 101.
  • the substrate 104, the substrate 105, and the composite sheet 100 are laminated in a state where the capacitor 101 is sandwiched and heated. That is, the composite sheet is melted and softened and embedded and cured without applying internal stress to the capacitor.
  • the solid electrolyte capacitor 101 has a structure in which an insulating oxide film layer, an electrolyte layer, and a conductor layer 103 are sequentially formed on both surfaces of an aluminum foil-like metal base 102. Therefore, if the wiring pattern of a multilayer substrate (interposer substrate) having only a rewiring function is applied as it is, the conductor layer 103 as the ground electrode and the power supply electrode 106 will be short-circuited. is there. Therefore, as a result of studying the wiring pattern while paying attention to the power supply line and the ground GND line, the power supply layer (ground wiring layer on the top surface of the glass epoxy substrate 105) is grounded and insulated from the power supply electrode.
  • a new electrode 107 is provided to electrically connect the conductive layer 103 of the solid electrolyte capacitor 101 and the ground electrode provided in the third layer of the multilayer substrate. According to this structure, both the upper and lower sides can be connected to the ground electrode, so the grounding is strengthened and it is preferable for noise countermeasures.
  • the solid electrolyte capacitor 101 and the third layer of the multilayer substrate are simply formed by an insulating sheet or an insulating paste. Insulation may be used. In this case, the interposer (multilayer board) having only a rewiring function can be incorporated without changing the wiring design.
  • the thickness of the composite sheet 100 which is an adhesive sheet, directly leads to an increase in the wiring distance. Increases the ESL value due to length. Therefore, it is desirable that the composite sheet 100 and the conductive via paste 111 are as thin as possible, and it is desirable to use a composite sheet of 50 ⁇ m or less.
  • the glass epoxy substrate 104 and the glass epoxy substrate 105 are used to heat and press the solid electrolyte capacitor 101 while being embedded in the composite sheet.
  • the thermosetting epoxy resin of the composite sheet melts and softens, it is pressurized at a pressure of about 2 to 4 MPa, a solid electrolyte capacitor 101 is embedded, and the 180 ° C force is also increased by a heating temperature of about 200 ° C. Allow the sheet to cure completely.
  • both the electrode 107 of the substrate and the electrode 103 of the solid electrolyte capacitor 101 are provided with the inner via 111. Connected through. After that, a through hole is formed using a drill and a through hole fitting process is performed. Since the wiring pattern has already been formed on the surface layer of the stacked body during the plating process, the plating process is performed after forming these regions with resist. As a result, the power electrode 106 (power line) force is connected to the aluminum electric field foil (that is, the foil-like metal substrate 102) which is the anode part of the solid electrolyte capacitor 101 through the through hole 108.
  • the aluminum electric foil has a thickness of about 70 ⁇ m, so it can ensure through-hole plating and sufficient connection reliability.
  • the through-hole 114 has a single, low dielectric constant that passes through the solid electrolyte capacitor 101, which is a capacitor layer, and passes only through the dielectric layer. Therefore, the signal hardly deteriorates at the through-hole 114 portion.
  • FIG. 3A is a sectional view of the multilayer substrate before lamination
  • FIG. 3B is a sectional view of the multilayer substrate in a laminated state. It is.
  • the power supply electrode 106 power supply line
  • the aluminum electric field foil that is, the foil-shaped metal substrate 102
  • the conductive resin paste 115 is connected by the conductive resin paste 115. It should be noted that when the metal substrate 102, which also serves as an aluminum foil, and the conductive resin paste 115 are brought into direct contact, a sufficiently low resistance connection cannot be obtained by the aluminate film! .
  • a plating film 181 that is not easily oxidized is formed on the surface portion of the metal substrate 102.
  • a sufficiently low resistance connection can be ensured by applying Au plating, Ag plating, or Ni plating to the surface of the metal substrate 102.
  • a gap at the interface between the solid electrolyte capacitor 101 and the glass epoxy substrates 104 and 105 is used as a conductive material having adhesive properties. Filled with fat paste 115. With this configuration, the distance between the semiconductor element mounted on the glass epoxy substrate 104 and the solid electrolyte capacitor 101 can be further shortened, and the ESL component due to the wiring length can be reduced.
  • the solid electrolyte capacitor element 101 used in the present embodiment is a mass-produced form of a solid aluminum electrolyte capacitor having a large capacity of 10 F before the resin sealing (B size: L3. 5 XW2. 8mm D size: L7. 3 XW4. 3mm etc.) can be used. Therefore, it is possible to easily obtain a solid aluminum electrolyte capacitor in a state before molding (before sealing with a resin), and it is possible to greatly reduce the number of manufacturing processes until the solid electrolyte capacitor is built. In addition, by incorporating a solid aluminum electrolyte capacitor before molding, the thickness of the capacitor built-in layer can be reduced to a level of 300 m or less.
  • an insulating oxide film layer, an electrolyte layer, and a conductor layer 103 are sequentially formed on both surfaces of an aluminum foil-like metal substrate 102 to form a solid electrolyte capacitor 101. Therefore, the capacitance effect of stacking two layers per area can be obtained, and a capacitor element having a desired large capacity can be obtained with a very small area. For example, a power supply system that requires a relatively large current in an image system LSI requires a capacity of 1 ⁇ F or more. According to the specifications, the solid electrolyte capacitor 101 of this configuration has a sufficiently large capacity, and a desired capacity can be ensured with a small area.
  • the magnetic field generated during charge supply is The effect of canceling out each other occurs, and a low ESL capacitor element can be realized.
  • the capacitor element in the glass epoxy multilayer substrate 155, the capacitor and the semiconductor pad electrode can be connected with the shortest wiring. As a result, the loop area due to the wiring is reduced, and radiation noise can be reduced.
  • the solid electrolyte capacitor 101 is disposed between the power supply and the ground layer, and the foil-like metal substrate is connected to the power supply electrode of the multilayer wiring board with a through-through via or a conductive resin material. It is possible to design without changing the wiring of the interposer that has only the wiring function.
  • capacitors when viewed as a semiconductor package, capacitors can be built in with the same number of layers and pin arrangement as an interposer having only a conventional rewiring function, and function evaluation is performed by sharing a conventional mother board. Can be implemented. This is important when introducing a new interposer with a built-in capacitor.
  • Solid electrolyte capacitor 117 in the present embodiment is different from solid electrolyte capacitor 101 in the first embodiment. As shown in FIGS. 4 and 5, the solid electrolyte capacitor 117 is formed by sequentially generating an insulating oxide film layer, an electrolyte layer, and a conductor layer only on one side of a foil-like metal substrate! .
  • the structure in which the electrodes are vertically separated has the same number of layers, electrode structure, and wiring as an interposer having only a conventional rewiring function.
  • the pattern can be used as it is. That is, the electrode portion 120 in which the aluminum foil or the aluminum portion on the anode side of the solid electrolyte capacitor 117 is plated with Ni or Cu is connected to the power supply electrode 106 of the interposer substrate. The conductor layer 122 on the ground electrode side of the capacitor 117 is connected to the ground electrode 107 of the interposer substrate.
  • connection methods for the individual electrodes as in the first embodiment. The connection is made via the composite sheet 100 filled with the inner via paste 111 or the conductive resin paste 115. There are different methods.
  • the capacitor thickness shown in FIG. 1 is formed on both sides. Compared to the solid electrolyte capacitor 101, it can be formed thinner. According to this configuration, the thickness of the capacitor itself can be made 100 m or less, and the thickness of the capacitor built-in layer 123 itself can be made 200 ⁇ m or less.
  • the semiconductor package using the interposer with the built-in capacitor using the structure of the second embodiment has a structure as shown in FIG. As shown in FIGS. 6A, 6B, 7A, and 7B, it is easy to avoid the signal line 114 from penetrating through the dielectric layer 121. It can be routed while maintaining As a result, due to the effect that the capacitor 117 can be disposed in the vicinity of the semiconductor element 116, the loop area by the wiring is reduced, and noise such as radiation noise can be reduced.
  • the semiconductor element 124 be flip-chip mounted as shown in FIG.
  • the distance between the semiconductor element and the substrate electrode by the bump 125 is as follows, and the wiring length can be greatly shortened. Supports clocks of 500MHz or higher. That is, wire bondin ESL components caused by wires in mounting can be eliminated.
  • the interposer substrate (multilayer substrate) of the present invention is effective even in such a mounting form, and the low ESL is small by incorporating the solid electrolyte capacitor 117 between the power supply layer and the ground electrode layer. Capacitors can be supplied to the high speed semiconductor element 124. With such a structure, a sufficient amount of charge can be supplied even to a semiconductor element driven at 1 GHz or more, and a stable power supply voltage can be supplied to the semiconductor element.
  • a capacitor element with a large F-order capacity can be built in the substrate, so that the power supply voltage of the mounted semiconductor element is more stable than the interposer substrate having only a rewiring function (semiconductor And stable on both the inside of the motherboard and the outside of the mother board), a further noise reduction effect can be obtained. Almost all of the capacitor functions as noise countermeasures can be combined, reducing the number of electronic device parts.
  • the semiconductor package with a built-in capacitor according to the present invention it is suitable for various modules (for example, a GPS module, a camera module, etc.) and a portable electronic device having a severe mounting area limitation. Of course, it can be suitably used for other portable electronic devices (for example, PDA, digital camera, etc.).
  • FIG. 8A to FIG. 8D are examples of wiring patterns on each layer of the conventional interposer substrate having only a rewiring function.
  • 8A, 8B, 8C, and 8D correspond to the first layer (surface layer), the second layer, the third layer, and the fourth layer (lowermost layer), respectively.
  • 8A and 8B there are many rewirings associated with wire bonding, and a part of the rewiring is omitted.
  • the first layer shown in FIG. 8A is a layer that connects information on all the pad electrode forces of the semiconductor element 109 and the semiconductor element 116 through wires, and includes all signal lines, power supply lines, and ground lines. . As shown in FIG.
  • the first power supply terminal 202, the second power supply terminal 204, and the ground electrode 203 are concentrated and arranged immediately below the semiconductor element.
  • the electrode 201 of the signal line is mainly formed on the outer periphery.
  • the second layer shown in FIG. 8B is a ground electrode layer. This layer is basically formed of the ground electrode 205, and the power supply line and the signal line are penetrated so as to avoid the ground electrode 205.
  • the third layer shown in FIG. 8C is a power supply layer. This layer is formed by two power supply electrodes 208 and 206, and exists independently in a region separated from the boundary 209 °. In this layer, the ground electrode and the signal line penetrate so as to avoid the power electrode 208 and the power electrode 206.
  • the fourth layer shown in Fig. 8D is composed of pad electrodes mounted on the mother board, and includes all signal lines, power lines, and ground lines. The individual pad layout is almost the same as the first layer.
  • FIGS. 9A to 9D show wiring patterns in which the solid electrolyte capacitor 101a and the solid electrolyte capacitor 101b are built.
  • FIGS. 9B and 9C show a solid electrolyte capacitor 101a and a solid electrolyte capacitor 10 lb are arranged on the electrode pattern.
  • the anode electrode portion 310a, the anode electrode portion 310b, and the cathode portion 313 of each solid electrolyte capacitor are formed so as to be accommodated in the respective power supply system electrode regions 208.
  • portions 310a and 310b connected to the power supply electrode of the substrate at the anode portion of the aluminum electrolyte capacitor are formed in the region of each power supply electrode.
  • FIG. 9D shows the shape arrangement of the built-in SPC element, and the through-hole electrode 312 is connected to the anode through the through-hole.
  • the cathode portion 313 is formed by applying a silver paste.
  • the design pattern of the interposer substrate with the built-in solid aluminum electrolyte capacitor shown in FIGS. 2A and 2B is a glass-epoxy having a rewiring function as shown in FIGS. 9A to 9D. This shows that the wiring pattern of the multilayer board 155 can be designed with almost no change.
  • the present invention has a low ESL function, it is possible to avoid the signal line from penetrating the capacitance layer of the solid electrolyte capacitor, and it is possible to cope with a multi-power supply system. Furthermore, by placing a capacitor between the power supply and ground layers, the foil-like metal substrate of the solid electrolyte capacitor is connected to the power supply layer electrode of the multilayer wiring board with a through-through via or conductive resin material. It is possible to design an interposer with only a rewiring function without changing the wiring.

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Abstract

　多層配線基板は、接地層と電源層を含む複数の配線層を含む複数の配線板と、箔状の金属基体の片面あるいは両面に絶縁性酸化皮膜層、電解質層、及び導電体層を順次形成した固体電解質コンデンサと、配線板の厚さ方向に貫通する導電性部材を備える。そして、固体電解質コンデンサは、複数の配線板の間に挟み込まれるように配置され、導電体層は接地層に形成された接地電極に接続され、箔状の金属基体が電源層に形成された電源電極と接続される。

Description

明 細 書
多層配線基板とその製造方法、および多層配線基板を用いた半導体装 置と電子機器
技術分野
[0001] 本発明は、多層配線基板、多層配線基板を備えた半導体装置、および、それを用 いた電子機器に関する。
背景技術
[0002] 近年の電子機器の小型化、高機能化に伴って、電子機器を構成する半導体素子 の多ピン化、高速化、高速伝送ィ匕が進んでいる。その機器に使用するプリント基板に は、半導体素子を搭載したパッケージと多数の受動部品が搭載される。これら受動部 品の多くはコンデンサ素子である。それらのコンデンサ内の多くは、供給電圧に重畳 されたスイッチングノイズ等の雑音を平滑ィ匕するために用いられている。また、プロセ ッサ一で発生する高周波雑音がプリント基板全体に流出する事を防止するデカツプリ ングコンデンサとして用いられている。また、プロセッサーの動作モードが切り替わり 短時間のうちに大量の電流を供給して電圧降下の発生を防ぐために用いられて!/、る 。これらのコンデンサは、役割を効果的に果たすためには、等価直列インダクタンス（ ESL)の値を小さくする事が必須条件である。通常、 ESLを小さくするために、多数 のコンデンサが並列に配線、実装される。これらコンデンサ素子としては、積層セラミ ックチップコンデンサが用いられる事が多い。し力し、セラミックコンデンサは、バイァ ス電圧が重畳された場合、あるいは使用動作環境温度が高くなつた場合に、大幅に 容量が低減してしまう。
[0003] 上記電子機器に搭載される半導体素子カゝら発生する電源ノイズを低減する方策と しては、出来る限り半導体素子近傍にコンデンサ素子を実装する事が知られている。 このため、半導体パッケージを構成するインターポーザー基板にコンデンサ素子を内 蔵する事が提案されている。例えば、チップコンデンサを内蔵した基板が特開 2001 - 185460号公報ゃ特開平 11― 220262号公報に開示されて 、る。その他には、 特許第 2738590号公報に開示されているように、導体箔に挟まれた誘電体層を積 極的に容量層として利用し、デカップリングコンデンサとして機能させた多層基板が 提案されている。一方、大容量を有するアルミ電解質コンデンサ等のシートコンデン サをプリント基板に内蔵した事例力 特開平 10— 97952号公報ゃ特開 2002— 359 160号に開示されている。
[0004] ノ¾ /ケージに用いられる多層配線基板としては、図 10に示すようなガラス一ェポキ シ多層基板が広く用いられている。このガラス—エポキシ多層基板 55は、補強材とし てのガラス織布にエポキシ榭脂を含浸させて硬化させた絶縁層 50と、絶縁層 50の両 面に形成された配線パターン 51とから構成されている。配線パターン 51は、銅箔か らなり、配線パターン 51上にも絶縁層 50が形成されている。ガラス—エポキシ多層基 板 55には、貫通孔 (スルーホール） 52が形成されており、貫通孔 52の内壁には、め つき法によって銅層 53が形成されている。また、ガラス—エポキシ多層基板 55の最 上層には、銅箔力もなる配線パターン 54が形成されている。このガラス一エポキシ多 層基板 55は、めっきスルーホール法による多層配線基板とも呼ばれる。めっきスル 一ホール法による多層配線基板は、低コストで量産が可能であるため、半導体パッケ ージのインターポーザー基板としても非常に幅広く採用されている。また、半導体素 子 56をワイヤーボンディング法で実装した場合に、このめつきスルーホール法による 多層基板が用いられることが多 、。
[0005] 一方、半導体素子が、配線層のパッド電極と半田バンプあるいは Auバンプを介し て接続されるフリップチップ実装によって搭載される場合は、さらなる高密度配線が 要求されるために、ビルドアップ法を用いたビルドアップ多層プリント配線基板 (以下 、 「ビルドアップ基板」と称する。）が開発されている。ビルドアップ基板は、例えばガラ ス一エポキシ多層基板をコア基板として、コア基板の上に、配線パターンを形成した 絶縁層を積み上げ、そして、ビアによって上下層間の配線パターンを接続することに よって形成された基板である。ビルドアップ基板では、下層の配線パターンと上層の 配線パターンとの必要な箇所を、ビアを介して接続することができるので、接続するビ ァの空間が小さくなる。その結果、ビアの径を小さくし、ライン幅'ライン間隔を微細に することが可能となり、高密度配線を実現することができる。ビルドアップ基板の層間 を接続するビアは、通常、めっきによって形成される力 めっきを用いずに、導電性べ 一ストを用いてビアを形成するビルドアップ基板も開発されて ヽる。導電性ペーストを 用いたビルドアップ基板で、コア基板がなぐすべての層をビルドアップ層としたもの として、例えば、 ALIVH (登録商標）および Β (登録商標）がある。
[0006] 当該半導体デバイスを含む電子機器の電気特性を向上させるには、デカップリング コンデンサを始めとする多数のコンデンサ素子をプリント基板に搭載する必要があり、 部品点数が多くなり、小型化、低コストィ匕を困難にしている。
[0007] 図 10に示すように、現在の広く用いられているガラス—エポキシ多層基板及びワイ ヤーボンディング実装を活力した半導体パッケージは、半導体の動作速度が 100M Hz以下の用途であれば、ワイヤーを含む配線長の長さにあまり配慮する必要はない 。但し、画像系の半導体のように大量の情報を伝送する必要のある半導体パッケ一 ジでは、その正常動作のために、多数のノイズ対策用のコンデンサを搭載する必要 があり部品点数は多い。例えば、マザ一基板に実装されているデカップリングコンデ ンサでは、多数のコンデンサを並列に繋ぐことにより等価直列インダクタンス (ESL)を 減らす工夫を施しており、そのため部品点数はどうしても多くなる。更に言えば、セラ ミックを焼結して形成されたチップコンデンサを、デカップリングコンデンサとして用い る場合、容量値の温度特性を加味して、多数を実装しておく必要がある。
[0008] 一方、半導体素子から発生する電源ノイズを低減する方策として、出来る限り半導 体素子近傍に容量素子を形成する事を狙!ヽとして、半導体パッケージを構成するィ ンターポーザー基板にコンデンサ素子を内蔵する事が提案されている。例えば、特 許第 2738590号公報に開示されているように、導体箔に挟まれた榭脂材料力もなる 誘電体層を積極的に容量層とし、それをデカップリングコンデンサとして機能させた 多層基板が提案されている。しかし、この構造では、榭脂系の誘電体層であるため、 比誘電率の値が数十レベルであり大容量のコンデンサを形成する事は出来ない。従 つて、デカップリングする機能は有する力 供給電圧に重畳されたスイッチングノイズ 等の雑音を平滑ィ匕する役割や、プロセッサーの動作モードが切り替わり短時間のうち に大量の電流を供給して電圧降下の発生を防ぐ役割を果たすための十分な電荷を 溜めることはできない。すなわち、ノイズ対策としての部品点数の削減効果を考えた 場合に限界がある。また、半導体の動作速度が高速化した場合は、電源電圧の安定 化と 、う課題に対して対応できな 、コンデンサ内蔵インターポーザーとなる。更に ヽ えば、一つのベタ誘電体層に複数の電極が存在する場合、電源系が一つの場合は 良いが、複数の電源系が存在する場合は、個々の電源ノイズが誘電体層を介して伝 搬してしまう課題がある。
[0009] そのため、大容量のコンデンサを内蔵する手段として特開平 11— 220262号公報 に開示されているように、チップコンデンサを内蔵した構造がある。チップコンデンサ の電極は通常、同一平面に形成されており、内蔵する基板の電源系電極と接地系電 極を同一面上に形成しておく必要がある。通常、電源層と接地層は、異なるそれぞれ の層に形成されて 、ることが多 ヽため、チップコンデンサを内蔵するために大幅な設 計変更が求められる課題がある。
[0010] 一方、特開 2001— 185460号公報に開示されているように、チップコンデンサを縦 方向に実装する事により、電源層と接地層の層間を活力してコンデンサを内蔵するこ とができる事が提案されている。但し、この場合もチップ部品周りの設計変更は不可 避であり、それが課題として残る。更に、チップ部品を縦方向に埋設、実装する構成 であるため、電源層、接地層層間の厚みは 0603サイズ（単位: mm)の小さいチップ サイズを用いても 0. 6mmの厚みがあり、インターポーザー基板自体の厚みが分厚く なってしまう課題がある。
[0011] 一方、特開平 10— 97952号公報、特開 2002— 359160号公報に開示されている ように厚みが比較的薄ぐ大容量のコンデンサ素子を内蔵する手段として個体アルミ 電解質コンデンサを基板に内蔵する事自体は提案されている。しかし、内蔵に伴うィ ンターポーザーの設計変更を前提として考えて 、る。 発明の開示
[0012] 本発明は上記課題を鑑みたものである。
[0013] 本願発明の多層配線基板は、接地層と電源層を含む複数の配線層を含む複数の 配線板と、箔状の金属基体の片面あるいは両面に絶縁性酸ィ匕皮膜層、電解質層、 及び導電体層を順次形成した固体電解質コンデンサと、配線板の厚さ方向に貫通 する導電性部材を備える。そして、固体電解質コンデンサは、複数の配線板の間に 挟み込まれるように配置され、導電体層は接地層に形成された接地電極に接続され 、箔状の金属基体が電源層に形成された電源電極と接続される。
図面の簡単な説明
[図 1]図 1は、本発明の実施の形態 1における、一実施例の多層配線基板の断面図 である。
[図 2A]図 2Aは、本発明の実施の形態 1に係る他の実施例の多層配線基板の製造 方法を説明するための断面図である。
[図 2B]図 2Bは、本発明の実施の形態 1に係る他の実施例の多層配線基板の製造方 法を説明するための断面図である。
[図 3A]図 3Aは、本発明の実施の形態 1に係る更に他の実施例の多層配線基板の製 造方法を説明するための断面図である。
[図 3B]図 3Bは、本発明の実施の形態 1に係る更に他の実施例の多層配線基板の製 造方法を説明するための断面図である。
[図 4]図 4は、本発明の実施の形態 2に係る一実施例の多層配線基板の構成を示す 断面図である。
[図 5]図 5は、本発明の実施の形態 2に係る他の実施例の多層配線基板の構成を示 す断面図である。
[図 6A]図 6Aは、本発明の実施の形態 2に係る多層配線基板の製造方法を説明する ための工程断面図である。
[図 6B]図 6Bは、本発明の実施の形態 2に係る多層配線基板の製造方法を説明する ための工程断面図である。
[図 7A]図 7Aは、本発明の実施の形態 2に係る多層配線基板の製造方法を説明する ための工程断面図である。
[図 7B]図 7Bは、本発明の実施の形態 2に係る多層配線基板の製造方法を説明する ための工程断面図である。
[図 8A]図 8Aは、多層配線基板の配線パターンを説明するための平面図である。
[図 8B]図 8Bは、多層配線基板の配線パターンを説明するための平面図である。
[図 8C]図 8Cは、多層配線基板の配線パターンを説明するための平面図である。
[図 8D]図 8Dは、多層配線基板の配線パターンを説明するための平面図である。 圆 9A]図 9Aは、本発明の実施の形態である半導体装置に用いられる多層配線基板 の配線パターンを説明するための平面図である。
圆 9B]図 9Bは、本発明の実施の形態である半導体装置に用いられる多層配線基板 の配線パターンを説明するための平面図である。
圆 9C]図 9Cは、本発明の実施の形態である半導体装置に用いられる多層配線基板 の配線パターンを説明するための平面図である。
[図 9D]図 9Dは、同じく固体電解質コンデンサの配置を示す平面図である。
[図 10]図 10は、従来の多層配線基板の構成を示す断面図である。
符号の説明
[0015] 155 ガラス エポキシ多層基板
100 コンポジットシート
101 固体電解質コンデンサ
102 金属基体
103 導電体層
104 ガラスエポキシ基板
105 ガラスエポキシ基板
106 電源層電極
107 接地層電極
108 スノレーホ一ノレめつき
109 半導体素子
110 ワイヤー
発明を実施するための最良の形態
[0016] 以下の図面を参照して、本発明の実施の形態について説明するが、説明の簡潔化 のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、 本発明は以下の実施形態に限定されない。
[0017] (実施の形態 1)
以下、本発明の実施の形態 1について、図 1、図 2A、図 2B、図 3A、および図 3Bを 参照しながら説明する。 [0018] 図 1は、本発明の実施の形態 1における実施例 1の多層配線基板の断面図である。 図 1に示すように、半導体素子（半導体チップ） 109は、ワイヮーボンディング工法に より、ガラス-エポキシ多層基板 155と接続され、榭脂 180により封止されている。すな わち図 1に示す多層配線基板は半導体パッケージにおける、半導体とマザ一ボード とを接続する中間基板、インターポーザでもある。またガラス-エポキシ多層基板 155 はインターポーザーとして機能する。図 1に示すように、ガラス エポキシ多層基板 1 55が 4層配線の多層基板である。多層基板 155は、ガラスエポキシ基板 104とガラス エポキシ基板 105より構成されている。ガラスエポキシ基板 104の上面に 1層目の配 線層が形成され、その下面に 2層目の配線層が形成されている。また、ガラスェポキ シ基板 105の上面に 3層目の配線層が形成され、その下面に 4層目の配線層が形成 されている。その 2層目と 3層目の配線層間に、固体電解質コンデンサ 101が形成さ れている。固体電解質コンデンサ 101は、ガラスエポキシ基板 104及びガラスェポキ シ基板 105間に、挿入され、埋設している。
[0019] 固体電解質コンデンサ 101は、多層基板 155の 2層目と 3層目の配線層間に、箔状 の金属基体 102の両面に絶縁性酸化皮膜層、電解質層、及び導電体層 103を順次 生成して、形成され、コンポジット層 100の中に埋設されている。導電体層 103が多 層基板 155の接地電極 107に接続され、箔状の金属基体 102が多層基板 155の電 源電極 106と接続されている。接地電極 107は多層基板 155の 2層目に形成され、 電源電極は多層基板 155の 3層目に形成されている。
[0020] その接続方法は、導電性榭脂接着剤等を用いても構わな ヽが、本実施の形態では 、多層基板 155の厚さ方向に貫通するスルーホールめつき 108を用いて、箔状の金 属基体 102と電源電極 106とを接続する。本実施の形態で示す厚さ方向に貫通する スルーホールめつき 108は、ビア構造であるが、導電性ビアペーストを充填して層間 接続及び箔状の金属基体 102と電源電極 106とを接続させても構わない。
[0021] 昨今のシステム LSIを用いた半導体パッケージでは、複数の電源系でシステムが構 成されている事が多ぐ電源の系統数に対応させてコンデンサを形成する必要がある 。この場合、多層基板 155の配線層に、電源系統に対応した電源電極を、形成する ことにより対応できる。この場合、電源電極を形成する配線層を電源系に対応した領 域に分割し、同じ電源系の電極を同じ領域に形成するのが好ましい。
[0022] 箔状の金属基体 102は、アルミニウム箔を、エッチング処理によって片側の 1部を 粗面化および多孔質ィ匕することにより、表面の面積を増加させたのち、表面を酸化処 理して酸ィ匕層である誘電体被膜を形成したものである。通常、エッチング処理によつ て微細な多孔質部が多数形成され、その表面には薄い誘電体皮膜が、酸化処理に よって形成され、この誘電体皮膜が誘電体として機能する。さらに、微細な多孔質部 の内部にも電気的導通が図れるように、ポリピロールやポリチォフェンなどの機能性 高分子層を用いて、化学重合や電解重合によって固体電解質層が形成されている。 この固体電解質層上に、集電体層が設けられる。この集電体層とともに、箔状の金属 基体 102の未エッチング部が電極としての役割を果たし、コンデンサとして機能する こととなる。
[0023] なお、本実施の形態においては、箔状の金属基体 102としてアルミニウム箔を用い たが、同様に表面に誘電体層を形成できる材料や、榭脂材料や、スパッタ法等の薄 膜法を用いて別途形成するなどの方法によって形成したものであっても、シート形状 であれば同様の効果が得られる。
[0024] また、本実施の形態においては、固体電解質コンデンサ 101をコンポジットシート 1 00に埋設しているが、耐熱有機繊維の不織布を補強材とし熱硬化性榭脂を含浸し たもの、または無機フィラーと熱硬化性榭脂により構成したコンポジットシート、あるい はガラス繊維の織布を補強材とし熱硬化性榭脂を含浸したもののいずれか一方から 選択したものに埋設しても構わない。熱硬化性榭脂としてはエポキシ榭脂を用いる。
[0025] 耐熱有機繊維を用いたものとしては、例えば、ァラミド系榭脂不織布に、熱硬化性 榭脂としてエポキシ榭脂を用いたものがあり、熱膨張率が小さい特徴を有する。ァラミ ド系榭脂不織布に、熱硬化性榭脂としてエポキシ榭脂を用いたプリプレダを使用す れば、インナービアペーストが充填された状態での積層時のプレス圧が 5MPa前後 である。このため、固体電解質コンデンサ 101は、ダメージを受けずに埋没される。
[0026] また、本実施の形態で用いているコンポジットシート 100は、無機フィラーと熱硬化 性榭脂により構成したものである。このため、無機フィラーの特性を活かし熱伝導率 が良くなり、表面実装された半導体素子 109から発生する熱を効率よく逃がすことが できる。無機フィラーの材料は、例えば、 Al O、 SiO、 MgO、 BN、 A1Nなどである。
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無機フィラーの材料の選択により、種々の物性を制御することができる。更にいえば、 コンポジットシートの場合ガラス繊維等の補強材がな 、ため、熱加圧時の溶融軟化に よる内蔵工程で固体電解質コンデンサ 101にダメージを与えずに内蔵できる。また、 コンポジットシートは物性値として熱膨張係数等が 3次元的に等方的であり、熱衝撃 時の内蔵素子に与えるダメージが少ない。
[0027] 更にいえば、固体電解質コンデンサ 101を内蔵するコンポジットシート 100の弾性 率は、熱硬化エポキシ材料を選択する事によって自由に選ぶことができる力 10GP a以下の小さ 、ものが望まし 、。
[0028] 但し、本発明はコンデンサ内蔵層を形成する材料としてコンポジットシート材に限定 されるものではなぐ例えばガラスエポキシプリプレダを用いて、加圧によって染み出 されたエポキシ榭脂を用いて含浸しても構わな 、し、榭脂材料を限定するものではな い。
[0029] なお、ガラスエポキシ基板 104とガラスエポキシ基板 105との間に、可撓性を有する インナービアペーストが充填されたコンポジットシートを介して積層する工法を用いて もよい。この場合は、貫通スルーホールめつきビア 108を形成する必要がない。層間 接続として、貫通スルーホールめつきビアを用いる力 あるいは導電性インナービア ペーストを用いるかの判断は、層数と求められるビアピッチ等の再配線設計との兼ね 合!、、あるいは層間接続のためのプロセスコストとの兼ね合 、で決定される。
[0030] また、本実施の形態 1の場合は、ガラス—エポキシ多層基板 155は、ガラスェポキ シ基板 104と、ガラスエポキシ基板 105と、ガラスエポキシ基板 104やガラスエポキシ 基板 105と材質の異なるコンポジットシート 100との異種積層物となる。しかし、コンポ ジットシートを上下対称にガラスエポキシ 2層板により挟む構成であるため、実質、反 りは殆ど発生しない。
[0031] なお、インターポーザー基板として 4層板を用いたが、本発明はこれに限定されるも のではなぐ 2層板、 3層板、 4層板、 6層板何れであっても構わない。
[0032] 次に、図 2A、図 2B、図 3A、図 3Bを用いて、固体電解質コンデンサ 101を内蔵す る方法、及び、ガラスエポキシ基板の電源電極 106、接地電極 107と固体電解質コ ンデンサ 101とを繋ぐ接続構造を説明する。
[0033] 図 2A、図 2Bは、本実施の形態における、多層基板の製造方法を説明するための 断面図である。尚、図 2Aは積層前の多層基板の断面図であり、図 2Bは積層された 状態の多層基板の断面図である。
[0034] 図 2A、図 2Bに示す製造方法によれば、ガラスエポキシ基板の接地電極 107と固 体電解質コンデンサ 101の導電体層 103とを、コンポジットシ一ト 100に充填された 導電性ビアペースト 111を用いて接続する。固体電解質コンデンサ 101を接着性を 有するコンポジットシート 100を介して、ガラスエポキシ基板 104、 105間に密着させ るため、吸湿後のリフロー時に剥離等が発生しない。尚、図 2Aから明らかなようにコ ンポジットシート 100は、コンデンサ 101をサンドイッチするシートとコンデンサ 101の 周辺に配置される内蔵用のコンポジットシートからなる。基板 104、基板 105、コンポ ジットシートシート 100は、図に示すように、それらを、コンデンサ 101をサンドイッチし た状態で積層し、加熱する。即ち、コンポジットシートを溶融、軟ィ匕させて、コンデンサ に内部応力を与えずに埋め込み硬化する。
[0035] 構造上、留意すべき点としては、固体電解質コンデンサ 101は、アルミ箔状の金属 基体 102の両面に絶縁性酸化皮膜層、電解質層、及び導電体層 103を順次生成し た構造であるため、再配線機能のみを有する多層基板 (インターポーザー基板)の配 線パターンをそのまま適用しょうとすると、接地電極である導電体層 103と電源電極 1 06がショートしてしまう構造となる点である。そこで、電源ライン、接地 GNDラインそれ ぞれに留意して配線パターンを検討した結果、電源層である 3層目（ガラスエポキシ 基板 105の上面の配線層）に、電源電極と絶縁分離された接地電極 107を新たに設 け、固体電解質コンデンサ 101の導電体層 103と多層基板の 3層目に設けた接地電 極とを電気接続する構造とする。本構造によれば、上下両面で接地電極と接続でき て 、るため、接地が強化されノイズ対策上も好まし 、。
[0036] また、導電体層 103と電源層である多層基板の 3層目とのショート回避方法としては 、固体電解質コンデンサ 101と多層基板の 3層目とを単純に絶縁シート、あるいは絶 縁ペーストで絶縁ィ匕しても構わない。この場合は、より再配線機能のみを有するイン ターポーザー（多層基板)の配線設計を変更せずに内蔵が可能となる。 [0037] なお、半導体素子のパッド電極からコンデンサ電極までの配線距離を考慮した場 合、接着シートであるコンポジットシート 100の厚みは、そのままその配線距離の増分 に繋がるため、若干ではあるが、配線長さに起因する ESL値を増加させてしまう。従 つて、コンポジットシート 100及び導電性ビアペースト 111は、できる限り薄いことが望 ましぐ好ましくは 50 μ m以下のコンポジットシートを用いることが望まれる。
[0038] なお、陽極であるアルミ箔状の金属基体 102とガラスエポキシ基板の電源電極 106 とを接続する方法としては、スルーホールめつき 108を用いる。
[0039] 以下、具体的に製造方法を説明する。ガラスエポキシ基板 104、ガラスエポキシ基 板 105とで、固体電解質コンデンサ 101をコンポジットシ一トに埋設する形で加熱、 加圧を行う。コンポジットシートの熱硬化エポキシ榭脂が溶融軟ィ匕したタイミングで 2 から 4MPa程度の圧力で加圧を行い、固体電解質コンデンサ 101を埋設し、 180°C 力も 200°C程度の加熱温度により、コンポジットシートを完全に硬化させる。なお、本 加熱'加圧工程時に、インナービアペースト 111が充填されたコンポジットシート 100 を介して固体電解質コンデンサ 101を埋設するため、基板の電極 107と固体電解質 コンデンサ 101の電極 103ともインナービア 111を介して接続される。その後に、ドリ ルを用いて貫通孔を形成し、スルーホールめつき工程を行う。めっき工程時は既に積 層体の表層に配線パターンが形成されて ヽるのでこれらの領域をレジスト形成した後 、めっき工程を行う。その結果、スルーホール 108〖こより、電源電極 106 (電源ライン） 力 固体電解質コンデンサ 101の陽極部であるアルミ電界箔 (すなわち、箔状の金属 基体 102)と接続される。アルミ電界箔は、厚みが 70 μ m程度あるため、スルーホー ルめっきと十分な接続信頼性を確保することができる。
[0040] 信号ラインに関しては、一層目の配線層に形成した信号電極 112と 4層目の配線 層に形成した信号電極 113はスルーホール 114を介して接続されて!、る。スルーホ ール 114が、容量層である固体電解質コンデンサ 101を貫通する事なぐ比誘電率 が単一で低!、誘電体層のみを通過するため、信号はスルーホール 114部で殆ど劣 化しない。
[0041] 次に、図 3A、 3Bを参照して他の実施例の多層基板について説明する。尚、図 3A は積層前の多層基板の断面図であり、図 3Bは積層された状態の多層基板の断面図 である。本実施例において、電源電極 106 (電源ライン）と、本固体電解質コンデンサ 101の陽極部であるアルミ電界箔 (すなわち箔状の金属基体 102)とは、導電性榭脂 ペースト 115により接続される。ここで留意すべき事項としては、アルミ箔カもなる金 属基体 102と導電性榭脂ペースト 115とを直接接触させると、アルミ酸ィ匕膜によって 十分な低抵抗接続が得られな!/ヽ。そこで金属基体 102の表面部分に酸化されにく ヽ めっき膜 181が形成している。たとえば、 Auめっき、 Agめっき、 Niめっきを金属基体 102の表面に施すことで十分な低抵抗接続を確保する事ができる。尚、本実施例で は、図 2A, 2Bに示す実施例のコンポジットシート 100の代わりに、固体電解質コンデ ンサ 101とガラスエポキシ基板 104、 105との界面の隙間を、接着性を有する導電性 榭脂ペースト 115により埋めている。このように構成することにより、ガラスエポキシ基 板 104上に実装される半導体素子と固体電解質コンデンサ 101間の距離をより短く でき、配線長による ESL成分を小さくすることができる。
[0042] 以上の内容を含めて、本実施形態 1の特長をまとめると下記のようになる。
[0043] 本実施の形態で用いられている固体電解質コンデンサ素子 101は、量産されてい る 10 F等大容量を有する固体アルミ電解質コンデンサの榭脂封止前の形態 (Bサ ィズ: L3. 5 XW2. 8mm Dサイズ: L7. 3 XW4. 3mm 等）を利用する事ができる 。そのため、モールド前 (榭脂封止前)の状態の固体アルミ電解質コンデンサを容易 に入手する事が可能であり、固体電解質コンデンサ内蔵に至るまでの製造工程数を 大幅に低減する事ができる。また、モールド前の状態の固体アルミ電解質コンデンサ を内蔵することで、コンデンサ内蔵層の厚みを 300 m以下レベルに薄くすることが できる。
[0044] 更に、本構造によれば、アルミ箔状の金属基体 102の両面に絶縁性酸ィ匕皮膜層、 電解質層、及び導電体層 103を順次生成して固体電解質コンデンサ 101を形成して いるため、面積当たり、 2層分を積層した容量効果が得られ、非常に小面積で所望の 大容量のコンデンサ素子が得られる。例えば、画像系のシステム LSIで比較的電流 を必要とする電源系では 1 μ F以上の容量が必要とされている。その仕様に従えば、 本構成の固体電解質コンデンサ 101は十分に大容量であり、小面積で所望の容量 を確保する事ができる。 [0045] 一方、性能の点からいえば、アルミ箔状の金属基体 102の両面に絶縁性酸化皮膜 層、電解質層、及び導電体層 103が形成されているため、電荷供給時に発生する磁 界が打ち消しあう効果が発生し、低 ESLのコンデンサ素子を実現することができる。 そのうえ、コンデンサ素子をガラス エポキシ多層基板 155内に内蔵する事で、最短 配線でコンデンサと半導体パッド電極を繋ぐことができる。その結果として、配線によ るループ面積が小さくなり、輻射ノイズ等を低減できる。
[0046] 更に、コンデンサ形成領域が固体電解質コンデンサ 101を用いることで、狭い領域 で大容量を形成することができる。
[0047] 更に、固体電解質コンデンサ 101を電源'接地層間に配置すること、箔状の金属基 体が多層配線板の電源電極と貫通スルービアあるいは導電性榭脂材料で接続する 構造を取ることで再配線機能のみを有するインターポーザーの配線を殆ど変えずに 設計する事ができる。
[0048] すなわち、半導体パッケージとしてみた場合、従来の再配線機能のみを有するイン ターポーザーと同じ層数、ピン配置でコンデンサを内蔵する事ができ、従来用いてき たマザ一ボードを共有して機能評価を実施することができる。このことは、コンデンサ 内蔵インターポーザーを新規に導入するうえで重要である。
[0049] 更に、 Fオーダーの大容量のコンデンサ素子を基板に内蔵する事が出来るため 、再配線機能のみを有するインターポーザー基板と比べて、搭載された半導体素子 の更なるノイズ低減効果、及びノイズ対策としてのコンデンサ機能をほぼ全て兼ね備 えることができる。このため、電子機器の部品点数を削減できる。
[0050] (実施の形態 2)
以下、本発明の実施の形態 2について、図 4から図 9Dを参照しながら説明する。
[0051] 本実施形態においては、説明の簡略化のため、上記実施の形態 1で説明した内容 と同様のものについては説明を省略する。
[0052] 図 4、図 5は、本発明の実施の形態 2における多層基板の断面図である。図 6A、図 6B、図 7A、図 7Bは固体電解質コンデンサを内蔵する方法、及び、ガラスエポキシ 基板の電源電極、接地電極と固体電解質コンデンサとを繋ぐ接続構造を説明する図 である。 [0053] 本実施の形態における固体電解質コンデンサ 117は実施の形態 1における固体電 解質コンデンサ 101と異なる。図 4、図 5に示すように、固体電解質コンデンサ 117は 、箔状の金属基体の片面のみに絶縁性酸化皮膜層、電解質層、及び導電体層を順 次生成して形成されて!、る。
[0054] 図 6A、図 6B、図 7A、図 7Bに示すように、電極が上下に分離している構造の方が 従来の再配線機能のみを有するインターポーザーと同じ層数、電極構造、配線バタ ーンをそのまま活用することができる。すなわち、固体電解質コンデンサ 117の陽極 側であるアルミ箔あるいはアルミ部分を Niあるいは Cuめっきした電極部 120がインタ 一ポーザー基板の電源電極 106と接続される。コンデンサ 117の接地電極側である 導電体層 122がインターポーザー基板の接地電極 107と接続される。個々の電極の 接続方法は、実施の形態 1と同様、二通りあり、インナービアペースト 111が充填され たコンポジットシート 100を介して接続する方法、あるいは、導電性榭脂ペースト 115 を介して接続する方法がそれぞれある。
[0055] 本実施の形態の特長としては、片面のみに誘電体層 121を形成した固体電解質コ ンデンサ 117を用いているため、図 1に示したコンデンサ厚みを両面に誘電体層を形 成した固体電解質コンデンサ 101と比較して薄く形成することができる。本構成によ ればコンデンサ自体の厚みを 100 m以下にすることも可能であり、コンデンサ内蔵 層 123自体の厚みを 200 μ m以下にすることが可能となる。
[0056] このように、本実施の形態 2の構造を用いたコンデンサを内蔵したインターポーザー を用いた半導体パッケージは、図 4のような構造となる。図 6A、 6B、図 7A, 7Bでも 示されて!/ヽるように信号ライン 114は、誘電体層 121を貫通する事は容易に回避でき るので、本構造を用いても信号ラインの品質を維持しながら引き回しを行うことができ る。その結果、コンデンサ 117を半導体素子 116の近傍に配置できた効果により、配 線によるループ面積が小さくなり、輻射ノイズ等のノイズを低減できる。
[0057] なお、将来的には、システム LSIの動作速度は、さらに高速ィ匕されるため、図 5に示 すように半導体素子 124はフリップチップ実装されていくことが好ましい。バンプ 125 による半導体素子と基板電極間距離は、 以下であり、大幅に配線長を短くで きる。 500MHz以上のクロックにも対応が可能となる。すなわち、ワイヤーボンディン グ実装におけるワイヤーに起因する ESL成分を排除できる。
[0058] このような実装形態の場合にも、本発明のインターポーザー基板 (多層基板）は有 効であり、電源層、接地電極層間に固体電解質コンデンサ 117を内蔵する事により、 低 ESLが小さいコンデンサを高速半導体素子 124に対し供給する事ができる。この ような構造にすることにより、 1GHz以上で駆動する半導体素子に対しても、十分に 電荷供給する事が可能となり、安定した電源電圧を半導体素子に供給する事ができ る。
[0059] 総じて、 Fオーダーの大容量のコンデンサ素子を基板に内蔵する事が出来るた め、再配線機能のみを有するインターポーザー基板と比べて、搭載された半導体素 子の電源電圧の安定（半導体の内部及びマザ一基板等の外部、両方での安定）、更 なるノイズ低減効果を得ることが出来る。ノイズ対策としてのコンデンサ機能をほぼ全 て兼ね備えることができるため、電子機器の部品点数を削減できる。例えば、デジタ ルテレビの画像システムの場合、通常、画像エンジンのシステム LSIを正常動作させ るために、メインボードに 50個近くのコンデンサが配置されている力 本発明のコン デンサ内蔵の半導体パッケージ、すなわち半導体装置を用いれば、メインボードに 実装すべきコンデンサは、 1Z10以下である 5個程度に大幅に削減する事ができる。 本発明のコンデンサ内蔵の半導体パッケージの具体的用途としては、各種モジユー ル (例えば、 GPSモジュール、カメラモジュールなど）、携帯用電子機器のうち、実装 面積の厳しい制限がある携帯電話に好適である。もちろん、他の携帯用電子機器（ 例えば、 PDA,デジタルカメラなど）にも好適に用いることができる。
[0060] 以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項で はなぐ勿論、種々の改変が可能である。例えば、各実施形態の構成および改変例 を相互に適用することも可能である。
[0061] 次に、 4層インターポーザー基板の各層の配線パターンについて説明する。
[0062] 図 8Aから図 8Dは、従来のそれぞれ再配線機能のみを有するインターポーザー基 板の各層の配線パターン例である。図 8A、図 8B、図 8C、図 8Dは、それぞれ 1層目 (表層）、 2層目、 3層目、 4層目（最下層）に対応している。図 8A、図 Bに関しては、ヮ ィヤーボンディングに伴う再配線が多数あり、再配線の一部の記載を省略している。 図 8Aに示す第 1層目は半導体素子 109、半導体素子 116の全パッド電極力もの情 報を、ワイヤーを通じて繋がっている層であり、信号ライン、電源ライン、接地ライン全 てが含まれている。図 8A示すように、半導体素子の直下に第 1の電源端子 202、第 2の電源端子 204、接地電極 203が集中して配置されている。信号ラインの電極 201 は、外周部に主に形成されている。また図 8Bに示す 2層目は、接地電極層である。こ の層は、基本的に接地電極 205で形成されており、電源ライン、信号ラインが接地電 極 205を避けるようにして貫通している。また図 8Cに示す 3層目は、電源層である。こ の層は、二つの電源電極 208、電源電極 206で形成されており、境界 209〖こより分 離された領域に、それぞれ独立して存在している。この層では、接地電極、信号ライ ンが電源電極 208、電源電極 206を避けるようにして貫通している。また図 8Dに示 す 4層目は、マザ一基板に実装されるパッド電極で構成されており、信号ライン、電 源ライン、接地ライン全てが含まれている。個々のパッド配置は、ほぼ 1層目と同じで ある。
[0063] 一方、本発明の多層配線基板において、図 9Aから図 9Dに固体電解質コンデンサ 101a,固体電解質コンデンサ 101bを内蔵した配線パターンを示す。図 9Aから図 9 Dに示すように配線パターンを殆ど変えずに二つの大容量のコンデンサを内蔵した インターポーザー基板を設計する事ができる。図 9B、図 9Cに示すように、固体電解 質コンデンサ 101 a、固体電解質コンデンサ 10 lbが電極パターン上に配置されて!ヽ る。個々の固体電解質コンデンサの陽極電極部 310a、陽極電極部 310b、陰極部 3 13は、それぞれの電源系電極領域内 208内に収まるように形成されて!ヽる。
[0064] 図 9Cに示されるように、アルミ電解質コンデンサの陽極部で基板の電源電極と接 続される部分 310a、 310bは、各電源電極の領域内に形成されている。
[0065] 留意すべき点としては、固体電解質コンデンサ 101a、固体電解質コンデンサ 101b における接地電極が形成された 31 la、 3 l ibの直下の部分は、電源電極ではなぐ 接地電極に置き換える必要がある。
[0066] 図 9Dは、内蔵する SPC素子の形状配置を示したもので、スルーホール電極 312は 、スルーホールを通して陽極に接続されている。陰極部 313は、銀ペーストを塗布し て形成される。 [0067] このように、図 2A、図 2Bに示された固体アルミ電解質コンデンサが内蔵されたイン ターポーザー基板の設計パターンは、図 9Aから図 9Dに示すように、再配線機能を 有するガラス—エポキシ多層基板 155の配線パターンを殆ど変えずに設計出来る事 を示している。
[0068] 実際に、本固体電解質コンデンサ 101a、固体電解質コンデンサ 101bを内蔵した インターポーザーを用いた半導体パッケージをメインボードに実装して電源ノイズを 評価したところ、大幅に低周波から高周波まで電源ノイズが低減できていることを確 認した。その結果、メインボードから出る放射ノイズも 10dB以上低減していることを確 認した。更に、半導体の電源電圧の変動が低減していることも確認する事ができた。
[0069] 本発明によれば、低 ESL機能を有し、信号ラインが固体電解質コンデンサの容量 層を貫通することを回避することができ、多電源系に対応させる事ができる。更に、コ ンデンサを電源 ·接地層間に配置すること、固体電解質コンデンサの箔状の金属基 体が多層配線板の電源層電極と貫通スルービアあるいは導電性榭脂材料で接続す る構造を取ることで再配線機能のみを有するインターポーザーの配線を殆ど変えず に設計する事ができる。更に、 Fオーダーの大容量のコンデンサ素子を基板に内 蔵する事が出来るため、搭載された半導体素子の更なるノイズ低減効果、及びノイズ 対策としてのコンデンサ機能をほぼ全て兼ね備えることができるため、電子機器とし てみたときの大幅な部品点数削減を実現することができる。
産業上の利用可能性
[0070] 本発明によれば、インターポーザー基板の電源層、接地層の層間に固体電解コン デンサからなる大容量コンデンサを内蔵した多層基板を簡便に設計、製造して提供 することができる。

Claims

請求の範囲
[1] 接地層と電源層を含む複数の配線層を含む複数の配線板と、
箔状の金属基体の片面あるいは両面に絶縁性酸化皮膜層、電解質層、及び導電体 層を順次形成した固体電解質コンデンサと、
前記配線板の厚さ方向に貫通する導電性部材を備え、
前記固体電解質コンデンサは、前記複数の配線板の間に挟み込まれるように配置さ れ、
前記導電体層は前記接地層に形成された接地電極に接続され、
前記箔状の金属基体が前記電源層に形成された電源電極と接続された多層配線基 板。
[2] 接地層と電源層を含む複数の配線層を含む複数の配線板と、
箔状の金属基体の一方の面に絶縁性酸化皮膜層、電解質層、及び導電体層を順 次形成し、前記箔状の金属基体の他方の面に電極層を形成した固体電解質コンデ ンサと、
前記配線板の厚さ方向に貫通する導電性部材を備え、
前記固体電解質コンデンサは、前記複数の配線板の間に挟み込まれるように配置さ れ、
前記導電体層は前記接地層に形成された接地電極に接続され、
前記電極層が前記電源層に形成された電源電極と接続された多層配線基板。
[3] 前記電源層の一部に接地パターンを設けて前記導電体層を形成する請求項 1記載 の多層配線基板。
[4] 複数の固体電解質コンデンサが前記複数の配線板間に内蔵される請求項 1に記載 の多層配線基板。
[5] 前記複数の配線層のうち、前記固体電解質コンデンサを埋設している配線層間を、 榭脂と無機フィラーとを含む材料カゝら構成したコンポジット材料で形成している請求 項 1〜3に記載の多層配線基板。
[6] 前記複数の固体電解質コンデンサと前記接地電極及び前記電源電極とを、導電性 ビアペーストが充填されたコンポジットシートを介して接続して 、る請求項 1に記載の 多層配線基板。
[7] 接地層を形成した配線板と電源層を形成した配線板を含む複数の配線板を積層し て形成される多層配線基板の製造方法であって、
前記複数の配線板の層間に、箔状の金属基体の片面あるいは両面に絶縁性酸化皮 膜層、電解質層、及び導電体層を順次生成することにより固体電解質コンデンサを 形成し、
次に、無機フィラーと熱硬化性榭脂とにより構成されるとともに、所定の箇所に導電性 ビアペーストが充填されたコンポジットシートを前記固体電解質コンデンサの上面お よび下面に配置し、前記固体電解質コンデンサの周囲に内蔵用コンポジットシートを 配置した後、加熱溶融を行い、
溶融した前記コンポジットシートと前記内蔵用コンポジットシートを硬化した後、 前記固体電解質コンデンサを含めて積層された前記多層配線基板の全層を貫通す るスノレーホ一ノレめつきを行うステップを備え、
前記スルーホールめつきは、前記固体電解質コンデンサの箔状の金属基体と前記 電源層に形成された電源電極と接続する多層配線基板の製造方法。
[8] 接地層を形成した配線板と電源層を形成した配線板を含む複数の配線板を積層し て形成される多層配線基板の製造方法であって、
前記複数の配線板の層間に、箔状の金属基体の片面あるいは両面に絶縁性酸化皮 膜層、電解質層、及び導電体層を順次生成することにより固体電解質コンデンサを 形成し、
前記固体電解質コンデンサの電極上に導電性榭脂ペーストを塗布し、
前記配線板と前記固体電解質コンデンサとが対向する領域に絶縁性の榭脂を形成 し、
内蔵用コンポジットシートを前記固体電解質コンデンサの周辺に配置した後、加熱溶 融を行い、
溶融した前記コンポジットシートを硬化した後、前記固体電解質コンデンサを含めて 積層された前記多層配線基板の全層を貫通するスルーホールめつきを行うステップ を備える多層配線基板の製造方法。
[9] 請求項 1に記載の多層配線基板を用いた半導体パッケージ。
[10] 前記電源層の一部に接地パターンを設けて前記導電体層と導通する請求項 9に記 載の半導体パッケージ。
[11] 半導体がワイヤーボンディング法で実装された請求項 9に記載の半導体パッケージ。
[12] 前記多層配線基板の厚さ方向に貫通する信号ラインが、前記固体電解質コンデンサ が形成される領域の外側である請求項 7に記載の半導体パッケージ。
[13] 請求項 9〜12に記載の半導体パッケージを用いた電子機器。
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