JP6731681B2 - 部品内蔵基板 - Google Patents
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Description
前記通信量増大の要求に答えるためには、電子機器全体の処理性能を向上させることが必要であるが、トランジスタの微細化の限界が近づいてきており、トランジスタの微細化によらずに処理性能を向上させることが課題となっている。
しかしながら、この三次元LSI実装技術にあっては、多数のトランジスタが高速かつ同時にスイッチングする際に急峻な電流変化が発生し、それが瞬間的に電源電圧の低下を引き起こし、電源回路における電源ノイズとなるとともに、信号回路にもノイズが伝搬して、信号伝送を劣化させることが課題としてある。
前記複数のチップキャパシタ54は、コア層52を介してLSIチップ53の電源回路に接続されており、それにより前記電源回路のインピーダンスを低くし、電源ノイズを抑制している。
さらに、図12(b)に示すようにm列に多並列接続された場合は、図12(c)のようにC’=nmC、およびL’=2L/(n+1)mとなる。
ここで、電源回路のインピーダンスZの特性は、周波数fに対して図13のグラフのようになり、低周波側の特性は合成容量C’により決まり、高周波側の特性は合成インダクタンスL’により決まる。
尚、電源回路のインピーダンスは、2ポート法によるインピーダンス測定装置により、伝達インピーダンスとして測定されるものとする。
即ち、複数のチップキャパシタ54をビルドアップ層51の表面に実装して電源回路のインピーダンス低減を図る方法にあっては、キャパシタへの接続配線が有する大きなインダクタンスLのため、高周波領域の電源ノイズを十分に抑制することができなかった。
また、前記のようにプリント配線基板51表面に複数のチップ、キャパシタ54を配置する場合には、チップキャパシタ54と電源回路との距離が長くなり、各チップキャパシタ54の配置によって電源回路の寄生インダクタンスが変化するため、設計段階において寄生インダクタンスができるだけ小さくなる最適な配置を特定しなければならなかった。
尚、1MHz〜10GHzの周波数領域において、前記電源回路の伝達インピーダンスが0.1Ω以下であることが望ましい。
また、前記ビルドアップ層の表面に、前記電源回路に接続され、2ポート法によるインピーダンス測定装置での前記電源回路の伝達インピーダンスの測定に用いる接続端子を備えることが望ましい。
特に、コア層内において、1平方cmの領域あたり100個以上のチップキャパシタが、100μmの狭間隔で多数配列されることによって、LSIチップに対する各チップキャパシタとの接続配線本数が多く確保される。
即ち、LSIチップに対する各チップキャパシタとの接続配線本数を多く、且つLSIチップの電源端子と前記チップキャパシタとの距離が短くなされることによって、合成インダクタンスが低下して前記電源回路のインピーダンスを低く抑えることができ、高周波領域まで電源ノイズの発生を抑制することができる。
また、従来のように複数のチップキャパシタを表面実装する場合のように、インダクタンスの値に影響する各チップキャパシタの配置を考慮する必要がなく、単に多数を規則的に配列すればよいため、LSIチップの電源供給回路に求められるデカップリングキャパシタを容易に構築することができる。
図1は、本発明に係る部品内蔵基板を模式的に示す断面図であり、図2は、図1の部品内蔵基板を下側から見た模式的な平面図である。
図1に示す部品内蔵基板1は、通常のプリント配線基板を用いたコア層3と、このコア層3上に積層されたビルドアップ層4と、前記ビルドアップ層4上に搭載されたLSIチップ5とにより構成される。なお、反対側のビルドアップ層2は、工程上、応力バランスを取るために必要となる。
前記のような多層のコア層3及びビルドアップ層4は、ビルドアップ工法により形成することができ、ビア16の形成にあっては、レーザによる孔加工と銅メッキビアフィルによるレーザビアプロセスの他、銀ペーストでバンプ形成し、絶縁層を突き破るB2it(ビースクエアイット)ビアプロセスも適用することができる。
前記複数のチップキャパシタ7の配列方法は限定されるものではないが、例えば図4に示すように、キャパシタ搭載エリア10内にできるだけ多くのチップキャパシタ7を設けるために、縦横に基板面方向に沿って規則的に配置することが好ましい。
本発明に係る実施形態においては、0402型の各容量0.047μFのチップキャパシタ7が、1平方cmのキャパシタ搭載エリア10内に配列される。より具体的には、最大341個のチップキャパシタ7が、100μmの狭間隔で縦横に配列されて並列接続されることにより、全体の合成キャパシタ容量が約1.13μFとなされている。
例えば、従来の基板に実装されたチップコンデンサ1個に対して、埋め込まれたチップキャパシタの数をn×m個とし、内蔵方式によりキャパシタへの接続配線の短くなる割合を1/aとすると、キャパシタへの接続配線が有するインダクタンス値は、2L/(n+1)maとなる。
例えば、従来の部品搭載方法によると、大きさ0.6mm×0.3mm、即ち0603サイズ規格(以下、0603型と呼ぶ)のチップキャパシタを表面実装方式により1平方cmの領域あたり5×5個配置した場合、インダクタンス値は、
(1)2L/(25+1)=L/13となる。
また、部品内蔵方式の場合、a=4とし、0603型のチップキャパシタを1平方cmの領域あたり4×12個配置した場合、インダクタンス値は、
(2)2L/(5×12×4)=L/120となる。
この結果から、約100個以上のチップキャパシタを埋め込むことができれば、インダクタンスの値を、薄膜キャパシタを内蔵した場合のように大きく低減することができると予測できる。
尚、この80μm〜100μmの狭間隔での実装は、コア層3の積層過程において、クリームはんだをパターン印刷し、そこに複数のチップキャパシタ7を配置した後、加熱によりはんだ付けする、所謂リフロー実装により行うことができる。
(3)2L/(8×21×4)=L/336となる。
さらに、0603型より小型の0402型チップキャパシタを用いれば、部品内蔵方式により1平方cmの領域あたり、11×31=341個を最大数として搭載することが可能となり、その場合、合成インダクタンス値は、
(4)2L/(12×31×4×3/4)=L/558となる。
尚、ここでキャパシタと電源回路を接続するビアの数が、キャパシタの数に対して、3/4となることを考慮している。
なお、実用的な部品内蔵インターポーザ(薄型回路基板)では、信号用配線がある程度の範囲を占めるので、上記のインダクタンス低減効果を少し抑えて、信号配線の領域を確保する回路設計を考えなければならない。
特に、コア層3内において、1平方cmの領域あたり100個以上のチップキャパシタ7が、100μmの狭間隔で多数配列されることによって、LSIチップ5に対する各チップキャパシタとの接続配線本数が多く確保される。
即ち、LSIチップ5に対する各チップキャパシタとの接続配線本数を多く、且つLSIチップ5の電源端子と前記チップキャパシタ7との距離が短くなされることによって、合成インダクタンスが低下して前記電源回路8のインピーダンスを低く抑えることができ、高周波領域まで電源ノイズの発生を抑制することができる。
また、従来のように複数のチップキャパシタを表面実装する場合のように、インダクタンスの値に影響する各チップキャパシタの配置を考慮する必要がなく、単に多数を規則的に配列すればよいため、LSIチップ5の電源供給回路に求められるデカップリングキャパシタを容易に構築することができる。
[実験1]
実験1では、ビルドアップ層の電源端子にLSIチップの電源端子が接続されることを想定した側路経路についての電源インピーダンスの評価を行った。
評価用TEG(Test Element Group)として、外形寸法を20mm×20mmとし、キャパシタ搭載エリアの領域を1平方cmとした。また、キャパシタ全体の容量は1〜1.2μFとなるように調整した。
比較例1では、図1に示したように部品内蔵基板であるが、サイズの大きいチップキャパシタを内蔵した構成とし、ビルドアップ層の電源端子からインピーダンス測定を行った。
コア層に内蔵するチップキャパシタは、容量が0.022μF、0603型の大きさのもの計48個を配列した。
比較例2では、図10に示したようにプリント配線基板の裏側のビルドアップ層上に複数のチップキャパシタを配置し、表側のビルドアップ層の電源端子からインピーダンス測定を行った。
ビルドアップ層の表面に配置するチップキャパシタは、それぞれ0.047μFの容量を持つ、長さと幅が0.8mm×1.6mmの大きさ、即ち0816型のものを計25個用いた。
比較例3では、図5に示すようにプリント配線基板31上のシリコンインターポーザ32に容量1.2μFのチタン酸ストロンチウム薄膜キャパシタ33を内蔵させ、その表面に配置した複数の端子34を介してLSIチップ35の電源回路36に接続し、インピーダンス低減を図った。
図6及び図7のグラフに、実験1の結果を示す。図6、図7のグラフにおいて、横軸は信号の周波数、縦軸はインピーダンスである。また、長破線は比較例1(チップキャパシタ内蔵)の結果を示し、短破線は比較例2(チップキャパシタ表面実装)の結果を示し、実線は比較例3(薄膜キャパシタ内蔵)の結果を示す。
図6、図7のグラフに示されるように、高周波になると、チップキャパシタを表面実装した比較例2よりも、LSIチップの電源回路に対するキャパシタの距離がより近い比較例1のほうが、インピーダンスが低い結果が得られた。これは、前記LSIチップの電源端子対するキャパシタの距離が近いほど、寄生インダクタンスが低くなるためと考えられる。
尚、薄膜キャパシタは、LSIチップの電源端子までの距離を短くでき、電源回路のインピーダンス低減の効果を期待できるが、製造コストが高く、ショート不良率の発生を十分抑制できず、安定して大量生産することが困難という課題がある。一方、本発明のように複数のチップキャパシタをコア層に内蔵する場合には、できるだけ多くのチップキャパシタを設けるために規則的に配列すればよく、不良率の低いはんだリフロー実装方式により低い製造コストで安定して大量生産を行うことができる。
実験2では、本発明に係る構成として、チップキャパシタの大きさを小さくして、実験1と同様に電源インピーダンスの評価を行った。
実施例1では、コア層に内蔵するチップキャパシタの大きさを、0402型とし、1平方cmの領域に最大341個のチップキャパシタを配列して、全体のキャパシタ容量を約1.13μFとした。また、このときのLSIチップの電源端子(接続端子)からチップキャパシタ積載層までの垂直方向距離は160μmであった。
比較例4では、プリント配線基板上に配置するチップキャパシタの大きさを、0402型とし、1平方cmの領域に最大341個のチップキャパシタを配列して、全体のキャパシタ容量を約1.13μFとした。また、このときのLSI電源端子(接続端子)からチップキャパシタ搭載層までの垂直方向距離は630μmであった。その他の条件は比較例1と同様である。
図8及び図9のグラフに、実験2の結果を前記実験1の結果と共に示す。図8、図9のグラフにおいて、横軸は信号の周波数、縦軸はインピーダンスである。また、一点鎖線は実施例1(チップキャパシタ内蔵)の結果を示し、二点鎖線は比較例4(チップキャパシタ表面実装)の結果を示す。
図8、図9のグラフに示されるように、比較例1よりも各チップキャパシタの大きさがより小さく、配置する数の多い実施例1の場合に、高周波領域において、薄膜キャパシタを内蔵した比較例3と同様に0.1Ω以下のインピーダンスとすることができた。
一方、比較例4のように、プリント配線基板上に小さいチップキャパシタを多数配置しても、LSIチップの電源端子とキャパシタとの距離が長いために、寄生インダクタンスが大きくなり、インピーダンスを十分に低減することができなかった。
2 ビルドアップ層
3 コア層
4 ビルドアップ層
5 LSIチップ
7 チップキャパシタ
8 電源回路
10 キャパシタ搭載エリア
15 接続端子
20 接続端子
Claims (3)
- コア層と、前記コア層の上面に形成されたビルドアップ層とを有し、前記コア層にチップキャパシタを内蔵し、前記ビルドアップ層の表面にLSIチップを搭載する部品内蔵基板において、
Vcc層とグランド層とが絶縁層を介して積層された電源回路が形成され、前記電源回路に前記LSIチップの電源端子がビアを介して接続される前記ビルドアップ層と、
前記コア層の上層に内蔵され、基板面方向に沿って配置された複数の前記チップキャパシタとを備え、
前記複数のチップキャパシタは、前記ビルドアップ層に形成された前記電源回路に対し、並列に、かつ直接的に接続されて前記電源回路に対するデカップリングキャパシタを形成することを特徴とする部品内蔵基板。 - 1MHz〜10GHzの周波数領域において、前記電源回路の伝達インピーダンスが0.1Ω以下であることを特徴とする請求項1に記載された部品内蔵基板。
- 前記ビルドアップ層の表面に、前記電源回路に接続され、2ポート法によるインピーダンス測定装置での前記電源回路の伝達インピーダンスの測定に用いる接続端子を備えることを特徴とする請求項1又は請求項2に記載された部品内蔵基板。
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