JP4365166B2 - キャパシタ、多層配線基板及び半導体装置 - Google Patents

キャパシタ、多層配線基板及び半導体装置 Download PDF

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Description

本発明は、キャパシタ、多層配線基板及び半導体装置に関し、より詳細には、高速のスイッチング動作が要求される半導体素子（チップ）や電子部品等を搭載する多層配線基板に実装されるデカップリング用のキャパシタ、該キャパシタを実装した多層配線基板及び半導体装置に関する。
ここに、多層配線基板は、半導体素子（チップ）等を搭載するパッケージとしての機能を果たす意味で、以下の記述では、便宜上「半導体パッケージ」ともいう。
高密度化が要求されている昨今の半導体パッケージ（多層配線基板）では、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体素子や電子部品等を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。
そこで、電源電圧を安定させ、かつスイッチングノイズ等を低減させる目的で、従来より、半導体素子を搭載したパッケージにチップキャパシタ等の容量素子を付設して電源ラインや信号ラインを「デカップリング」することが行われている。
しかしこの場合、チップキャパシタを設けた分だけ配線パターンの設計自由度が制限されたり、あるいはチップキャパシタと半導体素子の電源／グランド端子との間を接続する配線パターンの引き回し距離が長くなってインダクタンスの増大を招くことがある。インダクタンスが大きいと、キャパシタによるデカップリング効果が薄れてしまうので、インダクタンスは出来るだけ小さい方が望ましい。つまり、チップキャパシタ等の容量素子は半導体素子に出来るだけ近くに配置することが望ましい。
これに対処するための手段として、チップキャパシタ等の容量素子を半導体パッケージに付設する代わりに、同等の容量素子（キャパシタ）を半導体パッケージに内装することが考えられる。その一例として、例えば、特許文献１に記載されているように、ビルドアップ法によって得られた樹脂の多層回路基板にデカップリング用のキャパシタを内装し、該キャパシタを構成する２層の導体パターンによって挟まれた誘電体層を、所定値以上の比誘電率を有する材料（樹脂）によって形成するようにしたものがある。また、特許文献２に記載されているように、絶縁性基材上に形成された配線層（一方の電極層）と、この配線層上に形成された樹脂層（誘電体層）と、この樹脂層上を含めて絶縁性基材上に形成された配線層（他方の電極層）とによってキャパシタ部を構成し、これを多段に積み重ねて半導体パッケージに内装するようにしたものもある。
特開平１１−６８３１９号公報 特開２００３−６８９２３号公報
上述したように従来の技術では、デカップリング用キャパシタのインダクタンスを出来るだけ小さくするために、キャパシタを半導体パッケージに内装し、搭載する半導体素子との間の配線距離を出来るだけ短くするようにしている（特許文献１，２参照）。これら文献に記載された技術では、キャパシタの誘電体層を挟む両側の各電極（導体パターン、配線層）はそれぞれ単一の電極端子（外部接続端子）に接続されているため、各電極端子間に信号電圧が印加されると、その信号電圧の極性に応じて各電極間に一方向に電界が生じ、その電界の方向に沿った電流によって生じるインダクタンスの大きさも一定の値を呈する。つまり、デカップリング用キャパシタのインダクタンスは、当該キャパシタの各電極に１対１の対応関係をもって接続された各電極端子に印加される信号電圧の大きさに依存して一義的に決まっていた。
現状の技術では、パッケージに搭載される半導体素子や電子部品等はＧＨｚ以上の高速信号化が進んでおり、デカップリング用素子として用いるキャパシタについても、ＧＨｚ帯の高周波領域で安定した動作を行えることが要望されている。
しかしながら、上記の特許文献１，２に記載されるような従来の技術では、キャパシタの各電極と外部接続端子（電極端子）が１対１の対応関係をもって接続されていたため、その構造上の制約からインダクタンスを小さくするにも限界があり、必ずしもその要望に満足に応えることができないといった課題があった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、キャパシタのインダクタンスを低減してデカップリング効果を有効に奏し、ひいては高周波（ＧＨｚ帯）領域での安定した動作に寄与することができるキャパシタ、多層配線基板及び半導体装置を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明によれば、絶縁性基材上に設けられ、極性が交互に並ぶように割り当てられた複数の部分電極に分割されたシート状の第１の電極と、前記第１の電極上に設けられ、所要の箇所に形成された複数の開口部を有し、各開口部の少なくとも内壁部に導体層が形成されているシート状の誘電体と、前記誘電体上に設けられ、極性が交互に並ぶように割り当てられた複数の部分電極に分割され、所要の箇所においてそれぞれ周囲の領域からリング状に絶縁されて形成された複数のランド部を含むシート状の第２の電極と、前記第２の電極上にグリッド状に配列され、かつ、極性が交互に並ぶように割り当てられた複数の電極端子とを備え、前記第１及び第２の電極の分割された各部分電極毎に、それぞれ、前記複数の電極端子のうち一方の極性に割り当てられた各電極端子が前記第２の電極に電気的に接続され、かつ、他方の極性に割り当てられた各電極端子がそれぞれ対応する前記ランド部に電気的に接続され、各ランド部が前記誘電体の各開口部内の導体層を介して前記第１の電極に電気的に接続されていることを特徴とするキャパシタが提供される。
本発明に係るキャパシタの構成によれば、キャパシタの誘電体を挟む第１，第２の各電極は、それぞれ極性（＋，−）が交互に並ぶように複数の部分電極に分割され、これら分割された各部分電極に対応して、それぞれ、一方の極性に割り当てられた各電極端子はキャパシタの一方の電極（第２の電極）に接続され、他方の極性に割り当てられた各電極端子は他方の電極（第１の電極）に接続されている。従って、隣り合う＋，−の各電極端子間に信号電圧が印加されると、その信号電圧の極性に応じて、分割された各部分電極毎に、第１，第２の各電極間に生じる電界の方向は互いに逆方向となり、隣り合う部分電極間の各電極端子について見ると、一方の部分電極に対応する電界の方向に沿った電流によって生じるインダクタンスと、他方の部分電極に対応する電界の方向に沿った電流によって生じるインダクタンスとは相互に打ち消し合うため、上記の形態に係るキャパシタの場合と比べてインダクタンスの更なる低減化を図ることができる。その結果、キャパシタによるデカップリング効果をより一層有効に奏することができ、高周波（ＧＨｚ帯）領域での安定した動作に大いに寄与することができる。
また、本発明の更に他の形態によれば、上記の形態に係るキャパシタを、半導体素子搭載領域の直下に内装したことを特徴とする多層配線基板が提供される。
この形態に係る多層配線基板の構成によれば、半導体素子搭載領域上に半導体素子を搭載したときに、その直下に内装されているキャパシタ（の各電極端子）と当該半導体素子との間の配線距離を最短にすることができ、半導体素子から見たパッケージ（多層配線基板）全体のインダクタンスを低減することが可能となる。
さらに、本発明の他の形態によれば、上記の形態に係る多層配線基板の一方の面に、前記キャパシタの前記複数の電極端子に電気的に接続させて半導体素子を搭載したことを特徴とする半導体装置が提供される。
以下、添付の図面を参照しながら本発明の実施の形態について説明する。
図１は本発明の第１の実施形態に係るキャパシタの構成を分解斜視図の形態で模式的に示したものである。
図１に示すキャパシタ１０において、１はキャパシタ１０のベース材としての絶縁性基材、２はキャパシタ１０の一方の電極を構成する導体層、３はキャパシタ１０の誘電体を構成する樹脂層、４はキャパシタ１０の他方の電極を構成する導体層、５ａ〜５ｈは所定の順序で配列された電極端子、６はキャパシタ１０の保護膜としてのソルダレジスト層を示す。樹脂層（誘電体）３は導体層（電極）２上に設けられ、樹脂層（誘電体）３の所要の箇所（図示の例では４箇所）には開口部Ｐ２，Ｐ４，Ｐ５，Ｐ７が形成され、各開口部の内部（少なくとも内壁部）には導体層Ｃ２，Ｃ４，Ｃ５，Ｃ７が形成されている。導体層（電極）４は樹脂層（誘電体）３上に設けられ、導体層（電極）４の所要の箇所（すなわち、樹脂層（誘電体）３の開口部Ｐ２，Ｐ４，Ｐ５，Ｐ７が形成されている部分に対応する箇所）において、それぞれランド部Ｌ２，Ｌ４，Ｌ５，Ｌ７が周囲の領域からリング状に絶縁されて形成されている。
８個の電極端子５ａ〜５ｈは導体層（電極）４上にグリッド状に配列され、隣り合う電極端子（例えば、５ａと５ｂ、５ａと５ｅ、５ｂと５ｆ）の極性（＋，−）が交互に並ぶように割り当てられている。また、保護膜６は、各電極端子５ａ〜５ｈが露出するように導体層（電極）４上に設けられている。この保護膜６から露出している各電極端子５ａ〜５ｈのうち、一方の極性（＋）に割り当てられた各電極端子５ａ，５ｃ，５ｆ，５ｈは導体層（電極）４に電気的に接続されており、他方の極性（−）に割り当てられた各電極端子５ｂ，５ｄ，５ｅ，５ｇはそれぞれ対応するランド部Ｌ２，Ｌ４，Ｌ５，Ｌ７に電気的に接続され、さらに各ランド部は樹脂層（誘電体）３の各開口部内の導体層Ｃ２，Ｃ４，Ｃ５，Ｃ７を介して導体層（電極）２に電気的に接続されている。
絶縁性基材１には、例えば、ガラス布にエポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂等の絶縁性樹脂を含浸させたシート状部材が用いられる。また、各導体層（電極）２，４の材料としては銅（Ｃｕ）が用いられ、樹脂層（誘電体）３の材料としては、例えば、高誘電率の無機フィラーが配合されたポリイミド樹脂等の有機樹脂が用いられる。高誘電率の無機フィラー（誘電材）としては、例えば粒径が５μｍ以下のセラミック粉末が用いられ、好適には、ペロブスカイト構造のセラミック粉末（ＢａＴｉＯ3 、ＰＺＴ、ＳｒＴｉＯ3 等）が用いられる。
本実施形態に係るキャパシタ１０は、ビルドアップ法などの周知の技術を用いて製造することができる。この場合、樹脂層（誘電体）３については、その所要の箇所に、例えばレーザによる穴明け処理により、その下層の導体層（電極）２に達するビアホール（開口部Ｐ２，Ｐ４，Ｐ５，Ｐ７）を形成し、さらに無電解Ｃｕめっき及び電解Ｃｕめっきにより、各開口部の内部に導体層Ｃ２，Ｃ４，Ｃ５，Ｃ７を形成する。また、導体層（電極）４については、その所要の箇所（樹脂層（誘電体）３の開口部Ｐ２，Ｐ４，Ｐ５，Ｐ７が形成されている部分に対応する箇所）をリング状にエッチング除去することで、それぞれ周囲の領域から絶縁されたランド部Ｌ２，Ｌ４，Ｌ５，Ｌ７を形成する。
第１の実施形態に係るキャパシタ１０の構成によれば、グリッド状に配列された各電極端子５ａ〜５ｈはその極性が交互に並ぶように割り当てられ、一方の極性（＋）に割り当てられた各電極端子５ａ，５ｃ，５ｆ，５ｈはキャパシタ１０の一方の電極（導体層４）に接続され、他方の極性（−）に割り当てられた各電極端子５ｂ，５ｄ，５ｅ，５ｇは、それぞれ対応するランド部Ｌ２，Ｌ４，Ｌ５，Ｌ７、及び導体層Ｃ２，Ｃ４，Ｃ５，Ｃ７を介してキャパシタ１０の他方の電極（導体層２）に接続されている。従って、隣り合う極性の異なる各電極端子間に所定の大きさの信号電圧が印加されると、その信号電圧の極性に応じて上下の各電極４，２間に生じる電界の方向は同じ方向となるが、隣り合う極性の異なる２組の電極端子（例えば、５ａ，５ｂと５ｅ，５ｆ）について見ると、一方の組の電極端子（５ａ，５ｂ）に対応する電界の方向に沿った電流によって生じるインダクタンスと、他方の組の電極端子（５ｅ，５ｆ）に対応する電界の方向に沿った電流によって生じるインダクタンスとは相互に打ち消し合うため、キャパシタ１０全体としてのインダクタンスを相対的に低減することができる。その結果、キャパシタ１０によるデカップリング効果を有効に奏することができ、高周波（ＧＨｚ帯）領域での安定した動作に寄与することが可能となる。
図２は本発明の第２の実施形態に係るキャパシタの構成を分解斜視図の形態で模式的に示したものである。
図２に示すキャパシタ１０ａは、図１に示したキャパシタ１０と比べて、誘電体３を挟んでその両側（上下）に配置される各電極をそれぞれ同じ面積の部分電極２ａ，２ｂ及び４ａ，４ｂに分割し、分割した各部分電極を極性（＋，−）が交互に並ぶように配列した点で相違する。他の構成については、図１に示したキャパシタ１０の場合と基本的に同じであるので、その説明は省略する。
この第２の実施形態に係るキャパシタ１０ａでは、誘電体３を挟んでその上下に配置される各部分電極２ａ，４ａ及び２ｂ，４ｂ毎に、それぞれ、一方の極性に割り当てられた各電極端子５ａ（＋），５ｆ（＋）及び５ｄ（−），５ｇ（−）はそれぞれ導体層（部分電極）４ａ及び４ｂに電気的に接続されており、他方の極性に割り当てられた各電極端子５ｂ（−），５ｅ（−）及び５ｃ（＋），５ｈ（＋）はそれぞれ対応するランド部Ｌ２，Ｌ５及びＬ３，Ｌ８に電気的に接続され、さらに各ランド部は樹脂層（誘電体）３の各開口部内の導体層Ｃ２，Ｃ５及びＣ３，Ｃ８を介して導体層（部分電極）２ａ及び２ｂに電気的に接続されている。
第２の実施形態に係るキャパシタ１０ａの構成によれば、誘電体３を挟む各電極はそれぞれ極性（＋，−）が交互に並ぶように２つの部分電極２ａ，４ａ及び２ｂ，４ｂに分割され、これら分割された各部分電極に対応して、それぞれ、一方の極性に割り当てられた各電極端子５ａ，５ｆ及び５ｄ，５ｇは部分キャパシタの一方の部分電極（導体層４ａ及び４ｂ）にそれぞれ接続され、他方の極性に割り当てられた各電極端子５ｂ，５ｅ及び５ｃ，５ｈは、それぞれ対応するランド部Ｌ２，Ｌ５及びＬ３，Ｌ８、及び導体層Ｃ２，Ｃ５及びＣ３，Ｃ８を介して部分キャパシタの他方の部分電極（導体層２ａ及び２ｂ）にそれぞれ接続されている。従って、隣り合う極性の異なる各電極端子間に所定の大きさの信号電圧が印加されると、その信号電圧の極性に応じて、分割された各部分電極２ａ，４ａ及び２ｂ，４ｂ毎に、上下の各電極間に生じる電界の方向は互いに逆方向となり、隣り合う極性の異なる部分電極（例えば、４ａと４ｂ）間の各電極端子について見ると、一方の部分電極に対応する電界の方向に沿った電流によって生じるインダクタンスと、他方の部分電極に対応する電界の方向に沿った電流によって生じるインダクタンスとは相互に打ち消し合うため、第１の実施形態に係るキャパシタ１０の場合と比べてインダクタンスの更なる低減化を図ることができる。その結果、キャパシタ１０ａによるデカップリング効果をより一層有効に奏することができ、高周波（ＧＨｚ帯）領域での安定した動作に大いに寄与することができる。
上述した第２の実施形態に係るキャパシタ１０ａの形態では、当該キャパシタの各電極をそれぞれ２分割した場合について説明したが、分割の形態が２分割に限定されないことはもちろんである。２分割以外の一例を図３に示す。
図３は本発明の第３の実施形態に係るキャパシタの構成を分解斜視図の形態で模式的に示したものである。
図３に示すキャパシタ１０ｂは、図２に示したキャパシタ１０ａと比べて、誘電体３を挟んでその上下に配置される各電極をそれぞれ同じ面積の部分電極２ａ〜２ｄ及び４ａ〜４ｄに４分割した点で相違する。他の構成については、図２に示したキャパシタ１０ａの場合と基本的に同じであるので、その説明は省略する。
この第３の実施形態に係るキャパシタ１０ｂの構成によれば、上述した第２の実施形態に係るキャパシタ１０ａの場合よりも更にインダクタンスの低減化を図ることができる。これについて、図４を参照しながら説明する。
図４はキャパシタの電極を分割した場合の効果を説明するための特性図であり、図示の例では、電極を分割しない場合のキャパシタ１０（図１）と、各電極を２分割した場合のキャパシタ１０ａ（図２）と、各電極を４分割した場合のキャパシタ１０ｂ（図３）の各構造に対し、それぞれシミュレーションにより求めたインダクタンス（同図（ａ））と、周波数の変化に対するＳ（Ｓ21）パラメータの変化（「インピーダンス」の増減に相当）の様子（同図（ｂ））を示している。
すなわち、図４（ａ）に示すように、電極を分割しない場合（Ｄ０）と比べて電極を分割した場合（Ｄ２，Ｄ４）には、当該キャパシタのインダクタンスをより一層低減することができる。また、電極の分割を行うにしても、その分割数が多くなるに従い（Ｄ２→Ｄ４）、インダクタンスの更なる低減化を図ることができる。
また、図４（ｂ）に示すように、キャパシタの電極を分割しない場合（Ｄ０）と比べて電極を分割した場合（Ｄ２，Ｄ４）には、動作（すなわちインピーダンス）が安定している周波数帯域をより高周波側へシフトさせることができ、高周波特性に優れたキャパシタを実現することができる。その結果、当該キャパシタによるデカップリング効果をより一層有効に奏することができ、高周波（ＧＨｚ帯）領域での安定した動作に大いに寄与することができる。
上述した第２，第３の各実施形態に係るキャパシタ１０ａ，１０ｂの形態では、当該キャパシタの各電極をそれぞれ同じ面積で分割（２分割、４分割）した場合を例にとって説明したが、各電極は必ずしも同じ面積で分割する必要がないことはもちろんであり、各電極を異なる面積で分割してもよい。その場合の一例を図５に示す。
図５は本発明の第４の実施形態に係るキャパシタの構成を分解斜視図の形態で模式的に示したものである。
図５に示すキャパシタ１０ｃは、図３に示したキャパシタ１０ｂと比べて、誘電体３を挟んでその上下に配置される各電極をそれぞれ異なる面積の部分電極２ｅ〜２ｈ及び４ｅ〜４ｈに分割した点で相違する。他の構成については、図３に示したキャパシタ１０ｂの場合と基本的に同じであるので、その説明は省略する。なお、図５の例示では、図示の簡単化のため、上側の電極４ｅ〜４ｈに形成されるべきランド部や、誘電体３に形成されるべき開口部、導体層などは省略されている。
図６はキャパシタの電極を異なる面積で分割した場合の効果（すなわち、第４の実施形態に係るキャパシタ１０ｃに特有の効果）を説明するための特性図であり、電極面積が大きい方の部分キャパシタ（図５の例では、部分電極２ｅ，４ｅ及び２ｇ，４ｇ）と電極面積が小さい方の部分キャパシタ（図５の例では、部分電極２ｆ，４ｆ及び２ｈ，４ｈ）に対し、それぞれシミュレーションにより求めた周波数の変化に対するＳ（Ｓ21）パラメータの変化（「インピーダンス」の増減に相当）の様子（特性図Ａ１，Ａ２）を定性的に組み合わせて示したものである（特性図Ａ）。
図６に示すように、キャパシタの電極を異なる面積で分割することで、共振点の数が複数個（特性図Ａの例では２個）になり、比較的広い周波数領域で低インピーダンス特性を呈する「デカップリング」キャパシタ１０ｃを実現することができる。
上述した各実施形態では、各キャパシタ１０（１０ａ，１０ｂ，１０ｃ）を、誘電体３とこれを挟む２枚の電極２及び４（２ａ，２ｂ及び４ａ，４ｂ、２ａ〜２ｄ及び４ａ〜４ｄ、２ｅ〜２ｈ及び４ｅ〜４ｈ）の３層構造で構成した場合を例にとって説明したが、キャパシタの形態がこれに限定されないことはもちろんであり、例えば、誘電体と電極を交互に所要の層数分積み重ねた多層構造としてもよい。その場合の一例を図７に示す。
図７は本発明の第５の実施形態に係るキャパシタの構成を分解斜視図の形態で模式的に示したものである。
図７に示すキャパシタ１０ｄは、図３に示したキャパシタ１０ｂと比べて、誘電体３とその上側の電極（部分電極４ａ〜４ｄ）との間に、電極（部分電極４ａ〜４ｄ）と同じ構造（但し、逆の極性）を有する追加の電極（部分電極７ａ〜７ｄ）と、誘電体３と同じ構造を有する追加の誘電体８とを付加した点で相違する。他の構成については、図３に示したキャパシタ１０ｂの場合と基本的に同じであるので、その説明は省略する。同様に図７の例示でも、図示の簡単化のため、上側の各電極（部分電極４ａ〜４ｄ，７ａ〜７ｄ）に形成されるべきランド部や、各誘電体３，８に形成されるべき開口部、導体層などは省略されている。
図８は上述した各実施形態に係るキャパシタを実装した多層配線基板（半導体パッケージ）の一構成例を断面図の形態で模式的に示したものである。
図８に示す半導体パッケージ２０において、２１は当該パッケージのコア材としての絶縁性基材、２２は絶縁性基材２１の所要箇所に形成されたスルーホールに充填された導電体、２３ａ，２３ｂはそれぞれ絶縁性基材２１の両面にパターニングにより形成された配線層、２４ａ，２４ｂはそれぞれ絶縁性基材２１及び配線層２３ａ，２３ｂ上に形成された樹脂層、２５ａ，２５ｂはそれぞれ配線層２３ａ，２３ｂに電気的に接続されて樹脂層２４ａ，２４ｂ上にパターニングにより形成された配線層、２６は配線層２５ａ上にパターニングにより形成された樹脂層、２７は樹脂層２６上にパターニングにより形成された配線層、２８ａ，２８ｂはそれぞれ配線層２７，２５ｂ上に形成された樹脂層、２９ａ，２９ｂはそれぞれ配線層２７，２５ｂに電気的に接続されて樹脂層２８ａ，２８ｂ上にパターニングにより形成された配線層、３０ａ，３０ｂはそれぞれ所定の部分に開口部を有して配線層２９ａ，２９ｂ上に形成された保護膜としてのソルダレジスト層、３１ａ，３１ｂはそれぞれソルダレジスト層３０ａ，３０ｂの開口部から露出しているパッド（配線層２９ａ，２９ｂ）上に形成されたニッケル（Ｎｉ）／金（Ａｕ）のめっき膜、３２は本パッケージ２０をマザーボード等の実装用基板に実装する際に用いられる外部接続端子としてのピン、３３は下側のソルダレジスト層３０ｂの開口部から露出している配線層２９ｂ上のＮｉ／Ａｕめっき膜３１ｂにピン３２を接合するためのはんだを示す。ピン３２の材料としては、例えば、コバールにＮｉ／Ａｕめっきを施したものが用いられる。
本パッケージ２０の構成において、樹脂層２６は本パッケージに内装するキャパシタの誘電体層を構成し、この樹脂層２６を挟んで下側に形成された配線層２５ａはキャパシタの一方の電極層を、上側に形成された配線層２７はキャパシタの他方の電極層をそれぞれ構成する。例えば、第１の実施形態に係るキャパシタ１０（図１）を本パッケージ２０に実装する場合を考えると、図１における絶縁性基材１は図８の樹脂層２４ａ、電極２は配線層２５ａに、誘電体３は樹脂層２６に、電極４は配線層２７に、保護膜としてのソルダレジスト層６は樹脂層２８ａにそれぞれ相当する。また、電極４上に所定の順序で配列された各電極端子５ａ〜５ｈは、配線層２９ａの一部分によって画定されるパッドに相当する。なお、図８の例示では、図示の簡単化のため、電極４（配線層２７）に形成されるべきランド部や、誘電体３（樹脂層２６）に形成されるべき開口部、導体層などは省略されている。
図８に示す半導体パッケージ２０はビルドアップ法などの周知の技術を用いて製造することができ、その製造方法は、例えば、前述した特許文献１，２に記載されている方法と基本的に同じである。よって、ここではその説明は省略する。
この半導体パッケージ２０には、図８において破線で示すように半導体素子（チップ）５０がその電極端子５１（はんだバンプや金（Ａｕ）バンプ等）を介して搭載される。本パッケージ２０に半導体チップ５０を搭載して半導体装置を得る場合、例えば、パッケージ２０の上側のソルダレジスト層３０ａの開口部から露出している配線層２９ａ上のＮｉ／Ａｕめっき膜３１ａに半導体チップ５０の電極端子５１（はんだバンプ等）が電気的に接続されるように当該チップ５０を実装する。この実装はフリップチップ実装により行うことができ、例えば、異方性導電膜（ＡＣＦ）を用いたＡＣＦ実装により行うことができる。また、本パッケージ２０をマザーボード等の実装用基板に実装する場合には、当該基板の対応する導電部（パッド）上に適量のペースト状のはんだを載せ、その上にピン３２の脚部を当ててリフローによりはんだを固めることで、両者間の電気的接続を行う。
図８に示す半導体パッケージ（多層配線基板）２０の構成によれば、半導体チップ５０を実装したときに、その直下に内装されているキャパシタ（一方の電極層としての配線層２５ａ、誘電体層としての樹脂層２６、他方の電極層としての配線層２７）と半導体チップ５０とを接続する配線の距離を最短にすることができる。これによって、半導体チップ５０から見たパッケージ２０（すなわち、半導体装置）全体のインダクタンスを低減することができ、ＧＨｚ以上の高速信号化に対応することができる。
図８に示した半導体パッケージ２０の形態では、半導体パッケージ２０をマザーボード等に実装するための外部接続端子としてピン３２を用いた場合を例にとって説明したが、外部接続端子の形態はこれに限定されないことはもちろんであり、例えば、ボールグリッドアレイ（ＢＧＡ）等において見られるようなボール状の形態とすることも可能である。その場合の一例を図９に示す。
図９は外部接続端子としてはんだボール３４を用いた場合の半導体パッケージ４０の構成を断面図の形態で模式的に示したものである。他の構成については、図８に示した半導体パッケージ２０の場合と同じであるので、その説明は省略する。
本発明の第１の実施形態に係るキャパシタの構成を模式的に示す分解斜視図である。 本発明の第２の実施形態に係るキャパシタの構成を模式的に示す分解斜視図である。 本発明の第３の実施形態に係るキャパシタの構成を模式的に示す分解斜視図である。 キャパシタの電極を分割した場合の効果を説明するための図である。 本発明の第４の実施形態に係るキャパシタの構成を模式的に示す分解斜視図である。 キャパシタの電極を異なる面積で分割した場合の効果を説明するための図である。 本発明の第５の実施形態に係るキャパシタの構成を模式的に示す分解斜視図である。 本発明の各実施形態に係るキャパシタを実装した多層配線基板（半導体パッケージ）の一構成例を示す断面図である。 本発明の各実施形態に係るキャパシタを実装した多層配線基板（半導体パッケージ）の他の構成例を示す断面図である。
符号の説明
１…絶縁性基材、
２，４…電極（導体層）、
２ａ〜２ｈ，４ａ〜４ｈ，７ａ〜７ｄ…部分電極、
３，８…誘電体（樹脂層）、
５ａ〜５ｈ…（キャパシタの）電極端子、
６…保護膜（ソルダレジスト層）、
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ…キャパシタ、
２０，４０…多層配線基板（半導体パッケージ）、
３２…ピン（外部接続端子）、
３４…はんだボール（外部接続端子）、
５０…半導体素子（チップ）、
Ｃ２〜Ｃ８…導体層、
Ｌ２〜Ｌ８…ランド部、
Ｐ２〜Ｐ８…開口部。

Claims (6)

  1. 絶縁性基材上に設けられ、極性が交互に並ぶように割り当てられた複数の部分電極に分割されたシート状の第１の電極と、
    前記第１の電極上に設けられ、所要の箇所に形成された複数の開口部を有し、各開口部の少なくとも内壁部に導体層が形成されているシート状の誘電体と、
    前記誘電体上に設けられ、極性が交互に並ぶように割り当てられた複数の部分電極に分割され、所要の箇所においてそれぞれ周囲の領域からリング状に絶縁されて形成された複数のランド部を含むシート状の第２の電極と、
    前記第２の電極上にグリッド状に配列され、かつ、極性が交互に並ぶように割り当てられた複数の電極端子とを備え、
    前記第１及び第２の電極の分割された各部分電極毎に、それぞれ、前記複数の電極端子のうち一方の極性に割り当てられた各電極端子が前記第２の電極に電気的に接続され、かつ、他方の極性に割り当てられた各電極端子がそれぞれ対応する前記ランド部に電気的に接続され、各ランド部が前記誘電体の各開口部内の導体層を介して前記第１の電極に電気的に接続されていることを特徴とするキャパシタ。
  2. 前記第１及び第２の電極の分割された各部分電極は、異なる面積を有していることを特徴とする請求項１に記載のキャパシタ。
  3. 前記誘電体と前記第２の電極との間に、前記第２の電極と同じ構造を有する第３の電極と、前記誘電体と同じ構造を有する追加の誘電体とを交互に、かつ、各電極の極性が交互に並ぶように、所要の層数分、積み重ねたことを特徴とする請求項１又は２に記載のキャパシタ。
  4. 前記第２の電極上に、前記複数の電極端子を露出させて保護膜を設けたことを特徴とする請求項１から３のいずれか一項に記載のキャパシタ。
  5. 請求項１から３のいずれか一項に記載のキャパシタを、半導体素子搭載領域の直下に内装したことを特徴とする多層配線基板。
  6. 請求項５に記載の多層配線基板の一方の面に、前記キャパシタの前記複数の電極端子に電気的に接続させて半導体素子を搭載したことを特徴とする半導体装置。
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