JP5436963B2 - 配線基板及び半導体装置 - Google Patents

Description

本発明は、キャパシタを内蔵する配線基板、及び前記配線基板に半導体素子を実装した半導体装置に関する。

近年、半導体素子は動作周波数が高くなると共に消費電流が増加している。これに伴い、消費電力の低減化によって動作電圧が減少する傾向にある。従って、半導体素子へ電力を供給する電源においては、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電源の電圧変動を電源の許容値内に抑えることは非常に困難である。

このため、配線基板上に半導体素子を実装した半導体装置には、電源の電圧変動を低減させるために、複数のチップキャパシタが実装されている。すなわち、電流が高速で過渡的な変動をした時に、素早い充放電によってチップキャパシタから半導体素子に電流を供給することにより、電源の電圧変動を抑えるようにしている。

以下、図１等を参照しながら、チップキャパシタが実装されている従来の半導体装置の一例について説明する。図１は、従来の半導体装置を例示する断面図である。図１を参照するに、半導体装置３００は、配線基板５００と、半導体素子４００と、はんだバンプ４１０と、アンダーフィル樹脂層４２０とを有する。配線基板５００の中心部には、支持体５１０が設けられている。

支持体５１０の第１主面５１０ａ上には、第１配線層６１０ａが形成されている。又、支持体５１０には、第１主面５１０ａから第２主面５１０ｂに貫通するスルービア６９０が形成されている。第１配線層６１０ａは、スルービア６９０を介して後述する第４配線層６１０ｂと電気的に接続されている。更に、第１配線層６１０ａを覆うように第１絶縁層５２０ａが形成されており、第１絶縁層５２０ａ上には、第２配線層６２０ａが形成されている。第１配線層６１０ａと第２配線層６２０ａとは、第１絶縁層５２０ａを貫通するビアホール５２０ｘを介して電気的に接続されている。

更に、第２配線層６２０ａを覆うように第２絶縁層５３０ａが形成されている。第２絶縁層５３０ａ上には、第３配線層６３０ａが形成されている。第２配線層６２０ａと第３配線層６３０ａとは、第２絶縁層５３０ａを貫通するビアホール５３０ｘを介して電気的に接続されている。

更に、第３配線層６３０ａを覆うように、開口部５５０ｘを有するソルダーレジスト膜５５０ａが形成されている。第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分は、電極端子として機能する（以降、第３配線層６３０ａのソルダーレジスト膜５５０ａの開口部５５０ｘから露出する部分を電極端子６３０ａという場合がある）。以降、電極端子６３０ａが形成されている面を、配線基板５００の第１主面という場合がある。

支持体５１０の第２主面５１０ｂ上には、第４配線層６１０ｂが形成され、更に、第４配線層６１０ｂを覆うように第３絶縁層５２０ｂが形成されている。第３絶縁層５２０ｂ上には、第５配線層６２０ｂが形成されている。第４配線層６１０ｂと第５配線層６２０ｂとは、第３絶縁層５２０ｂを貫通するビアホール５２０ｙを介して電気的に接続されている。

更に、第５配線層６２０ｂを覆うように第４絶縁層５３０ｂが形成されている。第４絶縁層５３０ｂ上には、第６配線層６３０ｂが形成されている。第５配線層６２０ｂと第６配線層６３０ｂとは、第４絶縁層５３０ｂを貫通するビアホール５３０ｙを介して電気的に接続されている。

更に、第６配線層６３０ｂを覆うように、開口部５５０ｙを有するソルダーレジスト膜５５０ｂが形成されている。第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分は、電極端子として機能する（以降、第６配線層６３０ｂのソルダーレジスト膜５５０ｂの開口部５５０ｙから露出する部分を電極端子６３０ｂという場合がある）。以降、電極端子６３０ｂが形成されている面を、配線基板５００の第２主面という場合がある。

一部の電極端子６３０ｂ上には、はんだバンプ６８０が形成されている。はんだバンプ６８０は、半導体装置３００を回路配線基板（図示せず）に実装する際に、回路配線基板の対応する端子と電気的に接続される外部接続端子として機能する。又、一部の電極端子６３０ｂ上には、チップキャパシタ１００が実装されている。電極端子６３０ｂとチップキャパシタ１００の外部電極２６０ａ及び２６０ｂとは電気的に接続されている。

配線基板５００の第１主面上には半導体素子４００が実装されている。半導体素子４００は、シリコン等からなる薄板化された半導体配線基板（図示せず）上に半導体集積回路（図示せず）や電極端子（図示せず）が形成されたものである。半導体素子４００の電極端子（図示せず）上には、はんだバンプ４１０が形成されている。

半導体素子４００の電極端子（図示せず）は、はんだバンプ４１０により、配線基板５００の対応する電極端子６３０ａと電気的に接続されている。はんだバンプ４１０の材料としては、例えばＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。半導体素子４００と配線基板５００のソルダーレジスト膜５５０ａとの間には、アンダーフィル樹脂層４２０が充填されている。

図２は、図１に示すチップキャパシタを拡大して例示する断面図である。図２を参照するに、チップキャパシタ１００は、誘電体層２１０と、複数の内部電極２２０ａ及び２２０ｂと、２つの外部電極２６０ａ及び２６０ｂとを有する。

誘電体層２１０の内部には、複数の内部電極２２０ａ及び２２０ｂがＺ方向に交互に積層されている。複数の内部電極２２０ａ及び２２０ｂは、外部電極２６０ａ及び２６０ｂに挟まれた領域に、外部電極２６０ａと外部電極２６０ｂの対向する面である２６０ａ１及び２６０ｂ１に対して略垂直に配置されている。複数の内部電極２２０ａは外部電極２６０ａに接続され、複数の内部電極２２０ｂは外部電極２６０ｂに接続されている。これにより複数の内部電極２２０ａと複数の内部電極２２０ｂとの間にキャパシタンスが形成される。

図２に示すチップキャパシタ１００は、例えば半導体素子４００の動作電流により生じる電源の電圧変動を低減するために、半導体素子４００の電源と基準電位（ＧＮＤ）との間に複数個接続されている。ただし、チップキャパシタ１００を半導体素子４００の近傍に配置することは困難であるため、チップキャパシタ１００は配線基板５００の半導体素子４００の実装面である第１主面の反対側の面である第２主面上に実装されるのが通常である。

すなわち、半導体素子４００の電源と基準電位（ＧＮＤ）は、配線層、ビアホール、スルービア等を介して配線基板５００の第２主面まで引き延ばされ、そこにチップキャパシタ１００が実装される。配線基板５００の第２主面上には、例えば一個当たりの容量が１〜１０μＦであるチップキャパシタ１００が３０〜５０個実装されており、配線基板５００全体として５０〜１００μＦの容量とすることで電源の電圧変動を低減している。

半導体チップ４００が高周波で動作した場合に、チップキャパシタ１００により電源の電圧変動を低減するためには、チップキャパシタ１００をなるべく半導体チップ４００の電源と基準電位（ＧＮＤ）の近傍に配置することが好ましいが、前述のように、チップキャパシタ１００は、配線層、ビアホール、スルービア等を介して半導体チップ４００の電源と基準電位（ＧＮＤ）との間に接続される。従って、配線層等により生じるインダクタンスを低減することは困難であり、半導体チップ４００が高周波で動作した場合に、チップキャパシタ１００により電源の電圧変動を低減することには限界がある。インダクタンスが高くなると、チップキャパシタ１００が高速な電流変動に対応して充放電することを阻害するからである。

このような問題を解決するために、配線基板５００の内部に図２と同様の構造のキャパシタを形成する技術が開示されている。配線基板５００の内部にキャパシタを形成することにより、キャパシタを半導体チップ４００に近づけることができる。

この際、キャパシタの外部電極のピッチを半導体チップ４００に形成されている電極端子４１０のピッチと等しくし、キャパシタを半導体チップ４００の電源及び基準電位（ＧＮＤ）に対応する電極端子４１０の直下に形成することが好ましい。そして、キャパシタの外部電極の一方を半導体チップ４００の電源に対応する電極端子４１０に接続し、キャパシタの外部電極の他方を半導体チップ４００の基準電位（ＧＮＤ）に対応する電極端子４１０に接続することが好ましい。

このように、配線基板５００の内部にキャパシタを形成し、上述のように接続することにより、配線層等により生じるインダクタンスを低減することが可能となり、従来と比較して半導体チップ４００が高周波で動作した場合にも電源の電圧変動を低減することができる

特開平１０−３０８５６５号公報

しかしながら、半導体装置３００の小型化、薄型化が進むにつれて、半導体チップ４００に形成されている電極端子４１０のピッチは狭くなりつつある。すなわち、電極端子４１０は高密度化しつつある。電極端子４１０のピッチが狭くなるにしたがって、それと接続されるキャパシタの外部電極のピッチも狭くする必要がある。

従来のキャパシタにおいて、内部電極は配線基板の厚さ方向に対して直交する方向に設けられているため、キャパシタの外部電極のピッチが狭くなると、キャパシタの内部電極の面積を大きく取れなくなる。キャパシタの内部電極の面積が小さくなると、それに比例してキャパシタの容量が小さくなるため、電源の電圧変動を低減することが困難になるという問題があった。

上記の点に鑑みて、大容量化に対応可能なキャパシタを内蔵し、半導体素子を実装した際に前記半導体素子と前記キャパシタとの間のインダクタンスを低減することが可能な配線基板、及び前記配線基板に半導体素子を実装した半導体装置を提供することを課題とする。

本配線基板は、無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、前記コア基板の一方の面に形成された帯状の第１グランド配線と、前記コア基板の他方の面に前記コア基板を介して前記帯状の第１グランド配線と対向配置されるとともに前記複数の線状導体の一部を介して前記帯状の第１グランド配線と電気的に接続された帯状の第２グランド配線と、を備えたグランド配線群と、前記コア基板の一方の面に配置された帯状の第１電源配線と、前記コア基板の他方の面に前記コア基板を介して前記帯状の第１電源配線と対向配置されるとともに前記複数の線状導体の一部を介して前記帯状の第１電源配線と電気的に接続された帯状の第２電源配線と、を備えた電源配線群と、を有し、前記グランド配線群と前記電源配線群とは、前記絶縁性基材を介して交互に配置されており、前記グランド配線群において、前記コア基板を介して対向配置された一対の前記第１グランド配線と前記第２グランド配線とを接続する線状導体は、一端部が前記第１グランド配線と接続され、他端部が前記第２グランド配線と接続され、前記電源配線群において、前記コア基板を介して対向配置された一対の前記第１電源配線と前記第２電源配線とを接続する線状導体は、一端部が前記第１電源配線と接続され、他端部が前記第２電源配線と接続され、前記グランド配線群と前記電源配線群とでキャパシタを構成し、前記線状導体は、隣接する前記線状導体間の距離が、前記線状導体の径よりも小さくなるように配置され、前記グランド配線群と前記電源配線群との間には、電気的に接続されていない孤立した線状導体が配置されていることを要件とする。

本半導体装置は、前記配線基板と、前記配線基板上に実装された半導体素子と、を有し、前記帯状の第１グランド配線は、前記半導体素子のグランドに対応する複数の電極端子の垂直直下に配置され、前記帯状の第１電源配線は、前記半導体素子の電源に対応する複数の電極端子の垂直直下に配置されていることを要件とする。

開示の技術によれば、大容量化に対応可能なキャパシタを内蔵し、半導体素子を実装した際に前記半導体素子と前記キャパシタとの間のインダクタンスを低減することが可能な配線基板、及び前記配線基板に半導体素子を実装した半導体装置を提供することができる。

従来の半導体装置を例示する断面図である。 図１に示すチップキャパシタを拡大して例示する断面図である。 第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する平面図である。 第１の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する斜視図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。 第１の実施の形態の変形例に係る半導体装置の一部を例示する断面図である。 第１絶縁層上に形成された第２配線層の電源配線を例示する平面図である。 コア基板の一方の面に接する部分の第２配線層の電源配線を例示する平面図である。 コア基板の他方の面に形成された第３配線層のグランド配線を例示する平面図である。 コア基板の一方の面に接する部分の第２配線層の電源配線とコア基板の他方の面に形成された第３配線層のグランド配線の開口部との位置関係を例示する平面図である。 第２の実施の形態に係る半導体装置を例示する断面図である。 第２の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する平面図である。 第２の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する斜視図である。

以下、図面を参照して、実施の形態の説明を行う。

〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
始めに、第１の実施の形態に係る半導体装置の構造について説明する。図３は、第１の実施の形態に係る半導体装置を例示する断面図である。図３において、Ｘ方向は後述するコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。

図３を参照するに、第１の実施の形態に係る半導体装置１は、配線基板１０上に半導体素子３０が実装された構造を有する。

配線基板１０は、コア基板１３と、第１絶縁層１４と、第２絶縁層１５と、第３絶縁層１６と、第１ソルダーレジスト層１７と、第２ソルダーレジスト層１８と、第１配線層２１と、第２配線層２２と、第３配線層２３と、第４配線層２４と、第５配線層２５と、第１はんだバンプ２８と、第２はんだバンプ２９とを有する。

配線基板１０において、コア基板１３は、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度の基板であり、絶縁性基材１１全体に亘りそのＺ方向（厚さ方向）に形成された多数の貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２が形成された基板である。絶縁性基材１１としては、例えばアルミナ（酸化アルミニウム）、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等の誘電率の高い材料（無機誘電体）を用いることが好ましい。例えば、アルミナ（酸化アルミニウム）の誘電率は８〜１０、ムライトの誘電率は６．５である。

配線基板１０に実装される半導体素子３０が例えばシリコンである場合、その熱膨張係数（ＣＴＥ）は３ｐｐｍ／℃程度である。又、配線基板１０に形成される第１配線層２１等が例えば銅（Ｃｕ）である場合、その熱膨張係数（ＣＴＥ）は１６〜１７ｐｐｍ／℃程度である。絶縁性基材１１の材料として例えば熱膨張係数（ＣＴＥ）が６〜７ｐｐｍ／℃程度のアルミナや熱膨張係数（ＣＴＥ）が４．５ｐｐｍ／℃程度のムライト等の半導体素子３０の熱膨張係数（ＣＴＥ）と第１配線層２１等の熱膨張係数（ＣＴＥ）との中間的な値の熱膨張係数（ＣＴＥ）を有するセラミックス等を用いることにより、半導体素子３０と第１配線層２１等との熱膨張係数（ＣＴＥ）の差に起因する応力を緩和することができる。

線状導体１２は、その一端面がコア基板１３の一方の面１３ａから露出しており、その他端面がコア基板１３の他方の面１３ｂから露出している。線状導体１２は、例えば平面視円形に形成されており、その直径は例えば３０ｎｍ〜２０００ｎｍとすることができる。なお、平面視とは、対象物を図３のＺ方向から見た場合を指す。又、線状導体１２は、隣接する線状導体１２の間隔が線状導体１２の直径よりも小さくなる程度に密に形成されていることが好ましい。ただし、線状導体１２の配置形態については、特に限定されず、例えばヘキサゴナル状に配置されていてもよいし、グリッド状に配置されていてもよい。

各線状導体１２は、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続するビアとしての機能を有する。ただし、線状導体１２の一部は導体には接続されず、電気的に孤立（フローティング）した状態であっても構わない。線状導体（ビア）１２を形成する金属材料としては、例えば銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等を用いることができる。

ここで、第１の実施の形態に係るコア基板１３と従来の配線基板の有するコア基板とを対比する。従来の配線基板では、コア基板の両側に設けられた配線層同士を電気的に接続するための手段として、コア基板にスルーホール（充填導体）を形成し、更に形成したスルーホールの両面に受けパッドを形成する必要があった。そして、スルーホール（受けパッドを含む）を形成するにあたり、搭載されるチップ部品の機能等に応じて、１枚ずつ特定のコア基板を用意し、用意したコア基板に対して穴明け、メタライジング、穴埋め等の加工を行う必要があった。このため、コア基板を製造するのに長時間を要し、目的とするコア基板を効率良く製造することができず、コア基板のコストが高くなるという問題があった。

又、従来の配線基板では、コア基板に対するスルーホールの加工精度やアライメント精度、配線層の積層精度などに依存して、受けパッドの径を大きくする必要があった。このため、配線設計の自由度が阻害され、配線密度が制約されるという問題があった。特に、電子機器の更なる小型化等の要求に伴い、現状の技術ではスルーホールの直径及び配設ピッチも限界にきているため、配線基板全体の配線密度はより一層制約されることになる。

第１の実施の形態に係る配線基板１０では、コア基板１３の一方の面１３ａから他方の面１３ｂに貫通する多数の線状導体１２により、コア基板１３の一方の面１３ａに形成された導体と他方の面１３ｂに形成された導体とを接続することができるため、上記のような従来の配線基板の問題点を回避することができる。

図３に戻り、第１配線層２１は、コア基板１３の一方の面１３ａに形成されている。第１配線層２１は、信号配線２１ａと、グランド配線２１ｂと、電源配線２１ｃとを有する。第１配線層２１は、コア基板１３の一方の面１３ａから露出した多数の線状導体１２の端面と電気的に接続されている。第１配線層２１の材料としては、例えば銅（Ｃｕ）等を用いることができる。

第１絶縁層１４は、第１配線層２１を覆うようにコア基板１３の一方の面１３ａに形成されている。第１絶縁層１４の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。

第２配線層２２は、第１絶縁層１４上に形成されている。第２配線層２２は、信号配線２２ａと、グランド配線２２ｂと、電源配線２２ｃとを有する。第２配線層２２の信号配線２２ａ、グランド配線２２ｂ、及び電源配線２２ｃは、第１絶縁層１４を貫通する第１ビアホール１４ｘを介して、それぞれ第１配線層２１の信号配線２１ａ、グランド配線２１ｂ、及び電源配線２１ｃと電気的に接続されている。第２配線層２２の材料としては、例えば銅（Ｃｕ）等を用いることができる。

第１ソルダーレジスト層１７は、第２配線層２２を覆うように第１絶縁層１４上に形成されている。第１ソルダーレジスト層１７は開口部１７ｘを有し、開口部１７ｘ内には第２配線層２２の一部が露出している。

第１はんだバンプ２８は、第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２上に形成されている。第１はんだバンプ２８の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第１はんだバンプ２８は、半導体素子３０の対応する電極端子（図示せず）と電気的に接続されている。なお、第１はんだバンプ２８に代えて金属ピン等を用いても構わない。

第３配線層２３は、コア基板１３の他方の面１３ｂに形成されている。第３配線層２３は、コア基板１３の他方の面１３ｂから露出した多数の線状導体１２の端面と電気的に接続されている。第３配線層２３は、信号配線２３ａと、グランド配線２３ｂと、電源配線２３ｃとを有する。第３配線層２３の信号配線２３ａ、グランド配線２３ｂ、及び電源配線２３ｃは、第１配線層２１の信号配線２１ａ、グランド配線２１ｂ、及び電源配線２１ｃに対応する位置（平面視において第１配線層２１の信号配線２１ａ、グランド配線２１ｂ、及び電源配線２１ｃと重複する位置）に形成されている。すなわち、第３配線層２３の信号配線２３ａ、グランド配線２３ｂ、及び電源配線２３ｃは、多数の線状導体１２を介して、それぞれ第１配線層２１の信号配線２１ａ、グランド配線２１ｂ、及び電源配線２１ｃと電気的に接続されている。

第２絶縁層１５は、第３配線層２３を覆うようにコア基板１３の他方の面１３ｂに形成されている。第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。

第４配線層２４は、第２絶縁層１５上に形成されている。第４配線層２４は、信号配線２４ａと、グランド配線２４ｂと、電源配線２４ｃとを有する。第４配線層２４の信号配線２４ａ、グランド配線２４ｂ、及び電源配線２４ｃは、第２絶縁層１５を貫通する第２ビアホール１５ｘを介して、それぞれ第３配線層２３の信号配線２３ａ、グランド配線２３ｂ、及び電源配線２３ｃと電気的に接続されている。第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。

第３絶縁層１６は、第４配線層２４を覆うように第２絶縁層１５上に形成されている。第３絶縁層１６の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。

第５配線層２５は、第３絶縁層１６上に形成されている。第５配線層２５は、信号配線２５ａと、グランド配線２５ｂと、電源配線２５ｃとを有する。第５配線層２５の信号配線２５ａ、グランド配線２５ｂ、及び電源配線２５ｃは、第３絶縁層１６を貫通する第３ビアホール１６ｘを介して、それぞれ第４配線層２４の信号配線２４ａ、グランド配線２４ｂ、及び電源配線２４ｃと電気的に接続されている。第５配線層２５の材料としては、例えば銅（Ｃｕ）等を用いることができる。

第２ソルダーレジスト層１８は、第５配線層２５を覆うように第３絶縁層１６上に形成されている。第２ソルダーレジスト層１８は開口部１８ｘを有し、開口部１８ｘ内には第５配線層２５の一部が露出している。

第２はんだバンプ２９は、第２ソルダーレジスト層１８の開口部１８ｘ内に露出する第５配線層２５上に形成されている。第２はんだバンプ２９の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第２はんだバンプ２９は、例えばマザーボード等と接続される外部接続端子として機能する。

なお、外部接続端子として、第２はんだバンプ２９に代えて金属ピン等を用いても構わない。又、第２はんだバンプ２９や金属ピン等の外部接続端子は、設けなくても構わない。この場合には、必要なときに開口部１８ｘ内に露出する第５配線層２５上に外部接続端子を形成すればよい。

半導体素子３０は、配線基板１０上に実装されている。半導体素子３０の電極端子（図示せず）は、第１はんだバンプ２８を介して、第２配線層２２と電気的に接続されている。半導体素子３０は、シリコン等からなる薄板化された半導体配線基板（図示せず）上に半導体集積回路（図示せず）や電極端子（図示せず）が形成されたものである。半導体素子３０の厚さは、例えば１０〜５０μｍとすることができる。

次に、第１配線層２１、及びコア基板１３を介して第１配線層２１と対向配置される第３配線層２３のレイアウトについて説明する。図４は、第１の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する平面図である。図５は、第１の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する斜視図である。図４及び図５を参照するに、帯状のグランド配線２１ｂと帯状の電源配線２１ｃとは、Ｘ方向に交互に配置されている。又、帯状のグランド配線２３ｂと、帯状の電源配線２３ｃとは、Ｘ方向に交互に配置されている。更に、帯状のグランド配線２１ｂと帯状のグランド配線２３ｂとは多数の線状導体１２を介して電気的に接続され、帯状の電源配線２１ｃと帯状の電源配線２３ｃとは、多数の線状導体１２を介して電気的に接続されている。

このように、帯状のグランド配線２１ｂ及び２３ｂとそれらを接続する多数の線状導体１２を備えたグランド配線群（以降、グランド配線群Ａとする）と、帯状の電源配線２１ｃ及び２３ｃとそれらを接続する多数の線状導体１２とを備えた電源配線群（以降、電源配線群Ｂとする）とは、絶縁性基材１１を介して交互に配置されている（言い換えれば、絶縁性基材１１はグランド配線群Ａと電源配線群Ｂとの間、コア基板１３の厚さ方向を埋める位置に配置されている）。又、絶縁性基材１１は、例えばアルミナ（酸化アルミニウム）等の誘電率の高い無機誘電体である。

すなわち、グランド配線群Ａと電源配線群Ｂとは、無機誘電体（絶縁性基材１１）を介して交互に配置されており、グランド配線群Ａを一方の電極、電源配線群Ｂを他方の電極とするキャパシタ（以降、内蔵キャパシタという）を形成している。グランド配線群Ａと電源配線群Ｂとの距離ｄ_１（すなわち、内蔵キャパシタの電極間距離）は、例えば５μｍとすることができる。周知のように、距離ｄ_１が狭いほど内蔵キャパシタの容量を大きくすることができる。又、グランド配線群Ａと電源配線群Ｂとの対向する面の面積が大きいほど内蔵キャパシタの容量を大きくすることができる。このように、配線基板１０はキャパシタを内蔵しており、内蔵キャパシタは大容量化に対応可能である。

又、図３〜図５を参照するに、内蔵キャパシタの一方の電極であるグランド配線群Ａは、半導体素子３０のＧＮＤに対応する電極端子の直下に配置されている。又、内蔵キャパシタの他方の電極である電源配線群Ｂは、半導体素子３０の電源に対応する電極端子の直下に配置されている。すなわち、半導体素子３０と配線基板１０の内蔵キャパシタとは、極めて短い配線により電気的に接続することが可能である。このような構造により、配線基板１０が半導体素子３０を実装した際に、半導体素子３０と内蔵キャパシタとの間のインダクタンスを低減することができる。

信号配線２１ａは、多数の線状導体１２によって、コア基板１３を介して対向配置された信号配線２３ａと電気的に接続されている。又、信号配線２１ａ及び２３ａ並びにそれらを接続する多数の線状導体１２（以降、信号配線群Ｃという）は、それらの周囲に所定の間隔を空けて形成されているグランド配線２１ｂ及び２３ｂ並びにそれらを接続する多数の線状導体１２（以降、グランド配線群Ｄという）によって囲まれている。

このように、信号配線群Ｃの周囲をグランド配線群Ｄで囲んだ構造は、同軸線路と同等の構造であるため、シールド（遮蔽）効果を奏することができる。又、隣接して配置される信号配線群Ｃ間にはグランド配線群Ｄが配置されるため、隣接して配置される信号配線群Ｃ間に生じる電気的結合（容量結合）を低減することが可能となり、信号配線群Ｃ自体がノイズ源となることを防止することができる。

［第１の実施の形態に係る半導体装置の製造方法］
続いて、第１の実施の形態に係る半導体装置の製造方法について説明する。図６〜図１５は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。図６〜図１５において、図３に示す半導体装置１と同一構成部分には同一符号を付し、その説明を省略する場合がある。

始めに、図６に示す工程では、絶縁性基材１１を準備し、準備した絶縁性基材１１全体に亘りその厚さ方向に、多数の貫通孔１１ｘを形成する。絶縁性基材１１としては、例えば厚さ７０〜１００μｍ程度、大きさ１０×１０ｍｍ程度のアルミナ（酸化アルミニウム）のグリーンシート等を用いることができる。貫通孔１１ｘは、例えば平面視円形とすることができ、その場合の直径φ_１は例えば３０ｎｍ〜２０００ｎｍとすることができる。又、貫通孔１１ｘは、隣接する貫通孔１１ｘの間隔Ｐが貫通孔１１ｘの直径φ_１よりも小さくなる程度に密に形成することが好ましい。ただし、貫通孔１１ｘの配置形態については、特に限定されず、例えばヘキサゴナル状に配置してもよいし、グリッド状に配置してもよい。

貫通孔１１ｘの形成方法の一例を以下に示す。貫通孔１１ｘは、例えば陽極酸化法を用いて形成することができる。具体的には、例えばアルミニウム（Ａｌ）の配線基板の一方の面を絶縁被膜したＡｌ配線基板、又はガラス配線基板上にスパッタリング等によりアルミニウム（Ａｌ）の電極層を形成したＡｌ電極層を用意し、用意したＡｌ配線基板又はＡｌ電極層の表面を洗浄後、電解液（好適には硫酸水溶液）中に浸漬し、浸漬したＡｌ配線基板又はＡｌ電極層を陽極とし、これに対向配置される白金（Ｐｄ）電極を陰極として通電（パルス電圧を印加）することで、Ａｌ配線基板又はＡｌ電極層の表面に多孔質金属酸化膜（微小径の孔が規則正しく形成された酸化アルミニウムの膜）を形成することができる。

この後、陽極酸化とは逆電位の電圧を各電極に印加（Ａｌ配線基板又はＡｌ電極層を陰極とし、白金（Ｐｄ）電極を陽極として通電）することで、多孔質金属酸化膜をＡｌ配線基板又はＡｌ電極層から分離する。これによって、所望の微小径（例えば３０ｎｍ〜２０００ｎｍ）の貫通孔１１ｘが高密度に形成された絶縁性基材１１が得られる。なお、絶縁性基材１１の材料としては、アルミナ（酸化アルミニウム）以外に、ムライト、窒化アルミニウム、ガラスセラミックス（ガラスとセラミックスの複合材料）、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、チタンジルコン酸鉛等を用いてもよい。

次いで、図７に示す工程で、絶縁性基材１１に形成された貫通孔１１ｘに金属材料を充填して線状導体（ビア）１２を形成する。以降、線状導体１２を有する絶縁性基材１１をコア基板１３と称する場合がある。線状導体１２は、例えばスクリーン印刷法やインクジェット法等を用いて、例えば銀（Ａｇ）や銅（Ｃｕ）等の導電性ペーストを貫通孔１１ｘに充填することにより形成することができる。

例えば金属材料として銅（Ｃｕ）を用いる場合には、絶縁性基材１１の表面（貫通孔１１ｘの内壁面を含む）に、無電解銅（Ｃｕ）めっき法によりシード層を形成し、形成したシード層を給電層として利用した電解銅（Ｃｕ）めっき法により、貫通孔１１ｘに銅（Ｃｕ）を充填することができる。又、無電解銅（Ｃｕ）めっき法のみにより、銅（Ｃｕ）を貫通孔１１ｘに充填しても構わない。

更に、必要に応じて機械研磨、化学機械研磨（ＣＭＰ）等により両面を研磨して平坦化し、線状導体１２の両端を絶縁性基材１１の両面に露出させることができる。このようにして、絶縁性基材１１に、絶縁性基材１１の厚さ方向に貫通する微小径の線状導体１２が高密度に設けられたコア基板１３を形成することができる。

次いで、図８に示す工程では、図７において形成したコア基板１３の一方の面１３ａに第１配線層２１を形成する。又、コア基板１３の他方の面１３ｂの第１配線層２１と対向する位置に第３配線層２３を形成する。第１配線層２１及び第３配線層２３は、例えばスパッタ法やめっき法により形成することができる。第１配線層２１及び第３配線層２３の材料としては、例えば銅（Ｃｕ）等を用いることができる。この工程により、コア基板１３を介して対向配置された第１配線層２１と第３配線層２３とは、多数の線状導体１２を介して電気的に接続される。なお、第１配線層２１と第３配線層２３のレイアウトの一例は、図４及び図５に示したとおりである。

次いで、図９に示す工程では、コア基板１３の一方の面１３ａに、第１配線層２１を覆うように、第１絶縁層１４を形成する。又、コア基板１３の他方の面１３ｂに、第３配線層２３を覆うように、第２絶縁層１５を形成する。第１絶縁層１４及び第２絶縁層１５の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。第１絶縁層１４及び第２絶縁層１５は、一例として、コア基板１３の一方の面１３ａ及び他方の面１３ｂに、第１配線層２１及び第３配線層２３を覆うように樹脂フィルムをラミネートした後、樹脂フィルムをプレス（押圧）し、その後、１９０℃程度の温度で熱処理して硬化させることにより形成することができる。

次いで、図１０に示す工程では、第１絶縁層１４に、レーザ加工法等を用いて、第１配線層２１の表面が露出するように第１絶縁層１４を貫通する第１ビアホール１４ｘを形成する。又、第２絶縁層１５に、レーザ加工法等を用いて、第３配線層２３の表面が露出するように第２絶縁層１５を貫通する第２ビアホール１５ｘを形成する。

なお、第１絶縁層１４及び第２絶縁層１５として感光性樹脂膜を用い、フォトリソグラフィによりパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよいし、スクリーン印刷により開口部が設けられた樹脂膜をパターニングして第１ビアホール１４ｘ等を形成する方法を用いてもよい。

次いで、図１１に示す工程では、第１絶縁層１４上に、第１ビアホール１４ｘ内に露出した第１配線層２１と電気的に接続される第２配線層２２を形成する。又、第２絶縁層１５上に、第２ビアホール１５ｘ内に露出した第３配線層２３と電気的に接続される第４配線層２４を形成する。第２配線層２２及び第４配線層２４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層２２及び第４配線層２４は、例えばセミアディティブ法により形成される。

第２配線層２２を、セミアディティブ法により形成する例を、より詳しく説明すると、先ず、無電解めっき法又はスパッタ法により、第１絶縁層１４上（第１ビアホール１４ｘの壁面も含む）及び第１ビアホール１４ｘ内に露出する第１配線層２１上に銅（Ｃｕ）シード層（図示せず）を形成した後に、第２配線層２２に対応する開口部を備えたレジスト層（図示せず）を形成する。次いで、銅（Ｃｕ）シード層をめっき給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）層パターン（図示せず）を形成する。

続いて、レジスト層を除去した後に、銅（Ｃｕ）層パターンをマスクにして銅（Ｃｕ）シード層をエッチングすることにより、第２配線層２２を得ることができる。なお、第２配線層２２の形成方法としては、上述したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を用いることができる。第４配線層２４も同様の方法により形成することができる。

次いで、図１２に示す工程では、図９及び図１０と同様な方法により、第２絶縁層１５上に、第４配線層２４を覆うように、第３絶縁層１６を形成する。そして、第４配線層２４の表面が露出するように第３絶縁層１６を貫通する第３ビアホール１６ｘを形成する。第３絶縁層１６の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材を用いることができる。

次いで、図１３に示す工程では、第３絶縁層１６上に、第３ビアホール１６ｘ内に露出した第４配線層２４と電気的に接続される第５配線層２５を形成する。第５配線層２５の材料としては、例えば銅（Ｃｕ）等を用いることができる。第５配線層２５は、例えばセミアディティブ法により形成される。

次いで、図１４に示す工程では、第２配線層２２を被覆するように第１絶縁層１４上に開口部１７ｘを有する第１ソルダーレジスト層１７を形成する。又、第５配線層２５を被覆するように第３絶縁層１６上に開口部１８ｘを有する第２ソルダーレジスト層１８を形成する。開口部１７ｘを有する第１ソルダーレジスト層１７は、例えば第２配線層２２を被覆するようにソルダーレジスト液を塗布し、塗布したソルダーレジスト液を露光、現像することで形成することができる。開口部１８ｘを有する第２ソルダーレジスト層１８も同様の方法により形成することができる。第１ソルダーレジスト層１７及び第２ソルダーレジスト層１８の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物を用いることができる。

第２配線層２２の一部は、第１ソルダーレジスト層１７の開口部１７ｘ内に露出する。又、第５配線層２５の一部は、第２ソルダーレジスト層１８の開口部１８ｘ内に露出する。第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２上、及び第２ソルダーレジスト層１８の開口部１８ｘ内に露出する第５配線層２５上に、例えば無電解めっき法により金属層（図示せず）を形成しても構わない。

金属層（図示せず）の例としては、Ａｕ層、Ｎｉ層／Ａｕ層をこの順番で積層したＮｉ／Ａｕ層や、Ｎｉ層／Ｐｄ層／Ａｕ層をこの順番で積層したＮｉ／Ｐｄ／Ａｕ層等を挙げることができる。又、金属層（図示せず）に代えて、第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２上、及び第２ソルダーレジスト層１８の開口部１８ｘ内に露出する第５配線層２５上にＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理を施しても構わない。

次いで、図１５に示す工程では、第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２上、及び第２ソルダーレジスト層１８の開口部１８ｘ内に露出する第５配線層２５上に、第１はんだバンプ２８及び第２はんだバンプ２９を形成する。これにより、図３に示す配線基板１０が製造される。第１はんだバンプ２８は、例えば第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２を覆うように、はんだペーストを印刷し、リフローすることにより形成することができる。第２はんだバンプ２９も同様の方法により形成することができる。第１はんだバンプ２８及び第２はんだバンプ２９の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。第１はんだバンプ２８は、半導体素子と接続される外部接続端子として機能する。第２はんだバンプ２９は、例えばマザーボード等と接続される外部接続端子として機能する。

なお、外部接続端子として、第１はんだバンプ２８及び／又は第２はんだバンプ２９に代えて金属ピン等を用いても構わない。又、第１はんだバンプ２８及び／又は第２はんだバンプ２９や金属ピン等の外部接続端子は、設けなくても構わない。この場合には、必要なとき（例えば配線基板１０の出荷時や半導体素子３０の実装時等）に、第１ソルダーレジスト層１７の開口部１７ｘ内に露出する第２配線層２２上、及び／又は第２ソルダーレジスト層１８の開口部１８ｘ内に露出する第５配線層２５上に外部接続端子を形成すればよい。

図１５に示す工程の後、周知の方法により、配線基板１０上に半導体素子３０を実装することにより、図３に示す半導体装置１が製造される。以上が、第１の実施の形態に係る配線基板の製造方法である。

このように、第１の実施の形態によれば、無機誘電体を含む絶縁性基材の一方の面から他方の面に貫通する複数の線状導体を備えたコア基板に、グランド配線群と電源配線群とを絶縁性基材を介して配置した内蔵キャパシタを形成し、更に、コア基板に絶縁層及び配線層を積層して配線基板を形成する。そして、配線基板上に半導体素子を実装する。

その結果、グランド配線群及び電源配線群を半導体素子のグランドに対応する電極端子及び電源に対応する電極端子の直下に配置することができるため、半導体素子と配線基板の内蔵キャパシタとを極めて短い配線により電気的に接続することが可能となり、半導体素子と内蔵キャパシタとの間のインダクタンスを低減することができる。

又、内蔵キャパシタの大容量化のために、従来技術で行われていたような、絶縁層（誘電体層）と導体層（電極）とを交互に積層する工程を必要としないため、容易に大容量化に対応することができる。

〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態に係る半導体装置１の半導体素子３０が実装されていない領域に、キャパシタを形成する例を示す。

図１６は、第１の実施の形態の変形例に係る半導体装置の一部を例示する断面図である。図１７は、第１絶縁層上に形成された第２配線層の電源配線を例示する平面図である。図１８は、コア基板の一方の面に接する部分の第２配線層の電源配線を例示する平面図である。図１９は、コア基板の他方の面に形成された第３配線層のグランド配線を例示する平面図である。図２０は、コア基板の一方の面に接する部分の第２配線層の電源配線とコア基板の他方の面に形成された第３配線層のグランド配線の開口部との位置関係を例示する平面図である。図１６〜図２０は、半導体装置１の半導体素子３０が実装されていない領域を示している。なお、図１６は、図１７〜図１９のＢ−Ｂ線に沿う断面を示している。図１６〜図２０において、図３に示す半導体装置１と同一構成部分には同一符号を付し、その説明を省略する場合がある。

図１６及び図１７を参照するに、半導体装置１Ａの半導体素子３０が実装されていない領域において、第２配線層２２の電源配線２２ｄは、第１絶縁層１４上の所定の領域を覆うようにベタに形成されている。又、図１６を参照するに、電源配線２２ｄは、第１絶縁層１４に形成された第１ビアホール１４ｙを介して、コア基板１３の一方の面１３ａに露出する複数の線状導体１２の端面と電気的に接続されており、図１８を参照するに、第１ビアホール１４ｙの底部の電源配線２２ｄは、例えば平面視円形であり、例えばヘキサゴナル状に配置されている。

図１６及び図１９を参照するに、半導体装置１Ａの半導体素子３０が実装されていない領域において、第３配線層２３の開口部２３ｘを有するグランド配線２３ｄは、コア基板１３の他方の面１３ｂの所定の領域を覆うように形成されている。グランド配線２３ｄは、コア基板１３の他方の面１３ｂに露出する複数の線状導体１２の端面と電気的に接続されている。ただし、図２０に示すように、開口部２３ｘは、電源配線２２ｄのコア基板１３の一方の面１３ａに接する部分（図１８参照）よりも径が大きく、電源配線２２ｄのコア基板１３の一方の面１３ａに接する部分と対向する（平面視において重複する）位置に設けられている。すなわち、電源配線２２ｄのコア基板１３の一方の面１３ａに接する部分（図１８参照）とグランド配線２３ｄとは、対向していない（平面視において重複していない）。

このように、グランド配線２３ｄとこれに接続された多数の線状導体１２とを備えたグランド配線群（以降、グランド配線群Ｅとする）と、電源配線２２ｄとこれに接続された多数の線状導体１２からなる電源配線群（以降、電源配線群Ｆとする）とは電気的に接続されず、無機誘電体である絶縁性基材１１を介して容量結合された構造となる。すなわち、グランド配線群Ｅと電源配線群Ｆとは、グランド配線群Ｅを一方の電極、電源配線群Ｆを他方の電極とするキャパシタ（以降、第２の内蔵キャパシタという）を形成している。グランド配線群Ｅと電源配線群Ｆとの距離ｄ_２（すなわち、第２の内蔵キャパシタの電極間距離）は、例えば５μｍとすることができる。周知のように、距離ｄ_２が狭いほど内蔵キャパシタの容量を大きくすることができる。又、グランド配線群Ｅと電源配線群Ｆとの対向する面の面積が大きいほど第２の内蔵キャパシタの容量を大きくすることができる。

このように、第１の実施の形態の変形例によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。

すなわち、第１の実施の形態の変形例に係る半導体装置では、半導体素子が実装されていない領域に、大容量に対応可能なキャパシタを形成することができる。

〈第２の実施の形態〉
図２１は、第２の実施の形態に係る半導体装置を例示する断面図である。なお、図２１は、後述する図２２のＣ−Ｃ線に沿う断面を示している。図２１において、図３に示す半導体装置１と同一構成部分には同一符号を付し、その説明を省略する場合がある。図２１において、Ｘ方向はコア基板１３の一方の面１３ａと平行な方向、Ｙ方向はＸ方向に垂直な方向（紙面奥行き方向）、Ｚ方向はＸ方向及びＹ方向に垂直な方向（コア基板１３の厚さ方向）をそれぞれ示している。

図２１を参照するに、第２の実施の形態に係る半導体装置２は、配線基板１０が配線基板１０Ａに置換された点を除いて第１の実施の形態に係る半導体装置１と同一構造である。以下、半導体装置２について、半導体装置１と同一構造の部分についてはその説明を省略し、半導体装置１と異なる部分を中心に説明する。

図２２は、第２の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する平面図である。図２３は、第２の実施の形態に係る第１配線層及び第３配線層のレイアウトを例示する斜視図である。図２２及び図２３において、図４及び図５と同一構成部分には同一符号を付し、その説明を省略する場合がある。 図２２及び図２３を参照するに、第２の実施の形態に係る配線基板１０Ａは、信号配線２１ａ（２３ａ）、グランド配線２１ｂ（２３ｂ）、及び電源配線２１ｃ（２３ｃ）のコア基板１３の一方の面１３ａ及び他方の面１３ｂに接する部分（円で示している部分）が、ヘキサゴナル上に配置されている点が配線基板１０と異なる。

又、配線基板１０Ａは、Ｘ方向に交互に配置されている帯状のグランド配線２１ｂ（２３ｂ）と帯状の電源配線２１ｃ（２３ｃ）との対向する部分がそれぞれ凹凸を有し、グランド配線２１ｂ（２３ｂ）の凹部は電源配線２１ｃ（２３ｃ）の凸部と対応し、グランド配線２１ｂ（２３ｂ）の凸部は電源配線２１ｃ（２３ｃ）の凹部と対応して配置されている点が配線基板１０と異なる。なお、図２２及び図２３では、帯状のグランド配線２１ｂ（２３ｂ）と電源配線２１ｃ（２３ｃ）との対向する部分の凹凸はギザギザ状であるが、必ずしもギザギザ状ではなく波状等であっても構わない。配線基板１０Ａのその他の部分については、配線基板１０と同一構造である。

帯状のグランド配線２１ｂ及び２３ｂとそれらを接続する多数の線状導体１２からなるグランド配線群（以降、グランド配線群Ｇとする）と、帯状の電源配線２１ｃ及び２３ｃとそれらを接続する多数の線状導体１２とからなる電源配線群（以降、電源配線群Ｈとする）とは、絶縁性基材１１を介して交互に対向配置されている。又、絶縁性基材１１は、例えばアルミナ（酸化アルミニウム）等の誘電率の高い無機誘電体である。

すなわち、グランド配線群Ｇと電源配線群Ｈとは、無機誘電体（絶縁性基材１１）を介して交互に配置されており、グランド配線群Ｇを一方の電極、電源配線群Ｈを他方の電極とするキャパシタ（以降、内蔵キャパシタという）を形成している。グランド配線群Ｇと電源配線群Ｈとの距離ｄ_３（すなわち、内蔵キャパシタの電極間距離）は、例えば５μｍとすることができる。周知のように、距離ｄ_３が狭いほど内蔵キャパシタの容量を大きくすることができる。又、グランド配線群Ｇと電源配線群Ｈとの対向する面の面積が大きいほど内蔵キャパシタの容量を大きくすることができる。このように、配線基板１０Ａはキャパシタを内蔵しており、内蔵キャパシタは大容量化に対応可能である。

ところで、前述のように、Ｘ方向に交互に配置されている帯状のグランド配線２１ｂ（２３ｂ）と帯状の電源配線２１ｃ（２３ｃ）との対向する部分がそれぞれ凹凸を有し、グランド配線２１ｂ（２３ｂ）の凹部は電源配線２１ｃ（２３ｃ）の凸部と対応し、グランド配線２１ｂ（２３ｂ）の凸部は電源配線２１ｃ（２３ｃ）の凹部と対応して配置されている。そのため、グランド配線群Ｇと電源配線群Ｈとの対向する面の面積は、第１の実施の形態のグランド配線群Ａと電源配線群Ｂとの対向する面の面積よりも大きくすることが可能である。その結果、第２の実施の形態に係る配線基板１０Ａでは、第１の実施の形態に係る配線基板１０よりも、同一面積当たりの内蔵キャパシタの容量を大きくすることができる。

このように、第２の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。

すなわち、第２の実施の形態に係る配線基板及び半導体装置では、第１の実施の形態に係る配線基板及び半導体装置よりも、同一面積当たりの内蔵キャパシタの容量を大きくすることができる。

以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

例えば、第２の実施の形態に、第１の実施の形態の変形例と同様の変形を加えても構わない。

１、１Ａ、２ 半導体装置
１０、１０Ａ 配線基板
１１ 絶縁性基材
１１ｘ 貫通孔
１２ 線状導体
１３ コア基板
１３ａ コア基板１３の一方の面
１３ｂ コア基板１３の他方の面
１４ 第１絶縁層
１４ｘ、１４ｙ 第１ビアホール
１５ 第２絶縁層
１５ｘ 第２ビアホール
１６ 第３絶縁層
１６ｘ 第３ビアホール
１７ 第１ソルダーレジスト層
１８ 第２ソルダーレジスト層
１７ｘ、１８ｘ、２３ｘ 開口部
２１ 第１配線層
２１ａ、２２ａ、２３ａ、２４ａ、２５ａ 信号配線
２１ｂ、２２ｂ、２３ｂ、２３ｄ、２４ｂ、２５ｂ グランド配線
２１ｃ、２２ｃ、２２ｄ、２３ｃ、２４ｃ、２５ｃ 電源配線
２２ 第２配線層
２３ 第３配線層
２４ 第４配線層
２５ 第５配線層
２８ 第１はんだバンプ
２９ 第２はんだバンプ
３０ 半導体素子
ｄ_１、ｄ_２、ｄ_３ 距離
Ｐ 間隔
φ_１ 直径

Claims (10)

1. 無機誘電体を含む絶縁性基材と、前記絶縁性基材の一方の面から他方の面に貫通する複数の線状導体と、を備えたコア基板と、
   前記コア基板の一方の面に形成された帯状の第１グランド配線と、前記コア基板の他方の面に前記コア基板を介して前記帯状の第１グランド配線と対向配置されるとともに前記複数の線状導体の一部を介して前記帯状の第１グランド配線と電気的に接続された帯状の第２グランド配線と、を備えたグランド配線群と、
   前記コア基板の一方の面に配置された帯状の第１電源配線と、前記コア基板の他方の面に前記コア基板を介して前記帯状の第１電源配線と対向配置されるとともに前記複数の線状導体の一部を介して前記帯状の第１電源配線と電気的に接続された帯状の第２電源配線と、を備えた電源配線群と、を有し、
   前記グランド配線群と前記電源配線群とは、前記絶縁性基材を介して交互に配置されており、
   前記グランド配線群において、前記コア基板を介して対向配置された一対の前記第１グランド配線と前記第２グランド配線とを接続する線状導体は、一端部が前記第１グランド配線と接続され、他端部が前記第２グランド配線と接続され、
   前記電源配線群において、前記コア基板を介して対向配置された一対の前記第１電源配線と前記第２電源配線とを接続する線状導体は、一端部が前記第１電源配線と接続され、他端部が前記第２電源配線と接続され、
   前記グランド配線群と前記電源配線群とでキャパシタを構成し、
   前記線状導体は、隣接する前記線状導体間の距離が、前記線状導体の径よりも小さくなるように配置され、
   前記グランド配線群と前記電源配線群との間には、電気的に接続されていない孤立した線状導体が配置されている配線基板。
2. 前記グランド配線群と前記電源配線群は同一方向に交互に配置されている請求項１記載の配線基板。
3. 前記第１グランド配線と前記第１電源配線との対向する部分はそれぞれ凹凸を有し、前記第１電源配線の凹部は前記第１グランド配線の凸部と対応し、前記第１電源配線の凸部は前記第１グランド配線の凹部と対応して配置され、
   前記第２グランド配線と前記第２電源配線との対向する部分はそれぞれ凹凸を有し、前記第２電源配線の凹部は前記第２グランド配線の凸部と対応し、前記第２電源配線の凸部は前記第２グランド配線の凹部と対応して配置されている請求項１又は２記載の配線基板。
4. 前記コア基板の一方の面に形成された、水玉模様状に点在する第１導電層と、
   前記コア基板の他方の面に形成された、前記第１導電層と対向配置された前記第１導電層よりも面積の大きい開口部を有する第２導電層と、を更に有し、
   前記第１導電層は、前記電源配線群又は前記グランド配線群の一方と電気的に接続され、前記第２導電層は、前記電源配線群又は前記グランド配線群の他方と電気的に接続されている請求項１乃至３の何れか一項記載の配線基板。
5. 前記グランド配線群と前記電源配線群とを複数個有する請求項１乃至４の何れか一項記載の配線基板。
6. 前記線状導体は、信号配線と接続されている線状導体と、前記信号配線と接続されている線状導体の周囲に位置する線状導体と、を有し、
   前記周囲に位置する線状導体は、グランド配線と接続されている請求項１乃至５の何れか一項記載の配線基板。
7. 前記信号配線と接続されている線状導体と前記周囲に位置する線状導体との間には、電気的に接続されていない孤立した線状導体が配置されている請求項６記載の配線基板。
8. 前記線状導体の径は、３０ｎｍ〜２０００ｎｍである請求項１乃至７の何れか一項記載の配線基板。
9. 請求項１乃至８の何れか一項記載の配線基板と、
   前記配線基板上に実装された半導体素子と、を有し、
   前記帯状の第１グランド配線は、前記半導体素子のグランドに対応する複数の電極端子の垂直直下に配置され、
   前記帯状の第１電源配線は、前記半導体素子の電源に対応する複数の電極端子の垂直直下に配置されている半導体装置。
10. 前記半導体素子の信号に対応する電極端子の垂直直下に位置する前記コア基板の一方の面に、前記電極端子と電気的に接続されたパッドが設けられ、
    前記パッドの一部は、前記コア基板の一方の面において引き回されることなく前記複数の線状導体を介して前記コア基板の他方の面に接続され、前記コア基板の他方の面において引き回される請求項９記載の半導体装置。

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