JP4670213B2 - 半導体パッケージ - Google Patents
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- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路素子（以下、チップと称する）を一つ、または複数搭載し、プリント配線基板に接続するために用いる半導体パッケージ、特にプリント配線基板との接続端子を面上に配置したBGA（ボール・グリッド・アレイ）構造を有する半導体パッケージに関するものである。
【０００２】
【従来の技術】
電子機器の小型化の要求に対応するため、チップを搭載した半導体装置をプリント配線基板表面に実装する方式がとられてきた。従来、代表的な表面実装型半導体パッケージとして、ＢＧＡ（ボール・グリッド・アレイ）があげられる。
一般的なBGA型の半導体パッケージは、図２に示すように、プリント配線基板用の銅張積層板（ビスマレイミド・トリアジン系樹脂、いわゆるＢＴレジン系樹脂等からなる絶縁性基板２１の両面に、銅箔を貼り合わせたもの）をベース基板として導体配線層２２、薄膜絶縁層２５、第二導体配線層２６からなる配線回路が形成され、最上層にはチップ２８を搭載し金ワイヤ２９によってそれぞれの電極パッドにワイヤボンディングにて接続されている。またベース基板対面には半田ボール３２が形成されている。
【０００３】
ところで、近年搭載するチップの動作速度が向上し、インダクタンスの低減を目的に図３に示すように、多層配線板上に形成されたパッケージ電極４３とチップ４４上のチップ電極４５を直接接触させてから端子金属を熱融着などによって接続、固定するフリップチップ実装が行われている。
【０００４】
フリップチップ実装においては、パッケージ電極の高さのばらつきがあると、安定接続できる電極と接続性が劣る電極ができて、チップ電極との接続信頼性が著しく低下するという問題があるが、これに対しては、特開平１０−１７３０９０号公報のように、パッケージ電極から水平方向に伸びた導電層とその下の低弾性率層のバネ性によってパッケージ電極を上に押し上げる力を加える方法が考案されている。
【０００５】
以下、特開平１０−１７３０９０号公報について説明する。図５に示すようにチップキャリアの電極６９から水平方向に導体層６６が延伸しており、その下には低弾性率層６５が配置されている。導体層は異種金属２層の積層からなり、上層６６ｂを構成する金属の線熱膨張係数が下層６６ａを構成する金属のそれより大きい。このため、導体層６６と低弾性率層６５がチップキャリア電極６９を上方に押し上げるばねとしてはたらき、さらには導体層６６を構成する２層の金属の線熱膨張係数の差によって、チップ固定の際にかかる熱で導体層６６がチップ搭載面と反対に反り、チップ搭載後に常温に戻ったときに、逆の力が加わり、さらにチップキャリア電極６９とチップ電極の接合を強固なものにする。
【０００６】
【発明が解決しようとする課題】
近年は、搭載するチップの高性能化、小型化にともなって、半導体パッケージの配線がファイン化の傾向にあり、ビアホールも小径化してきている。特開平１０−１７３０９０号公報のような構造でビアホールが小径になった場合は、チップ搭載時に上からかかる力によってビアホールが破損するという問題が生じる。
本発明は、上記問題を解決しようとするものであり、パッケージ電極とチップ電極の電気的接続信頼性を向上させ、なおかつフリップチップ実装時の小径ビアホールの破損を防ぐことを目的とする。
【０００７】
【課題を解決するための手段】
本発明において上記課題を達成するために、まず請求項１の発明として、絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、
少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、前記絶縁樹脂層６に、前記絶縁樹脂層１方向に径が細くなるような逆テーバー部分が形成され、前記低弾性率層５のうち、前記絶縁樹脂層６の前記逆テーパー部分に対応する領域は、厚さが周辺より薄くなっており、前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の逆テーパー部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージの発明をなした。
【０００８】
さらに請求項２の発明は、絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、前記絶縁樹脂層６は、膜厚が大きい部分と小さい部分が形成され、前記低弾性率層５のうち、前記絶縁樹脂層６の前記膜厚が大きい部分に対応する領域は、厚さが周辺より薄くなっており、前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の前記膜厚が大きい部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージである。
【０００９】
さらに請求項３の発明は、前記低弾性率層の弾性率が常温で１０6〜１０8Ｐaであることを特徴とする請求項１又は２に記載の半導体パッケージである。
【００１１】
【発明の実施の形態】
本発明の半導体パッケージについて、図１および図４によって詳細に説明する。チップ電極と接続するパッケージ電極部１０近傍の構造は電極部１０の下部から水平方向に導体層７が延伸し、その端部にてさらに下の導体配線パターン２とビアホール８にて接続されている。導体層７の下には絶縁樹脂層６がある。ここで、絶縁樹脂層６と内部配線層２の間には低弾性樹脂層５があり、この低弾性樹脂層５は他の絶縁樹脂層よりもゴム性を有し、詳しくは、弾性率が常温で１０6〜１０8Ｐaであることが望ましい。
【００１２】
この構造をとることにより、チップ電極と接続する際に導体層７の端部を支点として、導体層７がバネとして働くため、チップ電極を電極部１０で常に押し上げる力として働き、電極部高さにばらつきがあっても、チップの全電極との電気的信頼性を向上させることができる。
【００１３】
この導体層７は、１方向へ延伸すると限るものではなく、２方向あるいはそれ以上に設けることが可能である。２方向以上の場合、各端部に接続したビアホールの下部導体配線パターンに各々接続される。これにより、２方向以上に延伸した各導体層の端部をそれぞれ支点にしてバネとして働くため、チップ電極との接触圧が増強され、電気的接続信頼性をあげることができる。
【００１４】
また図１に示すように、低弾性率層５はビアホール８の近傍で、その厚さが他の部分より薄くなっている。これによって、ビアホール８が小径であった場合に、チップ搭載時の加圧によってビアホール８が折れるのを防ぐことができる。低弾性率層５をビアホール８近傍で薄くする方法については、とくに制限はないが一例として、強アルカリによるエッチングによってビアホール近傍以外のポリイミド層をビアホール近傍と比較して薄くしたうえで、低弾性率層を積層する方法がある。
【００１５】
最上層にはソルダーレジスト層９を配置し、電極部１０のみが露出するようになっている。これによって、導体層７の保護と電気的短絡の防止をしている。電極部１０のみが露出するようにソルダーレジスト層９を加工する方法についてはとくに制限はないが、一例としてフォトエッチング法があげられる。
【００１６】
【実施例】
以下、本発明を実施例により具体的に説明する。厚さ２５μｍのポリイミドフィルム５１の両面に厚さ１２μｍの銅箔をラミネートした両面銅貼りポリイミドフィルムの所定の位置にエキシマレーザー加工機によって５０μｍφの貫通孔を形成し、無電解銅めっき、電解銅めっきを施して、ビアホール５４を形成し、上下銅箔の導通をとった。さらに両面にフォトレジストＰＭＥＲを約５μｍ塗布し、所定の温度でプリベークを行った。表側には内部配線層、裏側には半田ボールと接続するパッドパターンを有するフォトマスクを介し、５００ｍＪ／ｃｍ2の露光量で露光し、専用の現像液にて現像を行い、レジストパターンを形成した。所定の温度でポストベークを行った後、５０℃の塩化第二鉄液にてレジストパターン以外の部分の銅箔をエッチングして、半田パッド５３及び内部導体配線パターン５２を形成した。（図４（ａ））
【００１７】
前記基板の上に、常温での弾性率を１０8Paに調整した厚さ２０μｍの接着剤５５フィルムをラミネートした（図４（ｂ））。
次に、厚さ２５μｍのポリイミドフィルムの片面に、厚さ１２μｍの銅箔５７をラミネートした片面銅貼りポリイミドフィルムのポリイミド上に、所定のゴム系フォトレジストを約５μｍの厚さで塗布して、所定の温度でプリベークを行った。外部配線パターンと内部配線パターンの導通をとるためのビアホールの位置のパターンを有するフォトマスクを介して、５００ｍＪ／ｃｍ2の露光量で露光し、専用の現像液にて現像を行い、レジストパターンを形成した。所定の温度でポストベークを行った後、ヒドラジン液にてレジストパターン以外のポリイミドをハーフエッチングした。ハーフエッチングは、レジストパターン以外の部分のポリイミド厚が約１２μｍの厚さになるようにエッチング時間を調節した。
【００１８】
レジストパターンを除去した後に（図４（ｃ））、この片面銅貼りポリイミドフィルムのポリイミド５６面と、前記両面銅貼りポリイミドフィルムの接着剤５５層をラミネートして、その後に所定のポストベークを行った。（図４（ｄ））次に、片面銅貼りポリイミドフィルムの銅箔層５７の上から、エキシマレーザー加工機によって所定の位置に２５μｍφのビアホール形成孔を形成した。ビアホール形成孔の深さは、片面銅貼りポリイミドと接着剤を貫通し、内部導体配線パターンを貫通しない範囲のものであった。その後に無電解めっき、電解めっきを施して小径ビアホール５８を形成し、外部銅箔層と内部配線層の導通をとった（図４（ｅ））。
【００１９】
次に内部配線層５２と同様の方法で外部銅箔層を外部配線層５９に加工した（図４（ｆ））。
さらに、上面にスクリーン印刷によって約２０μｍの厚さにソルダーレジスト層を形成し、ポストベークの後に、フォトエッチング法によって所定の位置に３０μｍφの開口部を形成した。
【００２０】
【発明の効果】
以上のように、本発明によれば、パッケージ電極部１０から水平方向に延伸する導体層７と低弾性率層５によって、チップ搭載時にチップ電極部をパッケージ電極部１０で絶えず押し上げる力が働き、パッケージ電極部の高さにばらつきが
あってもチップとパッケージの電気的信頼性が保たれる。
【００２１】
加えて、小径ビアホール８近傍で低弾性率層５の厚さを、他の部分における厚さよりも小さくすることによって、チップ搭載時にパッケージ電極部１０に圧力がかかっても、小径ビアホールが大きく曲がることがなく、小径ビアホールの破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの一実施例の構成を示す部分断面図である。
【図２】従来のチップキャリア（ＢＧＡ）に構成を示す部分断面図である。
【図３】従来の半導体パッケージ（フリップチップ）の構成を示す部分断面図である。
【図４】（ａ）〜（ｆ）は本発明の半導体パッケージの一実施例の製造方法を示す部分断面図である。
【図５】従来のチップキャリアの構成を示す部分断面図である。
【符号の説明】
１・・・絶縁樹脂層
２・・・内部配線層
３・・・半田パッド
４・・・ビアホール
５・・・低弾性率層
６・・・絶縁樹脂層
７・・・導体層
８・・・小径ビアホール
９・・・ソルダーレジスト層
１０・・・電極部
１１・・・半田ボール
２１・・・絶縁性基板
２２・・・導体配線層
２３・・・半田パッド
２４・・・スルーホール
２５・・・薄膜絶縁層
２６・・・第二導体配線層
２７・・・ビアホール
２８・・・チップ
２９・・・金ワイア
３０・・・モールド樹脂
３１・・・半田パッド周辺の絶縁部
３２・・・半田ボール
４１・・・絶縁樹脂層
４２・・・接着剤層
４３・・・チップキャリア電極
４４・・・チップ
４５・・・チップ電極
４６・・・保護層
５１・・・絶縁樹脂層
５２・・・内部配線層
５３・・・半田パッド
５４・・・ビアホール
５５・・・接着剤層
５６・・・絶縁樹脂層
５７・・・導体層
５８・・・小径ビアホール
５９・・・導体層
６１・・・絶縁樹脂層
６２・・・半田パッド
６３・・・導体配線パターン
６４・・・スルーホール
６５・・・低弾性率層
６６ａ・・・線膨張係数が小さい導体層
６６ｂ・・・線膨張係数が大きい導体層
６７・・・ビアホール
６８・・・接着剤層
６９・・・電極部
【発明の属する技術分野】
本発明は半導体集積回路素子（以下、チップと称する）を一つ、または複数搭載し、プリント配線基板に接続するために用いる半導体パッケージ、特にプリント配線基板との接続端子を面上に配置したBGA（ボール・グリッド・アレイ）構造を有する半導体パッケージに関するものである。
【０００２】
【従来の技術】
電子機器の小型化の要求に対応するため、チップを搭載した半導体装置をプリント配線基板表面に実装する方式がとられてきた。従来、代表的な表面実装型半導体パッケージとして、ＢＧＡ（ボール・グリッド・アレイ）があげられる。
一般的なBGA型の半導体パッケージは、図２に示すように、プリント配線基板用の銅張積層板（ビスマレイミド・トリアジン系樹脂、いわゆるＢＴレジン系樹脂等からなる絶縁性基板２１の両面に、銅箔を貼り合わせたもの）をベース基板として導体配線層２２、薄膜絶縁層２５、第二導体配線層２６からなる配線回路が形成され、最上層にはチップ２８を搭載し金ワイヤ２９によってそれぞれの電極パッドにワイヤボンディングにて接続されている。またベース基板対面には半田ボール３２が形成されている。
【０００３】
ところで、近年搭載するチップの動作速度が向上し、インダクタンスの低減を目的に図３に示すように、多層配線板上に形成されたパッケージ電極４３とチップ４４上のチップ電極４５を直接接触させてから端子金属を熱融着などによって接続、固定するフリップチップ実装が行われている。
【０００４】
フリップチップ実装においては、パッケージ電極の高さのばらつきがあると、安定接続できる電極と接続性が劣る電極ができて、チップ電極との接続信頼性が著しく低下するという問題があるが、これに対しては、特開平１０−１７３０９０号公報のように、パッケージ電極から水平方向に伸びた導電層とその下の低弾性率層のバネ性によってパッケージ電極を上に押し上げる力を加える方法が考案されている。
【０００５】
以下、特開平１０−１７３０９０号公報について説明する。図５に示すようにチップキャリアの電極６９から水平方向に導体層６６が延伸しており、その下には低弾性率層６５が配置されている。導体層は異種金属２層の積層からなり、上層６６ｂを構成する金属の線熱膨張係数が下層６６ａを構成する金属のそれより大きい。このため、導体層６６と低弾性率層６５がチップキャリア電極６９を上方に押し上げるばねとしてはたらき、さらには導体層６６を構成する２層の金属の線熱膨張係数の差によって、チップ固定の際にかかる熱で導体層６６がチップ搭載面と反対に反り、チップ搭載後に常温に戻ったときに、逆の力が加わり、さらにチップキャリア電極６９とチップ電極の接合を強固なものにする。
【０００６】
【発明が解決しようとする課題】
近年は、搭載するチップの高性能化、小型化にともなって、半導体パッケージの配線がファイン化の傾向にあり、ビアホールも小径化してきている。特開平１０−１７３０９０号公報のような構造でビアホールが小径になった場合は、チップ搭載時に上からかかる力によってビアホールが破損するという問題が生じる。
本発明は、上記問題を解決しようとするものであり、パッケージ電極とチップ電極の電気的接続信頼性を向上させ、なおかつフリップチップ実装時の小径ビアホールの破損を防ぐことを目的とする。
【０００７】
【課題を解決するための手段】
本発明において上記課題を達成するために、まず請求項１の発明として、絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、
少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、前記絶縁樹脂層６に、前記絶縁樹脂層１方向に径が細くなるような逆テーバー部分が形成され、前記低弾性率層５のうち、前記絶縁樹脂層６の前記逆テーパー部分に対応する領域は、厚さが周辺より薄くなっており、前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の逆テーパー部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージの発明をなした。
【０００８】
さらに請求項２の発明は、絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、前記絶縁樹脂層６は、膜厚が大きい部分と小さい部分が形成され、前記低弾性率層５のうち、前記絶縁樹脂層６の前記膜厚が大きい部分に対応する領域は、厚さが周辺より薄くなっており、前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の前記膜厚が大きい部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージである。
【０００９】
さらに請求項３の発明は、前記低弾性率層の弾性率が常温で１０6〜１０8Ｐaであることを特徴とする請求項１又は２に記載の半導体パッケージである。
【００１１】
【発明の実施の形態】
本発明の半導体パッケージについて、図１および図４によって詳細に説明する。チップ電極と接続するパッケージ電極部１０近傍の構造は電極部１０の下部から水平方向に導体層７が延伸し、その端部にてさらに下の導体配線パターン２とビアホール８にて接続されている。導体層７の下には絶縁樹脂層６がある。ここで、絶縁樹脂層６と内部配線層２の間には低弾性樹脂層５があり、この低弾性樹脂層５は他の絶縁樹脂層よりもゴム性を有し、詳しくは、弾性率が常温で１０6〜１０8Ｐaであることが望ましい。
【００１２】
この構造をとることにより、チップ電極と接続する際に導体層７の端部を支点として、導体層７がバネとして働くため、チップ電極を電極部１０で常に押し上げる力として働き、電極部高さにばらつきがあっても、チップの全電極との電気的信頼性を向上させることができる。
【００１３】
この導体層７は、１方向へ延伸すると限るものではなく、２方向あるいはそれ以上に設けることが可能である。２方向以上の場合、各端部に接続したビアホールの下部導体配線パターンに各々接続される。これにより、２方向以上に延伸した各導体層の端部をそれぞれ支点にしてバネとして働くため、チップ電極との接触圧が増強され、電気的接続信頼性をあげることができる。
【００１４】
また図１に示すように、低弾性率層５はビアホール８の近傍で、その厚さが他の部分より薄くなっている。これによって、ビアホール８が小径であった場合に、チップ搭載時の加圧によってビアホール８が折れるのを防ぐことができる。低弾性率層５をビアホール８近傍で薄くする方法については、とくに制限はないが一例として、強アルカリによるエッチングによってビアホール近傍以外のポリイミド層をビアホール近傍と比較して薄くしたうえで、低弾性率層を積層する方法がある。
【００１５】
最上層にはソルダーレジスト層９を配置し、電極部１０のみが露出するようになっている。これによって、導体層７の保護と電気的短絡の防止をしている。電極部１０のみが露出するようにソルダーレジスト層９を加工する方法についてはとくに制限はないが、一例としてフォトエッチング法があげられる。
【００１６】
【実施例】
以下、本発明を実施例により具体的に説明する。厚さ２５μｍのポリイミドフィルム５１の両面に厚さ１２μｍの銅箔をラミネートした両面銅貼りポリイミドフィルムの所定の位置にエキシマレーザー加工機によって５０μｍφの貫通孔を形成し、無電解銅めっき、電解銅めっきを施して、ビアホール５４を形成し、上下銅箔の導通をとった。さらに両面にフォトレジストＰＭＥＲを約５μｍ塗布し、所定の温度でプリベークを行った。表側には内部配線層、裏側には半田ボールと接続するパッドパターンを有するフォトマスクを介し、５００ｍＪ／ｃｍ2の露光量で露光し、専用の現像液にて現像を行い、レジストパターンを形成した。所定の温度でポストベークを行った後、５０℃の塩化第二鉄液にてレジストパターン以外の部分の銅箔をエッチングして、半田パッド５３及び内部導体配線パターン５２を形成した。（図４（ａ））
【００１７】
前記基板の上に、常温での弾性率を１０8Paに調整した厚さ２０μｍの接着剤５５フィルムをラミネートした（図４（ｂ））。
次に、厚さ２５μｍのポリイミドフィルムの片面に、厚さ１２μｍの銅箔５７をラミネートした片面銅貼りポリイミドフィルムのポリイミド上に、所定のゴム系フォトレジストを約５μｍの厚さで塗布して、所定の温度でプリベークを行った。外部配線パターンと内部配線パターンの導通をとるためのビアホールの位置のパターンを有するフォトマスクを介して、５００ｍＪ／ｃｍ2の露光量で露光し、専用の現像液にて現像を行い、レジストパターンを形成した。所定の温度でポストベークを行った後、ヒドラジン液にてレジストパターン以外のポリイミドをハーフエッチングした。ハーフエッチングは、レジストパターン以外の部分のポリイミド厚が約１２μｍの厚さになるようにエッチング時間を調節した。
【００１８】
レジストパターンを除去した後に（図４（ｃ））、この片面銅貼りポリイミドフィルムのポリイミド５６面と、前記両面銅貼りポリイミドフィルムの接着剤５５層をラミネートして、その後に所定のポストベークを行った。（図４（ｄ））次に、片面銅貼りポリイミドフィルムの銅箔層５７の上から、エキシマレーザー加工機によって所定の位置に２５μｍφのビアホール形成孔を形成した。ビアホール形成孔の深さは、片面銅貼りポリイミドと接着剤を貫通し、内部導体配線パターンを貫通しない範囲のものであった。その後に無電解めっき、電解めっきを施して小径ビアホール５８を形成し、外部銅箔層と内部配線層の導通をとった（図４（ｅ））。
【００１９】
次に内部配線層５２と同様の方法で外部銅箔層を外部配線層５９に加工した（図４（ｆ））。
さらに、上面にスクリーン印刷によって約２０μｍの厚さにソルダーレジスト層を形成し、ポストベークの後に、フォトエッチング法によって所定の位置に３０μｍφの開口部を形成した。
【００２０】
【発明の効果】
以上のように、本発明によれば、パッケージ電極部１０から水平方向に延伸する導体層７と低弾性率層５によって、チップ搭載時にチップ電極部をパッケージ電極部１０で絶えず押し上げる力が働き、パッケージ電極部の高さにばらつきが
あってもチップとパッケージの電気的信頼性が保たれる。
【００２１】
加えて、小径ビアホール８近傍で低弾性率層５の厚さを、他の部分における厚さよりも小さくすることによって、チップ搭載時にパッケージ電極部１０に圧力がかかっても、小径ビアホールが大きく曲がることがなく、小径ビアホールの破損を防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの一実施例の構成を示す部分断面図である。
【図２】従来のチップキャリア（ＢＧＡ）に構成を示す部分断面図である。
【図３】従来の半導体パッケージ（フリップチップ）の構成を示す部分断面図である。
【図４】（ａ）〜（ｆ）は本発明の半導体パッケージの一実施例の製造方法を示す部分断面図である。
【図５】従来のチップキャリアの構成を示す部分断面図である。
【符号の説明】
１・・・絶縁樹脂層
２・・・内部配線層
３・・・半田パッド
４・・・ビアホール
５・・・低弾性率層
６・・・絶縁樹脂層
７・・・導体層
８・・・小径ビアホール
９・・・ソルダーレジスト層
１０・・・電極部
１１・・・半田ボール
２１・・・絶縁性基板
２２・・・導体配線層
２３・・・半田パッド
２４・・・スルーホール
２５・・・薄膜絶縁層
２６・・・第二導体配線層
２７・・・ビアホール
２８・・・チップ
２９・・・金ワイア
３０・・・モールド樹脂
３１・・・半田パッド周辺の絶縁部
３２・・・半田ボール
４１・・・絶縁樹脂層
４２・・・接着剤層
４３・・・チップキャリア電極
４４・・・チップ
４５・・・チップ電極
４６・・・保護層
５１・・・絶縁樹脂層
５２・・・内部配線層
５３・・・半田パッド
５４・・・ビアホール
５５・・・接着剤層
５６・・・絶縁樹脂層
５７・・・導体層
５８・・・小径ビアホール
５９・・・導体層
６１・・・絶縁樹脂層
６２・・・半田パッド
６３・・・導体配線パターン
６４・・・スルーホール
６５・・・低弾性率層
６６ａ・・・線膨張係数が小さい導体層
６６ｂ・・・線膨張係数が大きい導体層
６７・・・ビアホール
６８・・・接着剤層
６９・・・電極部
Claims (3)
- 絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、
少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、
前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、
前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、
前記絶縁樹脂層６に、前記絶縁樹脂層１方向に径が細くなるような逆テーバー部分が形成され、
前記低弾性率層５のうち、前記絶縁樹脂層６の前記逆テーパー部分に対応する領域は、厚さが周辺より薄くなっており、
前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の逆テーパー部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージ。 - 絶縁樹脂層と導体配線パターンを交互に積層した構造の多層配線板の片面に、半導体集積回路素子が搭載され、該多層配線板の反対面には、外部回路に接続するための半田ボールが面状に形成された半導体パッケージにおいて、
少なくとも、絶縁樹脂層１、内部配線層２、低弾性率層５、絶縁樹脂層６、内部配線層７がこの順に積層され、
前記内部配線層７の端部には半導体集積回路が搭載される電極部１０が形成され、
前記絶縁樹脂層６と、前記内部配線層７のうち前記電極部が形成されていない部分を覆うようにソルダーレジスト層９が形成され、
前記絶縁樹脂層６は、膜厚が大きい部分と小さい部分が形成され、
前記低弾性率層５のうち、前記絶縁樹脂層６の前記膜厚が大きい部分に対応する領域は、厚さが周辺より薄くなっており、
前記内部配線層７の前記電極部１０が形成されていない端部には、前記内部配線層２と電気的導通をとるために、前記絶縁樹脂層６の前記膜厚が大きい部分と前記低弾性率層５の厚さが周辺の部分より薄くなって部分を貫通するビアホール８が形成されていることを特徴とする半導体パッケージ。 - 前記低弾性率層の弾性率が常温で１０6〜１０8Ｐaであることを特徴とする請求項１又は２に記載の半導体パッケージ。
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| JP2000012736A (ja) * | 1998-06-26 | 2000-01-14 | Ngk Spark Plug Co Ltd | フリップチップ用セラミック多層配線基板 |
| JP2001036253A (ja) * | 1999-07-26 | 2001-02-09 | Shinko Electric Ind Co Ltd | 多層配線回路基板及びその製造方法 |
-
2001
- 2001-09-28 JP JP2001299776A patent/JP4670213B2/ja not_active Expired - Fee Related
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| JPH05218645A (ja) * | 1992-02-05 | 1993-08-27 | Ngk Insulators Ltd | 薄膜多層配線基板の製造方法 |
| JP2000012736A (ja) * | 1998-06-26 | 2000-01-14 | Ngk Spark Plug Co Ltd | フリップチップ用セラミック多層配線基板 |
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