JP4266717B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4266717B2
JP4266717B2 JP2003168581A JP2003168581A JP4266717B2 JP 4266717 B2 JP4266717 B2 JP 4266717B2 JP 2003168581 A JP2003168581 A JP 2003168581A JP 2003168581 A JP2003168581 A JP 2003168581A JP 4266717 B2 JP4266717 B2 JP 4266717B2
Authority
JP
Japan
Prior art keywords
semiconductor device
conductive foil
conductive pattern
manufacturing
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003168581A
Other languages
English (en)
Other versions
JP2005005545A (ja
Inventor
清志 三田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003168581A priority Critical patent/JP4266717B2/ja
Priority to TW93106433A priority patent/TWI246364B/zh
Priority to KR20040021648A priority patent/KR100582145B1/ko
Priority to CNB2004100318701A priority patent/CN1301544C/zh
Priority to US10/814,063 priority patent/US6987030B2/en
Publication of JP2005005545A publication Critical patent/JP2005005545A/ja
Application granted granted Critical
Publication of JP4266717B2 publication Critical patent/JP4266717B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02G—INSTALLATION OF ELECTRIC CABLES OR LINES, OR OF COMBINED OPTICAL AND ELECTRIC CABLES OR LINES
    • H02G7/00—Overhead installations of electric lines or cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B17/00—Insulators or insulating bodies characterised by their form
    • H01B17/02—Suspension insulators; Strain insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【０００１】
【発明の属する技術分野】
本発明は、支持基板を有する半導体装置に関する。
【０００２】
【従来の技術】
図１２を参照して、従来型の実装基板および半導体装置装置に関して説明する。図１２（Ａ）は半導体装置１００の断面図であり、図１２（Ｂ）はその裏面図である（特許文献１参照）。
【０００３】
図１２（Ａ）を参照して、ガラスエポキシ等から成る支持基板１０１の上面に銅箔等から成る電極１０４が形成されている。また支持基板１０１の裏面には裏面電極１０５が形成され、ビアホール１０６により電極１０４と接続されている。また、電極１０４および裏面電極１０５はメッキ膜１０９により被覆されている。
【０００４】
半導体素子である半導体素子１０２は支持基板１０１上に固着され、金属細線１０３により電極１０４と接続される。また半導体素子１０２を被覆するように封止樹脂１０７が形成されている。
【０００５】
図１２（Ｂ）を参照して、支持基板１０１の裏面には、外周部と平行に２列に整列して、裏面電極１０５が設けられている。
【０００６】
【特許文献１】
特開平１１−２３３６８８号公報（図７参照）
【０００７】
【発明が解決しようとする課題】
上述した半導体装置１００では、支持基板１０１を採用していたことから、その薄型化および小型化に限界があった。また、使用状況下の温度変化により、熱応力が発生し、裏面電極１０５から電極１０４までの接続経路の信頼性に問題があった。更に、支持基板１０１は製造工程に於いて、電極１０４および裏面電極１０５を張り合わせる為に必須であり、これを不要にして半導体装置を製造することは難しかった。更に、支持基板１０１は熱応力を吸収する役割を有することから、支持基板１０１を不要にして半導体装置を構成することが難しかった。
【０００８】
本発明は上記した問題点を鑑みて成されたものであり、本発明の主な目的は、小型化および薄型化であり且つ端子部の接続信頼性に優れた半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、端子と成る箇所を除いて第１の導電箔をエッチングすることにより、前記第１の導電箔の表面に凸状に突起した端子部を形成する工程と、前記端子部が埋め込まれるように樹脂シートを前記第１の導電箔に重ね合わせる工程と、第２の導電箔を、前記樹脂シートに重ね合わせることで積層シートを構成する工程と、前記第２の導電箔をエッチングすることにより導電パターンを形成する工程と、前記導電パターンと前記端子部とを電気的に接続する工程と、前記端子部同士を電気的に分離する工程と、前記積層シートに半導体素子を固着して、前記半導体素子と前記導電パターンとを電気的に接続する工程と、前記半導体素子が被覆されるように前記積層シートの表面に封止樹脂を形成する工程と、を具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下に、図を参照して本発明の半導体装置の製造方法を詳細に説明する。本発明の半導体装置の製造方法は、端子１２と成る箇所を除いて第１の導電箔１０をエッチングすることにより、第1の導電箔１０の表面に凸状に突起した端子部１２を形成する工程と、端子部１２が埋め込まれるように樹脂シート１４を第1の導電箔１０に重ね合わせる工程と、裏面に樹脂層１５が形成された第２の導電箔１６を、樹脂層１５を下面にして、樹脂シート１４に重ね合わせることで積層シート１８を構成する工程と、第２の導電箔１６をエッチングすることにより導電パターン１７を形成する工程と、導電パターン１７と端子部１２とを電気的に接続する工程と、端子部１２同士を電気的に分離する工程と、積層シート１８に半導体素子２２を固着して、半導体素子２２と導電パターン１７とを電気的に接続する工程と、半導体素子２２が被覆されるように積層シート１８の表面に封止樹脂２４を形成する工程とを具備する。これら各工程を以下にて説明する。
【００１５】
本発明の第1の工程は、図１を参照して、端子１２と成る箇所を除いて第１の導電箔１０をエッチングすることにより、第1の導電箔１０の表面に凸状に突起した端子部１２を形成することにある。
【００１６】
図１（Ａ）を参照して、銅またはアルミを主材料とする第1の導電箔１０を用意する。第1の導電箔１０の厚みは、後の工程で端子部１２が形成できる範囲で設定される。そして、端子部１２が形成予定の箇所を除いた領域の第1の導電箔１０の表面に、エッチングレジスト１１を形成する。ウェットエッチングまたはドライエッチングを行うことにより、端子部１２を凸状に形成する。
【００１７】
図１（Ｂ）を参照して、エッチングレジスト１１から露出した箇所の第1の導電箔１０には、分離溝１３が形成される。特にウェットエッチングが行われた場合は、端子部１２の側面は湾曲となり、後の工程で樹脂材との密着強度が向上する。そのことにより、端子部１２は凸状に形成される。エッチングが行われた後に、エッチングレジスト１１は剥離される。
【００１８】
本発明の第２の工程は、図２を参照して、端子部１２が埋め込まれるように樹脂シート１４を第1の導電箔１０に重ね合わせることにある。樹脂シート１４としては、ガラスクロスに樹脂を含浸させたＢステージのプリプレグシートを用いることができる。また、この重ね合わせの作業は、真空プレスで行うことができる。
【００１９】
本発明の第３の工程は、図３を参照して、裏面に樹脂層１５が形成された第２の導電箔１６を、樹脂層１５を下面にして、樹脂シート１４に重ね合わせることで積層シート１８を構成することにある。ここで、樹脂層１５としては、上述したようなプリプレグシートを用いることができる。更に、第２の導電箔１６としては、微細なパターンを形成できるように、第1の導電箔よりも薄い導電箔を採用することができる。また、第２の導電箔１６の材料としては、第1の導電箔１０と同様に、銅やアルミニウムを主体とした金属を採用することができる。この工程で、端子部１２を有する第1の導電箔１０と第２の導電箔１６とが樹脂を介して積層された積層シート１８が形成される。
【００２０】
本発明の第４の工程は、図４を参照して、第２の導電箔１６をエッチングすることにより導電パターン１７を形成することにある。ここでも、エッチングレジストを用いたドライエッチングまたはウエットエッチングにより、第２の導電箔１６を選択的に除去する。
【００２１】
本発明の第５の工程は、図５および図６を参照して、導電パターン１７と端子部１２とを電気的に接続することにある。先ず、図５を参照して、導電パターン１７、樹脂層１５、および、樹脂シートを貫通する貫通孔１９を穿設する。貫通孔１９を形成する方法としては、エッチングとレーザーを用いる方法がある。先ず、エッチングにより貫通孔１９が形成される箇所の導電パターン１７を部分的に除去する。そして、除去された導電パターン１７の下方の樹脂層１５および樹脂シート１４を、レーザーを照射することにより除去する。ここで使用するレーザーとしては、炭酸ガスレーザーを採用することができる。
【００２２】
次に、図６を参照して、上記方法により形成された貫通孔１９に接続部２０を形成する。先ず、先の工程で形成した貫通孔１９の樹脂残渣（デスミア）を洗浄することにより除去する。そして、無電界メッキまたは電解メッキにより、貫通孔１９の側面部に銅等の金属から成る接続部２０を形成する。この接続部２０により、導電パターン１７と端子部１２とを電気的に接続する。ここで、フィリングメッキを行って、メッキ材により貫通孔１９を埋め込んでも良い。
【００２３】
本発明の第６の工程は、図７を参照して、端子部１２同士を電気的に分離することにある。具体的には、分離溝１３に充填された樹脂シート１４が露出するまで、第1の導電箔１０の裏面を除去することにより、各端子部１２は電気的に独立する。この工程は、第1の導電箔１０の裏面を全面的にウエットエッチングを行うことにより行える。また、端子部１２が露出する箇所以外の積層シート１８の裏面は、レジスト２１により覆われる。そして、導電パターン１７の表面も、内蔵される素子との電気的接続箇所を除いて、レジスト２１により覆われても良い。
【００２４】
本発明の第７の工程は、図８を参照して、半導体素子２２と導電パターン１７とを電気的に接続し、半導体素子２２が被覆されるように積層シート１８の表面に封止樹脂２４を形成することにある。半導体素子２２は接着剤を介して積層シート１８上に固着され、半導体素子２２の電極と導電パターン１７とは、金属細線２３を介して電気的に接続されている。封止樹脂２４は、半導体素子２２および金属細線２３を被覆するように、積層シート１８の表面に形成されている。
【００２５】
上記の工程で半導体装置３０Ａは製造され、露出する端子部１２の裏面に半田等のロウ材が付着されて、実装基板等に面実装される。また、半導体素子２２の下方に放熱電極２６が形成されることにより、装置全体の放熱性が向上されている。更に、半導体装置３０Ａは、多層の配線構造を有し、薄い第２の導電箔から形成される導電パターン１７は微細な回路パターンが形成可能である。また、端子部１２を構成する第1の導電箔１０は厚く形成されるので、樹脂封止が行われる工程までは、全体を支持する働きを有する。
【００２６】
図９を参照して、他の形態の半導体装置３０Ｂの構成を説明する。ここでは、樹脂シート１４が除去されて、端子部１２の側面が露出する構造となっている。従って、ＰＩＮタイプの端子部１２を有する半導体装置が形成される。この場合は、樹脂シート１４はアルカリ可溶の樹脂から成り、各端子部１２の分離を行った後に樹脂シート１４をアルカリ性の薬剤で溶融させることで、樹脂シート１４を除去する。
【００２７】
図１０を参照して、他の形態の半導体装置３０Ｃに関して説明する。ここでは、放熱用の電極が形成されず、ＰＩＮタイプの端子部１２がグリッド状に形成されている。従って、多ピンの構成を有する半導体装置を提供することができる。
【００２８】
図１１を参照して、他の形態の半導体装置３０Ｃに関して説明する。ここでは、半導体素子２２がフェイスダウンで実装され、バンプ電極２５を介して導電パターン１７と電気的に接続されている。上記したように、導電パターン１７は微細なパターンが形成可能であるので、半導体素子２２の電極のピッチが狭い場合でも、充分に対応できる。
【００２９】
尚、上記した本実施の形態は、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、以下のような変更を行うことが可能である。
【００３０】
図２を参照して、ここでは樹脂シート１４が第1の導電箔に積層されたが、ここで、銅箔と積層された樹脂シート１４を用いることができる。このようにすることにより、図３を参照して、樹脂シート１４と樹脂層１５とは同一の樹脂材となる。従って、半導体装置を構成する構成要素を少なくすることができる。
【００３１】
【発明の効果】
本発明では、以下に示すような効果を奏することができる。
【００３２】
端子部１２を構成する第1の導電箔１０と、導電パターンを構成する第２の導電箔１６とを、樹脂層を介して積層させて多層の積層シート１８を構成した。従って、従来例の支持基板を不要にして多層の配線構造を有する半導体装置を製造することができる。
【００３３】
また、第1の導電箔１０と第２の導電箔１６とを積層させる樹脂として、可溶性の樹脂を採用することにより、端子部の側面が露出したＰＩＮタイプの端子構造を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置を説明する断面図（Ａ）、裏面図（Ｂ）である。
【符号の説明】
１０ 第1の導電箔
１１ エッチングレジスト
１２ 端子部
１３ 分離溝
１４ 樹脂シート
１５ 樹脂層
１６ 第２の導電箔
１７ 導電パターン
１８ 積層シート
１９ 貫通孔
２０ 接続部
２１ レジスト

Claims (5)

  1. 端子と成る箇所を除いて第１の導電箔をエッチングすることにより、前記第１の導電箔の表面に凸状に突起した端子部を形成する工程と、
    前記端子部が埋め込まれるように樹脂シートを前記第１の導電箔に重ね合わせる工程と、
    第２の導電箔を、前記樹脂シートに重ね合わせることで積層シートを構成する工程と、
    前記第２の導電箔をエッチングすることにより導電パターンを形成する工程と、
    前記導電パターンと前記端子部とを電気的に接続する工程と、
    前記端子部同士を電気的に分離する工程と、
    前記積層シートに半導体素子を固着して、前記半導体素子と前記導電パターンとを電気的に接続する工程と、
    前記半導体素子が被覆されるように前記積層シートの表面に封止樹脂を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  2. 前記端子部同士を電気的に分離する工程では、
    前記第１の導電箔を裏面からエッチングすることで、前記端子部同士を電気的に分離することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記封止樹脂を形成する工程の後に、
    可溶樹脂から成る前記樹脂シートを除去することで前記端子部の側面を露出させる工程を更に具備することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記半導体素子と前記導電パターンとを電気的に接続する工程では、
    前記半導体素子はフェイスアップで接続され、金属細線を介して前記半導体素子の電極と前記導電パターンとは接続されることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記半導体素子と前記導電パターンとを電気的に接続する工程では、
    前記半導体素子はフェイスダウンで実装され、バンプ電極を介して前記半導体素子の電極と前記導電パターンとは接続されることを特徴とする請求項１記載の半導体装置の製造方法。
JP2003168581A 2003-06-13 2003-06-13 半導体装置の製造方法 Expired - Fee Related JP4266717B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003168581A JP4266717B2 (ja) 2003-06-13 2003-06-13 半導体装置の製造方法
TW93106433A TWI246364B (en) 2003-06-13 2004-03-11 Method for making a semiconductor device
KR20040021648A KR100582145B1 (ko) 2003-06-13 2004-03-30 반도체 장치의 제조 방법
CNB2004100318701A CN1301544C (zh) 2003-06-13 2004-03-30 半导体装置的制造方法
US10/814,063 US6987030B2 (en) 2003-06-13 2004-03-31 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003168581A JP4266717B2 (ja) 2003-06-13 2003-06-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005005545A JP2005005545A (ja) 2005-01-06
JP4266717B2 true JP4266717B2 (ja) 2009-05-20

Family

ID=33509055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003168581A Expired - Fee Related JP4266717B2 (ja) 2003-06-13 2003-06-13 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6987030B2 (ja)
JP (1) JP4266717B2 (ja)
KR (1) KR100582145B1 (ja)
CN (1) CN1301544C (ja)
TW (1) TWI246364B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
US7459345B2 (en) * 2004-10-20 2008-12-02 Mutual-Pak Technology Co., Ltd. Packaging method for an electronic element
JP4961848B2 (ja) * 2006-06-12 2012-06-27 日本電気株式会社 金属ポストを有する配線基板、半導体装置及び半導体装置モジュールの製造方法
SG140574A1 (en) * 2006-08-30 2008-03-28 United Test & Assembly Ct Ltd Method of producing a semiconductor package
JP5081578B2 (ja) * 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
CN102054814B (zh) * 2009-11-06 2012-07-25 欣兴电子股份有限公司 无核心层封装基板及其制法
TWI554171B (zh) * 2014-09-15 2016-10-11 欣興電子股份有限公司 埋入式導電配線的製作方法
JP6577373B2 (ja) * 2016-01-18 2019-09-18 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
US10325842B2 (en) * 2017-09-08 2019-06-18 Advanced Semiconductor Engineering, Inc. Substrate for packaging a semiconductor device package and a method of manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994171B2 (ja) * 1993-05-11 1999-12-27 株式会社東芝 半導体装置の製造方法および封止用部材の製造方法
US6329711B1 (en) * 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
DE69832944T2 (de) * 1997-10-29 2006-10-26 Hitachi Chemical Co., Ltd. Siloxanmodifizierte Polyamidharzzusammensetzung, Klebefilme, Klebefolie und Halbleiterbauelement
KR100253363B1 (ko) * 1997-12-02 2000-04-15 김영환 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2003007916A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法

Also Published As

Publication number Publication date
TW200501839A (en) 2005-01-01
TWI246364B (en) 2005-12-21
CN1574260A (zh) 2005-02-02
US20040253769A1 (en) 2004-12-16
CN1301544C (zh) 2007-02-21
JP2005005545A (ja) 2005-01-06
KR20040107359A (ko) 2004-12-20
US6987030B2 (en) 2006-01-17
KR100582145B1 (ko) 2006-05-22

Similar Documents

Publication Publication Date Title
JP5100081B2 (ja) 電子部品搭載多層配線基板及びその製造方法
TWI471956B (zh) 半導體封裝與製造方法
JP4897281B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2005310946A (ja) 半導体装置
JP2001044641A (ja) 半導体素子内蔵配線基板およびその製造方法
JPWO2010052942A1 (ja) 電子部品内蔵配線板及びその製造方法
JP2006287034A (ja) 電解めっきを利用した配線基板の製造方法
JP4143609B2 (ja) 配線基板の製造方法
JP4954765B2 (ja) 配線基板の製造方法
JP5003812B2 (ja) プリント配線板及びプリント配線板の製造方法
JP4266717B2 (ja) 半導体装置の製造方法
JP2010226075A (ja) 配線板及びその製造方法
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP4863076B2 (ja) 配線基板及びその製造方法
JP2001077228A (ja) 半導体パッケージ用プリント配線板およびその製造方法
JP2004200412A (ja) 半田バンプ付き配線基板およびその製造方法
JP3770895B2 (ja) 電解めっきを利用した配線基板の製造方法
JP2014220402A (ja) 半導体パッケージ基板の製造方法
JP4814129B2 (ja) 部品内蔵配線基板、配線基板内蔵用部品
JP3497774B2 (ja) 配線基板とその製造方法
JP4610633B2 (ja) 配線基板の製造方法
KR101184784B1 (ko) 전자부품 내장기판 제조방법 및 전자부품 내장기판
JP5722201B2 (ja) 配線基板の製造方法
JP2011119655A (ja) 配線基板およびその製造方法
JP2009267061A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071030

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090217

R151 Written notification of patent or utility model registration

Ref document number: 4266717

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees