KR20040107359A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 접속 신뢰성이 우수한 반도체 장치를 제공하는 것을 목적으로 한다. 이를 위해, 단자(12)가 되는 부분을 제외하고 제1 도전박(10)을 에칭함으로써, 제1 도전박(10)의 표면에 볼록 형상으로 돌기된 단자부(12)를 형성하는 공정과, 단자부(12)가 매립되도록 수지 시트(14)를 제1 도전박(10)에 중합시키는 공정과, 이면에 수지층(15)이 형성된 제2 도전박(16)을, 수지층(15)을 하면으로 하여 수지 시트(14)에 중합시킴으로써 적층 시트(18)를 구성하는 공정과, 제2 도전박(16)을 에칭함으로써 도전 패턴(17)을 형성하는 공정과, 도전 패턴(17)과 단자부(12)를 전기적으로 접속하는 공정과, 단자부(12)끼리를 전기적으로 분리하는 공정과, 적층 시트(18)에 반도체 소자(22)를 고착하여, 반도체 소자(22)와 도전 패턴(17)을 전기적으로 접속하는 공정과, 반도체 소자(22)가 피복되도록 적층 시트(18)의 표면에 밀봉 수지(24)를 형성하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 지지 기판을 갖는 반도체 장치에 관한 것이다.
도 12를 참조하여, 종래형의 실장 기판 및 반도체 장치에 대하여 설명한다. 도 12의 (a)는 반도체 장치(100)의 단면도이며, 도 12의 (b)는 그 이면도이다(특허 문헌 1; 일본 특개평11-233688호 공보(도 7 참조) 참조).
도 12의 (a)를 참조하여, 유리 에폭시 등으로 이루어지는 지지 기판(101)의 상면에 동박 등으로 이루어지는 전극(104)이 형성되어 있다. 또한, 지지 기판(101)의 이면에는 이면 전극(105)이 형성되고, 비아홀(106)에 의해 전극(104)과 접속되어 있다. 또한, 전극(104) 및 이면 전극(105)은 도금막(109)에 의해 피복되어 있다.
반도체 소자인 반도체 소자(102)는 지지 기판(101) 상에 고착되며, 금속 세선(103)에 의해 전극(104)과 접속된다. 또한, 반도체 소자(102)를 피복하도록 밀봉 수지(107)가 형성되어 있다.
도 12의 (b)를 참조하여, 지지 기판(101)의 이면에는 외주부와 평행하게 2열로 정렬되어 이면 전극(105)이 형성되어 있다.
상술한 반도체 장치(100)에서는 지지 기판(101)을 채용하고 있었기 때문에, 그 박형화 및 소형화에 한계가 있었다. 또한, 사용 상태 하에서의 온도 변화에 따라, 열 응력이 발생하여, 이면 전극(105)으로부터 전극(104)까지의 접속 경로의 신뢰성에 문제가 있었다. 또한, 지지 기판(101)은 제조 공정에서, 전극(104) 및 이면 전극(105)을 접합시키기 위해 필수로서, 이것을 불필요하게 하여 반도체 장치를 제조하기는 어려웠다. 또한, 지지 기판(101)은 열 응력을 흡수하는 역할을 하기 때문에, 지지 기판(101)을 불필요하게 하여 반도체 장치를 구성하기는 어려웠다.
본 발명은 상기한 문제점을 감안하여 이루어진 것이며, 본 발명의 주된 목적은 소형화 및 박형화이고, 또한 단자부의 접속 신뢰성이 우수한 반도체 장치의 제조 방법을 제공하는 것에 있다.
도 1의 (a) 및 (b)는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 12의 (a) 및 (b)는 종래의 반도체 장치를 설명하는 단면도 및 이면도.
〈도면의 주요 부분에 대한 부호의 설명>
10 : 제1 도전박
11 : 에칭 레지스트
12 : 단자부
13 : 분리 홈
14 : 수지 시트
15 : 수지층
16 : 제2 도전박
17 : 도전 패턴
18 : 적층 시트
19 ; 관통 홀
20 : 접속부
21 : 레지스트
본 발명은 단자가 되는 부분을 제외하고 제1 도전박을 에칭함으로써, 상기제1 도전박의 표면에 볼록 형상으로 돌기된 단자부를 형성하는 공정과, 상기 단자부가 매립되도록 수지 시트를 상기 제1 도전박에 중합시키는 공정과, 제2 도전박을 상기 수지 시트에 중합시킴으로써 적층 시트를 구성하는 공정과, 상기 제2 도전박을 에칭함으로써 도전 패턴을 형성하는 공정과, 상기 도전 패턴과 상기 단자부를 전기적으로 접속하는 공정과, 상기 단자부끼리를 전기적으로 분리하는 공정과, 상기 적층 시트에 반도체 소자를 고착하여, 상기 반도체 소자와 상기 도전 패턴을 전기적으로 접속하는 공정과, 상기 반도체 소자가 피복되도록 상기 적층 시트의 표면에 밀봉 수지를 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명은 상기 제1 도전박을 이면으로부터 에칭함으로써, 상기 단자부끼리를 전기적으로 분리하는 것을 특징으로 한다.
또한, 본 발명은, 상기 수지 시트가 가용 수지로 이루어지며, 상기 수지 시트를 제거함으로써 상기 단자부의 측면을 노출하는 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 소자가 페이스 업으로 접속되며, 금속 세선을 통해 상기 반도체 소자의 전극과 상기 도전 패턴이 접속되는 것을 특징으로 한다.
또한, 본 발명은, 상기 반도체 소자가 페이스 다운으로 실장되며, 범프 전극을 통해 상기 반도체 소자의 전극과 상기 도전 패턴이 접속되는 것을 특징으로 한다.
<실시 형태>
이하에, 도면을 참조하여 본 발명의 반도체 장치의 제조 방법을 상세히 설명한다. 본 발명의 반도체 장치의 제조 방법은, 단자(12)가 되는 부분을 제외하고제1 도전박(10)을 에칭함으로써, 제1 도전박(10)의 표면에 볼록 형상으로 돌기된 단자부(12)를 형성하는 공정과, 단자부(12)가 매립되도록 수지 시트(14)를 제1 도전박(10)에 중합시키는 공정과, 이면에 수지층(15)이 형성된 제2 도전박(16)을, 수지층(15)을 하면으로 하여 수지 시트(14)에 중합시킴으로써 적층 시트(18)를 구성하는 공정과, 제2 도전박(16)을 에칭함으로써 도전 패턴(17)을 형성하는 공정과, 도전 패턴(17)과 단자부(12)를 전기적으로 접속하는 공정과, 단자부(12)끼리를 전기적으로 분리하는 공정과, 적층 시트(18)에 반도체 소자(22)를 고착하여, 반도체 소자(22)와 도전 패턴(17)을 전기적으로 접속하는 공정과, 반도체 소자(22)가 피복되도록 적층 시트(18)의 표면에 밀봉 수지(24)를 형성하는 공정을 포함한다. 이들 각 공정을 이하에 설명한다.
본 발명의 제1 공정은 도 1을 참조하면, 단자(12)가 되는 부분을 제외하고 제1 도전박(10)을 에칭함으로써, 제1 도전박(10)의 표면에 볼록 형상으로 돌기된 단자부(12)를 형성하는 것이다.
도 1의 (a)를 참조하면, 구리 또는 알루미늄 등의 금속을 주재료로 하는 제1 도전박(10)을 준비한다. 제1 도전박(10)의 두께는 이후의 공정에서 단자부(12)를 형성할 수 있는 범위 내에 설정된다. 그리고, 단자부(12)가 형성될 예정인 부분을 제외한 영역의 제1 도전박(10)의 표면에, 에칭 레지스트(11)를 형성한다. 웨트 에칭 또는 드라이 에칭을 행함으로써, 단자부(12)를 볼록 형상으로 형성한다.
도 1의 (b)를 참조하면, 에칭 레지스트(11)로부터 노출된 부분의 제1 도전박(10)에는 분리 홈(13)이 형성된다. 특히, 웨트 에칭이 행해진 경우에는, 단자부(12)의 측면은 만곡되어, 이후의 공정에서 수지재와의 밀착 강도가 향상된다. 그것에 의해, 단자부(12)는 볼록 형상으로 형성된다. 에칭이 행해진 후에, 에칭 레지스트(11)는 박리된다.
본 발명의 제2 공정은 도 2를 참조하면, 단자부(12)가 매립되도록 수지 시트(14)를 제1 도전박(10)에 중합시키는 것이다. 수지 시트(14)로서는, 유리 크로스에 수지를 함침시킨 B 스테이지의 프리프레그 시트를 이용할 수 있다. 또한, 이 중합 작업은 진공 프레스로 행할 수 있다.
본 발명의 제3 공정은 도 3을 참조하면, 이면에 수지층(15)이 형성된 제2 도전박(16)을, 수지층(15)을 하면으로 하여 수지 시트(14)에 중합시킴으로써 적층 시트(18)를 구성하는 것이다. 여기서, 수지층(15)으로서는 상술한 바와 같은 프리프레그 시트를 이용할 수 있다. 또한, 제2 도전박(16)으로서는 미세한 패턴을 형성할 수 있도록 제1 도전박보다도 얇은 도전박을 채용할 수 있다. 또한, 제2 도전박(16)의 재료로서는, 제1 도전박(10)과 마찬가지로 구리나 알루미늄을 주체로 한 금속을 채용할 수 있다. 이 공정에서, 단자부(12)를 갖는 제1 도전박(10)과 제2 도전박(16)이 수지를 개재하여 적층된 적층 시트(18)가 형성된다.
본 발명의 제4 공정은 도 4를 참조하면, 제2 도전박(16)을 에칭함으로써 도전 패턴(17)을 형성하는 것이다. 여기서도, 에칭 레지스트를 이용한 드라이 에칭 또는 웨트 에칭에 의해, 제2 도전박(16)을 선택적으로 제거한다.
본 발명의 제5 공정은 도 5 및 도 6을 참조하면, 도전 패턴(17)과 단자부(12)를 전기적으로 접속하는 것이다. 먼저, 도 5를 참조하여, 도전패턴(17), 수지층(15), 및 수지 시트를 관통하는 관통 홀(19)을 형성한다. 관통 홀(19)을 형성하는 방법으로서는, 에칭과 레이저를 이용하는 방법이 있다. 먼저, 에칭에 의해 관통 홀(19)이 형성되는 부분의 도전 패턴(17)을 부분적으로 제거한다. 그리고, 제거된 도전 패턴(17) 하측의 수지층(15) 및 수지 시트(14)를 레이저를 조사함으로써 제거한다. 여기서 사용할 레이저로서는 탄산 가스 레이저를 채용할 수 있다.
다음으로, 도 6을 참조하면, 상기 방법에 의해 형성된 관통 홀(19)에 접속부(20)를 형성한다. 먼저, 앞의 공정에서 형성한 관통 홀(19)의 수지 잔사(데스미아(desmear))를 세정으로 제거한다. 그리고, 무전계 도금 또는 전해 도금에 의해, 관통 홀(19)의 측면부에 구리 등의 금속으로 이루어지는 접속부(20)를 형성한다. 이 접속부(20)에 의해, 도전 패턴(17)과 단자부(12)를 전기적으로 접속한다. 여기서, 필링 도금을 행하여, 도금재에 의해 관통 홀(19)을 매립하여도 된다.
본 발명의 제6 공정은 도 7을 참조하면, 단자부(12)끼리를 전기적으로 분리하는 것이다. 구체적으로는, 분리 홈(13)에 충전된 수지 시트(14)가 노출될 때까지, 제1 도전박(10)의 이면을 제거함으로써, 각 단자부(12)는 전기적으로 독립한다. 이 공정은 제1 도전박(10)의 이면을 전면적으로 웨트 에칭을 행함으로써 행할 수 있다. 또한, 단자부(12)가 노출되는 부분 이외의 적층 시트(18)의 이면은 레지스트(21)에 의해 덮여진다. 그리고, 도전 패턴(17)의 표면도, 내장되는 소자와의 전기적 접속 부분을 제외하고, 레지스트(21)에 의해 덮여도 된다.
본 발명의 제7 공정은 도 8을 참조하면, 반도체 소자(22)와 도전 패턴(17)을전기적으로 접속하고, 반도체 소자(22)가 피복되도록 적층 시트(18)의 표면에 밀봉 수지(24)를 형성하는 것이다. 반도체 소자(22)는 접착제를 개재하여 적층 시트(18) 상에 고착되고, 반도체 소자(22)의 전극과 도전 패턴(17)은 금속 세선(23)을 통해 전기적으로 접속되어 있다. 밀봉 수지(24)는 반도체 소자(22) 및 금속 세선(23)을 피복하도록 적층 시트(18)의 표면에 형성되어 있다.
상기 공정으로 반도체 장치(30A)가 제조되며, 노출되는 단자부(12)의 이면에 땜납 등의 납재가 부착되어, 실장 기판 등에 면 실장된다. 또한, 반도체 소자(22)의 하측에 방열 전극(26)이 형성됨으로써, 장치 전체의 방열성이 향상되어 있다. 또한, 반도체 장치(30A)는 다층의 배선 구조를 가지며, 얇은 제2 도전박으로 형성되는 도전 패턴(17)은 미세한 회로 패턴을 형성할 수 있다. 또한, 단자부(12)를 구성하는 제1 도전박(10)은 두껍게 형성되기 때문에, 수지 밀봉이 행해지는 공정까지는 전체를 지지하는 기능을 갖는다.
도 9를 참조하여, 다른 형태의 반도체 장치(30B)의 구성을 설명한다. 여기서는, 수지 시트(14)가 제거되어, 단자부(12)의 측면이 노출되는 구조로 되어 있다. 따라서, PIN 타입의 단자부(12)를 갖는 반도체 장치가 형성된다. 이 경우에는, 수지 시트(14)는 알칼리 가용 수지로 이루어지며, 각 단자부(12)의 분리를 행한 후에 수지 시트(14)를 알칼리성의 약제로 용융시킴으로써, 수지 시트(14)를 제거한다.
도 10을 참조하여, 다른 형태의 반도체 장치(30C)에 대하여 설명한다. 여기서는, 방열용 전극이 형성되지 않고, PIN 타입의 단자부(12)가 그리드 형상으로 형성되어 있다. 따라서, 다(多)핀의 구성을 갖는 반도체 장치를 제공할 수 있다.
도 11을 참조하여, 다른 형태의 반도체 장치(30C)에 대하여 설명한다. 여기서는, 반도체 소자(22)가 페이스 다운으로 실장되며, 범프 전극(25)을 통해 도전 패턴(17)과 전기적으로 접속되어 있다. 상기한 바와 같이, 도전 패턴(17)은 미세한 패턴으로 형성 가능하기 때문에, 반도체 소자(22) 전극의 피치가 좁은 경우라도, 충분히 대응할 수 있다.
또한, 상기한 본 실시 형태는 본 발명의 요지를 일탈하지 않는 범위 내에서 변경이 가능하다. 예를 들면, 이하와 같은 변경을 행하는 것이 가능하다.
도 2를 참조하면, 여기서는 수지 시트(14)가 제1 도전박에 적층되었지만, 동박과 적층된 수지 시트(14)를 이용할 수 있다. 이와 같이 함으로써, 도 3을 참조하면, 수지 시트(14)와 수지층(15)은 동일한 수지재로 된다. 따라서, 반도체 장치를 구성하는 구성 요소를 적게 할 수 있다.
본 발명에서는 이하에 나타낸 바와 같은 효과를 발휘할 수 있다.
단자부(12)를 구성하는 제1 도전박(10)과, 도전 패턴을 구성하는 제2 도전박(16)을 수지층을 개재하여 적층시켜 다층의 적층 시트(18)를 구성하였다. 따라서, 종래예의 지지 기판을 불필요하게 하여 다층의 배선 구조를 갖는 반도체 장치를 제조할 수 있다.
또한, 제1 도전박(10)과 제2 도전박(16)을 적층시키는 수지로서, 가용성 수지를 채용함으로써, 단자부의 측면이 노출된 PIN 타입의 단자 구조를 얻을 수 있다.

Claims (5)

  1. 단자가 되는 부분을 제외하고 제1 도전박을 에칭함으로써, 상기 제1 도전박의 표면에 볼록 형상으로 돌기된 단자부를 형성하는 공정과,
    상기 단자부가 매립되도록 수지 시트를 상기 제1 도전박에 중합시키는 공정과,
    제2 도전박을 상기 수지 시트에 중합시킴으로써 적층 시트를 구성하는 공정과,
    상기 제2 도전박을 에칭함으로써 도전 패턴을 형성하는 공정과,
    상기 도전 패턴과 상기 단자부를 전기적으로 접속하는 공정과,
    상기 단자부끼리를 전기적으로 분리하는 공정과,
    상기 적층 시트에 반도체 소자를 고착하여, 상기 반도체 소자와 상기 도전 패턴을 전기적으로 접속하는 공정과,
    상기 반도체 소자가 피복되도록 상기 적층 시트의 표면에 밀봉 수지를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도전박을 이면으로부터 에칭함으로써, 상기 단자부끼리를 전기적으로 분리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 수지 시트는 가용 수지로 이루어지며, 상기 수지 시트를 제거함으로써 상기 단자부의 측면이 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 소자는 페이스 업으로 접속되며, 금속 세선을 통해 상기 반도체 소자의 전극과 상기 도전 패턴이 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 소자는 페이스 다운으로 실장되며, 범프 전극을 통해 상기 반도체 소자의 전극과 상기 도전 패턴이 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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