KR100253363B1 - 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법 - Google Patents

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Abstract

열방출 및 솔더 조인트 신뢰성을 향상시키고, 적층가능하도록 된 LGA 반도체 패키지에 관한 것으로, 상,하면을 가지고 도전성 내부배선들(20a)이 내설된 절연체(20)와; 상기 절연체(20)의 상면 중앙에 형성된 캐비티(Cavity)부(22)와; 상기 절연체(20)의 상면의 상기 캐비티부(22)의 양측에 형성된 제 1 도전성 배선 패턴층(24)과; 상기 절연체(20)의 하면에 상기 제 1 도전성 배선 패턴층(24)과 대응되도록 형성된 제 2 도전성 배선 패턴층(26)과; 상기 제 1 도전성 배선 패턴층(24)과 제 2 도전성 배선 패턴층(26) 사이를 전기적으로 연결하는 제 3 도전성배선 패턴층(30)과; 상기 캐비티부(22)의 저면에 형성된 복수개의 도전성 본드패드들(32)과; 상기 본드패드들(32)의 상면에 제 1 접착부재(40)를 매개로하여 부착된 반도체 칩(55)과; 상기 캐비티부(22)를 덮도록 상기 반도체 칩(55)의 상면에 제 2 접착부재(60)를 매개로하여 부착된 열방출부재(65)와; 그리고, 상기 캐비티부(22)내에 채워진 몰딩부(70)를 포함하여 구성된다

Description

반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이 반도체 패키지 및 그들의 제조 방법
본 발명은 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이(Land Grid Array : 이하 LGA) 반도체 패키지 및 그들의 제조 방법에 관한 것으로, 특히 열방출 및 솔더 조인트 신뢰성을 향상시키고, 적층가능하도록 된 LGA 반도체 패키지에 관한 것이다.
최근 다핀 패키지의 하나로써 각광 받는 쿼드 플래트 패키지(QUAD FLAT PACKAGE : 이하 QFP라 칭함)는, 다핀화 추세로 인하여 아웃리드의 폭이 점점 얇아짐과 아울러 리드간의 피치가 미세화되기 때문에 리드의 휨이 쉽게 발생되며, 또한 인쇄회로기판(PRINTED CIRCUIT BOARD : PCB)에 표면실장할때 그 인쇄회로기판과 패키지 간의 정렬 및 솔더의 양 조절이 어려운 단점을 가지고 있었다. 따라서, 다핀화 추세에 부응하면서 상기와 같은 QFP의 단점을 해결하는 BGA 반도체 패키지가 개발되어 사용되고 있는 바, 그 BGA 반도체 패키지는 아웃리드가 없고 그대신 솔더볼이 아웃리드의 역할을 하기 때문에 상기 QFP의 단점을 해소할 수 있게 되었다.
도 1은 종래 BGA 반도체 패키지의 구성을 보인 종단면도로서, 이에 도시된 바와 같이, 패턴화된 도전성 배선들(미도시)이 내설되어 있는 기판(1)이 있고, 상기 기판(1)의 상부에 반도체 칩(2)이 접착제(3)를 매개로 하여 부착되어 있으며, 상기 반도체 칩(2)과 (상기 기판(1)에 내설된) 각 배선의 일단이 다수의 도전성 와이어(4)에 의해 전기적으로 연결되어 있다. 또한, 상기 기판(1)의 상부에 상기 반도체 칩(2)과 와이어들(4)을 밀봉하고 있는 몰딩부(5)가 형성되어 있고, 상기 기판(1)의 하면에는 그 기판(1)에 내설된 각 배선의 타단에 연결되도록 다수개의 솔더볼(6)이 부착되어 있다. (여기서, 상기 배선들은 기판의 상,하부를 전기적으로 연결하여 주는 전기적 경로가 된다.)
그러나, 도 1에 도시된 종래의 BGA 패키지는 반도체 칩이 몰딩부에 의해 완전히 밀봉되어 있기 때문에 열방출이 어렵다. 또한, 반도체 패키지의 하면으로만 전기적 신호의 입출력단자가 되는 솔더볼들이 형성되어 있기 때문에, 다층의 반도체 패키지 모듈을 만들지 못하는 단점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출한 것으로, 그 목적은 열방출 효율을 높이고, 적층이 가능하도록 하며, 솔더조인트 신뢰성을 향상시키도록 된 반도체 패키지용 기판과 그 기판을 이용한 LGA 반도체 패키지 및 그들의 제조방법을 제공하고자 한다.
도 1 은 종래 볼 그리드 어레이(BGA) 반도체 패키지의 구성을 보인 종단면도.
도 2 는 본 발명에 따른 반도체 패키지용 기판의 평면도.
도 3 은 도 2의 I-I선 종단면도.
도 4 는 본 발명에 따른 반도체 패키지용 기판을 이용한 LGA 반도체 패키지의 종단면도.
도 5a - 도 5c는 도 3의 반도체 패키지용 기판의 제조 방법을 설명하기 위한 순차적인 평면도
도 6a - 도 6c는 도 5a - 도 5c의 II-II선 종단면도.
도 7a - 도 7d는 본 발명에 따른 LGA 반도체 패키지의 제조방법을 설명하기 위한 순차적인 종단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 절연체 20a : 내부배선
22 : 캐비티 24 : 제 1 도전성 배선 패턴층
26 : 제 2 도전성 배선 패턴층 28 : 제 2 도전성 배선 패턴층
29 : 비아홀 30 : 제 3 도전성 배선 패턴층
31 : 홀 32 : 본드패드
40 : 제 1 접착부재 50 : 범프
55 : 반도체 칩 60 : 제 2 접착부재
65 : 열방출부재 70 : 몰딩부
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지용 기판은:
상,하면을 가지고 도전성 내부배선들이 내설된 절연체와; 상기 절연체의 상면 중앙에 형성된 캐비티(Cavity)부와; 상기 절연체의 상면의 상기 캐비티부의 양측에 형성된 제 1 도전성 배선 패턴층과; 상기 절연체의 하면에 상기 제 1 도전성 배선 패턴층과 대응되도록 형성된 제 2 도전성 배선 패턴층과; 상기 제 1 도전성 배선 패턴층과 제 2 도전성 배선 패턴층 사이를 전기적으로 연결하는 제 3 도전성배선 패턴층과; 그리고, 상기 캐비티부의 저면에 형성된 복수개의 도전성 본드패드들을 포함하여 구성된다.
상기 도전성 내부배선들의 일단은 상기 본드패드들에 연결되고 타단은 상기 제 1 내지 제 3 도전성 배선 패턴층 중의 하나에 연결되어, 반도체 칩의 전기적인 경로를 형성한다.
상기 절연체의 상,하면의 상기 제 1 및 제 2 도전성 배선패턴들이 형성되지 않은 부위에는 솔더 마스크층이 부가 형성되어, 외부와의 전기적 경로가 되는 각 배선들 간의 전기적인 단락(short)을 방지한다.
상기 제 3 도전성 배선 패턴층은 상기 절연체의 측면에 형성되어, 전기적인 외부단자가 되는 제 2 도전성 배선패턴층과 연결되어 있다. 따라서, 인쇄회로기판에 실장하여 솔더링할 때 그 외부단자의 솔더링 면적을 넓혀주기 때문에 솔더 조인트 신뢰성이 향상된다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 LGA 반도체 패키지는:
상기 반도체 패키지용 기판과; 상기 기판의 캐비티의 저면에 형성된 본드패드들의 상면에 제 1 접착부재를 매개로하여 부착된 반도체 칩과; 상기 캐비티를 덮도록 상기 반도체 칩의 상면에 제 2 접착부재를 매개로하여 부착된 열방출부재와; 그리고, 상기 캐비티내에 채워진 몰딩부를 포함하여 구성된다.
이와 같은 LGA 반도체 패키지는, 상기 반도체 패키지용 기판이 가지는 장점을 모두 가지고 있고, 상기 반도체 칩의 상면에 열방출부재를 부착하여 열방출 효율을 높이는 장점이 있다.
상기 제 1 접착부재는 이방성 전도성 접착제이다. 상기 이방성 전도성 접착제는 반도체 칩의 전기적 경로를 일정한 방향으로만 형성하여 전기적 신호 흐름을 정확하게 한다.
상기 제 2 접착부재는 열전도성 에폭시이다. 상기 열전도성 에폭시는 반도체 칩으로부터 발생되는 열의 방출 효율을 더욱 좋게 한다.
상기 반도체 칩과 상기 이방성 전도성 접착제의 사이에는 복수개의 범프들이 형성되어 있다. 상기 범프들은 상기 본드패드들과 대응되도록 형성되어 있다. 상기 범프들은 반도체 칩의 전기적 경로를 정확하게함과 아울러 완충 작용을하여 준다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 패키지용 기판의 제조 방법은:
상,하면을 가지고 내부에 도전성 내부배선들이 패터닝되어 있는 절연체를 제공하는 공정과; 상기 절연체의 상면에 복수개의 캐비티들을 형성하는 공정과; 상기 절연체의 상면의 각 캐비티의 양측에 제 1 도전성 배선패턴층을 형성하는 공정과; 상기 절연체의 하면에 상기 제 1 도전성 배선패턴층과 대응하는 제 2 도전성 배선패턴층을 형성하는 공정과; 상기 절연체내에 비아홀(Via Hole)들을 상기 제 1 도전성 배선 패턴층과 제 2 도전성 배선패턴층이 연결되도록 형성하는 공정과; 상기 비아홀들의 벽면에 도전성 물질을 도금하는 공정과; 상기 절연체내에 상기 비아홀들의 반쪽면이 제거되도록 하는 홀들을 형성하는 공정과; 그리고, 상기 각 캐비티의 저면에 복수개의 도전성 본드패드들을 형성하는 공정으로 구성된다.
상기 도전성 내부배선들의 일단은 상기 본드패드들에 연결되고 타단은 상기 제 1 및 제 2 도전성 배선 패턴층 중의 하나에 연결되도록 형성한다.
상기 절연체의 상,하면의 상기 제 1 및 제 2 도전성 배선패턴들이 형성되지 않은 부위에 솔더 마스크층을 부가 형성하도록 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 LGA 반도체 패키지의 제조 방법은:
상기 공정들에 의해 형성된 반도체 패키지용 기판을 제공하는 공정과; 상기 기판의 캐비티의 저면에 형성된 본드패드들의 상면에 제 1 접착부재를 매개로하여 반도체 칩을 부착하는 공정과; 상기 캐비티를 덮도록 상기 반도체 칩의 상면에 제 2 접착부재를 매개로하여 열방출부재를 부착하는 공정과; 그리고, 상기 캐비티내에 몰딩부를 채우는 공정을 포함하여 구성된다.
상기 제 1 접착부재는 이방성 전도성 접착제를 사용한다.
상기 제 2 접착부재는 열전도성 에폭시를 사용한다.
상기 이방성 전도성 접착제와 접착되는 상기 반도체 칩의 표면에는 복수개의 범프들을 형성한다.
상기 범프들은 상기 본드패드들과 대응되도록 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 패키지용 기판과 그 기판을 이용한 LGA 반도체 패키지 및 그들의 제조 방법에 대하여 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 패키지용 기판의 평면도이고, 도 3은 도 2의 I-I선 종단면도로, 도시된 바와 같이, 상하면을 가지고 도전성 내부배선들(20a)이 내설된 절연체(20)가 있고, 상기 절연체(20)의 상면 중앙에는 캐비티(Cavity)부(22)가 형성되어 있다. 상기 캐비티부(22)는 전,후 양측이 뚫려져 있다. 상기 절연체(20) 상면의 상기 캐비티부(22)의 양측에는 제 1 도전성 배선 패턴층(24)이 형성되어 있고, 상기 절연체(20)의 하면에는 상기 제 1 도전성 배선 패턴층(24)과 대응되도록 제 2 도전성 배선 패턴층(26)이 형성되어 있다. 상기 절연체(20)의 상,하면에서 상기 제 1 및 제 2 도전성 배선패턴층들(24)(26)이 형성되지 않은 부위에는 솔더 마스크층(28)이 형성되어 있다. 상기 제 1 도전성 배선 패턴층(24)과 제 2 도전성 배선 패턴층(26) 사이는 제 3 도전성배선 패턴층(30)에 의해 전기적으로 연결되어 있으며, 상기 제 3 도전성배선 패턴층(30)은 상기 절연체(20)의 양측면에 형성되어 있다. 상기 캐비티부(22)의 저면에는 복수개의 도전성 본드패드들(32)이 형성되어 있다. 상기 도전성 내부배선들(20a)의 일단은 상기 본드패드들(32)에 전기적으로 연결되고 타단은 상기 제 1 도전성 배선 패턴층(24), 제 2 도전성 배선패턴층(26) 및 제 3 도전성 배선패턴층(30) 중의 하나에 전기적으로 연결되어 있다.
도 4는 도 3의 반도체 패키지용 기판을 이용한 LGA 반도체 패키지의 종단면도로, 도시된 바와 같이, 도 3의 반도체 기판의 캐비티(22)의 저면에 형성된 본드패드들(32)의 상면에 이방성 전도성 접착제로 된 제 1 접착부재(40)가 부착되어 있고, 상기 제 1 접착부재(40)의 상면에는 범프들(50)이 형성된 반도체 칩(55)이 부착되어 있다. 상기 범프들(50)은 상기 본드패드들(32)과 대응되도록 형성되어 있다. 상기 반도체 칩(55)의 상면에는 열전도성 에폭시로 된 제 2 접착부재(60)를 매개로하여 열방출부재(65)가 부착되어 있다. 상기 열방출부재(65)는 상기 캐비티(22)의 상부를 덮고 있다. 그리고, 상기 캐비티(22)내에는 상기 본드패드들(32), 제 1 접착부재(40), 범프들(50)이 형성된 반도체 칩(55) 및 제 2 접착부재(60)를 밀봉하고 있는 몰딩부(70)가 형성되어 있다.
도 5a - 도 5c는 도 3의 반도체 패키지용 기판의 제조 방법을 설명하기 위한 순차적인 평면도이고, 도 6a - 도 6c는 도 5a - 도 5c의 II-II선 종단면도이다.
먼저, 도 5a 및 도 6a에 도시된 바와 같이, 상,하면을 가지고 내부에 도전성 내부배선들(20a)이 패터닝되어 있는 절연체(20)를 제공한다. 상기 절연체(20)의 상면에 복수개의 캐비티들(22)을 형성한다. 상기 절연체(20)의 상면의 각 캐비티(22)의 양측에 제 1 도전성 배선패턴층(24)을 형성하며, 상기 절연체(20)의 하면에 상기 제 1 도전성 배선패턴층(24)과 대응하는 제 2 도전성 배선패턴층(26)을 형성한다. 상기 제 1 및 제 2 도전성 배선패턴층들(24)(26)이 형성되지 않은 상기 절연체(20)의 상,하면에 솔더 마스크층(28)을 형성한다. 상기 도전성 내부배선들(20a)의 일단은 상기 캐비티(22)의 저면으로 노출되도록 하고, 타단은 제 1 및 제 2 도전성 배선패턴층(24)(26) 중의 하나에 전기적으로 연결되도록 패터닝되어 있다.
이어, 도 5b 및 도 6b에 도시된 바와 같이, 상기 제 1 및 제 2 도전성 배선 패턴(24)(26)과 절연체(20)내에 비아홀(Via Hole)들(29)을 형성하여 상기 제 1 도전성 배선 패턴층(24)과 제 2 도전성 배선패턴층(26)이 연결되도록 한 후, 상기 비아홀들(29)내에 도전성 물질(30)을 도금하거나 채워서 상기 제 1 도전성 배선 패턴층(24)과 이에 대응하는 제 2 도전성 배선패턴층(26)이 전기적으로 연결되도록 한다.
마지막으로, 도 5c 및 도 6c에 도시된 바와 같이, 상기 절연체(20)내에 상기 비아홀들(29)의 반쪽면이 제거되도록 하는 사각형의 홀들(31)을 형성하고, 상기 각 캐비티(22)의 저면에 복수개의 도전성 본드패드들(32)을 형성하여 본 발명의 반도체 패키지용 기판의 제작 공정을 마치도록 한다. 도 6c의 반도체 패키지용 기판은 도 3의 반도체 패키지용 기판과 동일하게 구성되었다.
도 7a - 도 7d는 본 발명에 따른 LGA 반도체 패키지의 제조방법을 설명하기 위한 순차적인 종단면도이다.
먼저, 도 7a에 도시된 바와 같이, 도 6c의 반도체 패키지용 기판을 제공한다.
도 7b에 도시된 바와 같이, 상기 기판(20)의 캐비티(22)의 저면에 형성된 본드패드들(32)의 상면에 이방성 전도성 접착제로 된 제 1 접착부재(40)를 매개로하여 범프들(50)이 형성된 반도체 칩(55)을 부착한다. 상기 범프들(50)은 상기 반도체 칩(55)의 하면에 형성된 칩패드들(미도시)에 부착되어 있고, 그 범프들(50)과 상기 본드패드들(32)은 상호 대응되도록 형성되어 있다.
도 7c에 도시된 바와 같이, 상기 반도체 칩(55)의 상면에 열전도성 에폭시로 된 제 2 접착부재(60)를 매개로하여 열방출부재(65)를 부착한다. 상기 열방출부재(65)는 상기 캐비티(22)의 상부를 덮고 있다.
마지막으로, 도 7d에 도시된 바와 같이, 상기 캐비티(22)내에 에폭시몰딩물을 채워서 몰딩부(70)를 형성한다. 상기 몰딩부(70)는 상기 본드패드들(32), 제 1 접착부재(40), 범프들(50)이 형성된 반도체 칩(55) 및 제 2 접착부재(60)를 밀봉하고 있다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 패키지용 기판은 적층가능한 LGA 반도체 패키지의 제작용으로 사용할 수 있고, 본 발명에 따른 LGA 반도체 패키지는, 패키지의 상.하면에 상호 전기적으로 연결된 외부단자들(제 1 도전성 배선패턴 및 제 2 도전성 배선패턴)이 형성되어 있기 때문에 적층할 수 있으며, 반도체 칩의 상면에 히트싱크(Heat Sink) 역할을 하는 열방출부재를 형성하여 그 반도체 칩으로부터 발생되는 열의 방출이 용이하고, 반도체 칩의 전기적 신호를 외부로 전달하는 외부단자들(제 2 도전성 배선패턴과 제 2 도전성 배선패턴)이 반도체 패키지의 하면에서 측면으로 연결 형성되어 있기 때문에 인쇄회로기판에 실장할 때 그 외부단자들과 인쇄회로기판간의 결합력(솔더조인트 신뢰성)이 향상되는 효과가 있다.

Claims (13)

  1. 상,하면을 가지고, 내부에 도전성 내부배선들(20a)이 패터닝되어 있는 절연체(20)와;
    상기 절연체(20)의 상면 중앙에 형성된 캐비티(Cavity)부(22)와;
    상기 절연체(20)의 상면의 상기 캐비티부(22)의 양측에 형성된 제 1 도전성 배선 패턴층(24)과;
    상기 절연체(20)의 하면에 상기 제 1 도전성 배선 패턴층(24)과 대응되도록 형성된 제 2 도전성 배선 패턴층(26)과;
    상기 제 1 도전성 배선 패턴층(24)과 제 2 도전성 배선 패턴층(26) 사이를 전기적으로 연결하는 제 3 도전성배선 패턴층(30)과; 그리고
    상기 캐비티부(22)의 저면에 형성된 복수개의 도전성 본드패드들(32)을 포함하여 구성된 반도체 패키지용 기판.
  2. 제1항에 있어서, 상기 절연체(20)의 상,하면의 상기 제 1 및 제 2 도전성 배선패턴들(24)(26)이 형성되지 않은 부위에는 솔더 마스크층(28)이 부가 형성된 반도체 패키지용 기판.
  3. 제1항에 있어서, 상기 제 3 도전성 배선 패턴층(30)은 상기 절연체(20)의 측면에 형성된 반도체 패키지용 기판.
  4. 제1항 기재의 반도체 패키지용 기판과;
    상기 캐비티부(22)의 저면에 형성된 본드패드들(32)의 상면에 부착된 제 1 접착부재(40)와;
    상기 제 1 접착부재(40)의 상면에 상기 본드패드들(32)에 대응되도록 부착된 범프들(50)과;
    상기 범프들(50)의 상면에 부착된 반도체 칩(55)과;
    상기 캐비티부(22)를 덮도록 상기 반도체 칩(55)의 상면에 제 2 접착부재(60)를 매개로하여 부착된 열방출부재(65)와; 그리고
    상기 캐비티부(22)내에 채워진 몰딩부(70)를 포함하여 구성된 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지.
  5. 제4항에 있어서, 상기 절연체(20)의 상,하면의 상기 제 1 및 제 2 도전성 배선패턴들(24)(26)이 형성되지 않은 부위에는 솔더 마스크층(28)이 부가 형성된 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지.
  6. 제4항에 있어서, 상기 제 3 도전성 배선 패턴층(30)은 상기 절연체(20)의 측면에 형성된 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지.
  7. 제4항에 있어서, 상기 제 1 접착부재(40)는 이방성 전도성 접착제인 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지.
  8. 제4항에 있어서, 상기 제 2 접착부재(60)는 열전도성 에폭시인 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지.
  9. 상,하면을 가지고 내부에 도전성 내부배선들(20a)이 패터닝되어 있는 절연체(20)를 제공하는 공정과;
    상기 절연체(20)의 상면에 복수개의 캐비티들(22)을 형성하는 공정과;
    상기 절연체(20)의 상면의 각 캐비티(22)의 양측에 제 1 도전성 배선패턴층(24)을 형성하는 공정과;
    상기 절연체(20)의 하면에 상기 제 1 도전성 배선패턴층(24)과 대응하는 제 2 도전성 배선패턴층(26)을 형성하는 공정과;
    상기 제 1 및 제 2 도전성 배선패턴층(24)(26)과 상기 절연체(20)내에 상기 제 1 도전성 배선 패턴층과 제 2 도전성 배선패턴층이 연결되도록하는 비아홀(Via Hole)들(29)을 형성하는 공정과;
    상기 비아홀들(29)내에 도전성 물질(30)을 형성하는 공정과;
    상기 절연체(20)내에 상기 비아홀들(29)의 반쪽면이 제거되도록 하는 홀들(31)을 형성하는 공정과; 그리고
    상기 각 캐비티(22)의 저면에 복수개의 도전성 본드패드들(32)을 형성하는 공정으로 구성된 반도체 패키지용 기판의 제조 방법.
  10. 제9항에 있어서, 상기 절연체(20)의 상,하면의 상기 제 1 및 제 2 도전성 배선패턴층(24)(26)들이 형성되지 않은 부위에 솔더 마스크층(28)을 부가 형성하는 반도체 패키지용 기판의 제조 방법.
  11. 제9항 기재의 공정들에 의해 제조된 반도체 패키지용 기판을 제공하는 공정과;
    상기 본드패드들(32)의 상면에 제 1 접착부재(40)를 부착하는 공정과;
    상기 제 1 접착부재(40)의 상면에 상기 본드패드들에 대응하도록 범프들(50)을 형성하는 공정과;
    상기 범프들(50)의 상면에 반도체 칩(55)을 부착하는 공정과;
    상기 캐비티(22)를 덮도록 상기 반도체 칩(55)의 상면에 제 2 접착부재(60)를 매개로하여 열방출부재(65)를 부착하는 공정과; 그리고,
    상기 캐비티(22)내에 몰딩부(70)를 채우는 공정을 포함하여 구성된 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지의 제조 방법.
  12. 제11항에 있어서, 상기 제 1 접착부재(40)는 이방성 전도성 접착제를 사용하는 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지의 제조 방법.
  13. 제11항에 있어서, 상기 제 2 접착부재(60)는 열전도성 에폭시를 사용하는 랜드 그리드 어레이(Land Grid Array : LGA) 반도체 패키지의 제조 방법.
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