JP4137659B2 - 電子部品実装構造及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は電子部品実装構造及びその製造方法に係り、より詳しくは、半導体チップなどが絶縁膜に埋設された状態で配線基板上に実装された電子部品実装構造及びその製造方法に関する。
【０００２】
【従来の技術】
マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
さらなる高密度化の要求から、配線基板上に複数の半導体チップを３次元的に積層して実装した半導体装置が開発されている。その一例として、特許文献１及び特許文献２には、配線基板上に複数の半導体チップが絶縁層に埋設された状態で３次元的に実装され、絶縁層を介して多層に形成された配線パターンなどにより複数の半導体チップが相互接続された構造を有する半導体装置が記載されている。
【０００４】
【特許文献１】
特開２００１−１７７０４５号公報
【特許文献２】
特開２０００−３２３６４５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した特許文献１及び２では、実装された半導体チップ上に層間絶縁膜を形成する際に、層間絶縁膜が半導体チップの厚みに起因して段差が生じた状態で形成されてしまうことに関しては何ら考慮されていない。
【０００６】
すなわち、半導体チップ上の層間絶縁膜に段差が生じると、その上に配線パターンを形成する際のフォトリソグラフィにおいてデフォーカスが発生しやすくなるため、所望の配線パターンを精度よく形成することが困難になる。
【０００７】
さらには、層間絶縁膜上に形成される配線パターンにも段差が生じるため、この配線パターンに半導体チップをフリップチップ接合する際に接合の信頼性が低下する恐れがある。
【０００８】
本発明は以上の課題を鑑みて創作されたものであり、電子部品が配線基板上の絶縁膜に埋設された構造を有する電子部品実装構造において、電子部品の厚みに起因する段差が容易に解消されて平坦化される電子部品実装構造及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明は電子部品実装構造に係り、配線パターンを備えた配線基板と、前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた第１絶縁膜と、前記第１絶縁膜の開口部に露出する前記配線パターンに、接続端子がフリップチップ実装された前記電子部品と、前記電子部品を被覆する第２絶縁膜と、前記配線パターン上の前記第１及び第２絶縁膜の所定部に形成されたビアホールと、前記第２絶縁膜の上に形成され、前記ビアホールを介して前記配線パターンに接続された上側配線パターンとを有し、前記第１絶縁膜の上面が前記電子部品の上面と同等な高さに設定されており、これによって、前記電子部品の段差が解消されていることを特徴とする。
【００１０】
本発明では、実装領域に開口部を備えた第１樹脂膜が配線基板上に形成されていて、電子部品（薄型化された半導体チップなど）の接続端子がこの開口部内の配線パターンにフリップチップ実装されている。また、電子部品を被覆する第２絶縁膜が形成され、配線パターン上の第１及び第２絶縁膜にビアホールが形成されている。さらに、このビアホールを介して配線パターンに接続される上側配線パターンが第２絶縁膜の上に形成されている。
【００１１】
このように、本発明では、第１絶縁膜が電子部品を取り囲むようにして形成されているので、電子部品の厚みに起因する段差が第１絶縁膜により解消された構造となっている。これにより、電子部品を被覆する第２絶縁膜は電子部品の厚みの影響を受けることなくその上面が平坦な状態で形成される。
【００１２】
従って、上側配線パターンが形成される際のフォトリソグラフィにおいてデフォーカスが発生しなくなるので、上側配線パターンは精度よく安定して形成されるようになる。
【００１３】
このようにして、電子部品が平坦な絶縁膜に埋設された状態で、配線パターンにフリップチップ実装されると共に、複数の電子部品を３次元的に多層化するための上側配線パターンが第２絶縁膜上に何ら不具合が発生することなく形成される。さらには、上側配線パターンに上側電子部品がフリップチップ実装される場合、上側配線パターンの接続部は略同一の高さに配置されるため、上側電子部品が信頼性よく接合されるようになる。
【００１４】
上記した発明の変形として、電子部品の背面に保護膜を設けておくことにより第２絶縁膜を省略してもよい。この場合、上側配線パターンは第１絶縁膜及び保護膜上に形成される。あるいは、配線パターン上の絶縁膜にビアホールを形成するのではなく、接続端子上の電子部品の所定部にそれを貫通するビアホールを形成し、電子部品のビアホールを介して上側配線パターンが接続端子に接続された構造としてもよい。
【００１５】
上記した発明の一つの好適な態様では、前記電子部品の接続端子は金からなり、かつ前記絶縁膜の開口部の前記配線パターンの表面には金膜が形成されており、前記電子部品の接続端子と前記配線パターンとが金と金との接合によりフリップチップ実装されているようにしてもよい。
【００１６】
この場合、電子部品の厚みによる段差を解消する第１絶縁膜は、第１樹脂膜の開口部（実装領域）内の配線パターン（銅配線など）に金膜を選択的に形成するためのマスク層として兼用される。このようにすることにより、金からなる接続端子を備えた電子部品が、接合の信頼性が高い金−金接合で配線パターンに容易にフリップチップ実装される。
【００１７】
また、上記した課題を解決するため、本発明は電子部品実装構造に係り、配線パターンを備えた配線基板と、前記配線基板の上に形成され、前記電子部品が実装される実装領域に開口部を備えた第１絶縁膜と、前記第１絶縁膜の開口部の前記実装領域に、接続端子が上向きになって実装された前記電子部品と、前記電子部品を被覆する第２絶縁膜と、前記接続端子及び前記配線パターン上の前記第２絶縁膜の所定部にそれぞれ形成されたビアホールと、前記第２絶縁膜上に形成され、前記ビアホールを介して前記接続端子及び前記配線パターンにそれぞれ接続された上側配線パターンとを有することを特徴とする。
【００１８】
本発明では、実装領域に開口部を備えた第１絶縁膜が配線基板上に形成され、この開口部内に接続端子が上向きになった状態で電子部品が実装されている。
【００１９】
このようにして電子部品を実装する場合も、上記した発明と同様に、電子部品の厚みによる段差が第１絶縁膜によって容易に解消される。そして、電子部品を被覆する第２絶縁膜が平坦な状態で形成された後に、接続端子及び前記配線パターン上の第２絶縁膜の所定部にそれぞれビアホールが形成される。さらに、ビアホールを介して接続端子及び配線パターンにそれぞれ接続される上側配線パターンが第２絶縁膜上に精度よく安定して形成される。
【００２０】
上記した発明の変形としては、素子形成面に接続端子を露出させる開口部をもつパシベーション膜を備えた電子部品を使用することにより、電子部品を被覆する第２絶縁膜を省略するようにしてもよい。この場合、上側配線パターンは絶縁膜及びパシベーション膜上に形成される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２２】
（第１の実施の形態）
図１〜図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図である。第１実施形態の電子部品実装構造の製造方法は、図１（ａ）に示すように、まず、ビルドアップ配線基板を製造するためのベース基板３０を用意する。このベース基板３０は樹脂などの絶縁性材料から構成されている。ベース基板３０にはスルーホール３０ａが設けられていて、このスルーホール３０ａにはその内面にベース基板３０上の第１配線パターン３２に繋がるスルーホルめっき層３０ｂが形成され、その孔は樹脂体３０ｃで埋め込まれている。
【００２３】
その後、第１配線パターン３２を被覆する樹脂などからなる第１層間絶縁膜３４を形成する。続いて、第１配線パターン３２上の第１層間絶縁膜３４の所定部をレーザ又はＲＩＥなどでエッチングすることにより、第１配線パターン３２に到達する深さの第１ビアホール３４ｘを形成する。
【００２４】
続いて、第１ビアホール３４ｘを介して第１配線パターン３２に接続される第２配線パターン３２ａを第１層間絶縁膜３４上に形成する。第２配線パターン３２ａはＣｕ配線などからなり、後述する第３配線パターンの形成方法と同様な方法により形成される。これにより、半導体チップが実装される配線基板２が得られる。
【００２５】
次いで、図１（ｂ）に示すように、第２配線パターン３２ａ及び第１層間絶縁膜３４上のうちの半導体チップがフリップチップ実装される実装領域Ａに開口部３９を備えた第１絶縁膜３６ａを形成する。
【００２６】
第１絶縁膜３６ａとしては、エポキシ系樹脂、ポリイミド系樹脂、ノボラック系樹脂又はアクリル系樹脂などが使用される。第１絶縁膜３６ａの形成方法としては、感光性樹脂膜をフォトリソグラフィによりパターニングする方法がある。又は、フィルム状の樹脂膜をラミネートして形成するか、又は樹脂膜をスピンコートもしくは印刷により形成し、その後に、この樹脂膜をレーザやＲＩＥによりエッチングすることにより開口部を形成する方法を採用してもよい。あるいは、フィルム状の樹脂膜の所要部を金型により打ち抜いて開口部を形成し、この樹脂膜を貼着する方法を用いてもよい。さらには、スクリーン印刷により開口部を有する形状に樹脂膜をパターニングしてもよい。
【００２７】
そして、このような樹脂膜を１３０〜２００℃の温度で熱処理して硬化させることにより第１絶縁膜３６ａが得られる。
【００２８】
本実施形態の特徴の一つは、半導体チップが絶縁膜に埋設されて実装された構造を形成する際に、半導体チップの厚みに起因する段差を容易に解消することにある。このため、本実施形態では、実装領域Ａに開口部３９を有する第１絶縁膜３６ａを半導体チップの厚みに対応する膜厚で形成しておき、その開口部３９に半導体チップを実装するようにする。これにより、半導体チップの厚みに起因する段差は第１絶縁膜３６ａにより容易に解消される。
【００２９】
従って、第１絶縁膜３６ａの膜厚は各種半導体チップの厚みに応じて適宜調整される。半導体チップとしてバンプの高さを含めた厚みが１５０μｍ程度以下（好適には３０〜７０μｍ）の薄型化されたものが使用される場合、第１絶縁膜３６ａの膜厚はこのような半導体チップの厚みと同等な膜厚に設定される。また、第１絶縁膜３６ａの開口部３９は、後に実装される半導体チップを取り囲むようにして形成されることが好ましい。
【００３０】
次いで、図１（ｃ）に示すように、第１絶縁膜３６ａの開口部３９内に露出する第２配線パターン（Ｃｕ配線）３２ａ上に無電解めっきにより膜厚が０．１〜１μｍの金（Ａｕ）膜３７を選択的に形成する。このとき、第１絶縁膜３６ａは硬化した樹脂膜からなるため、無電解めっきのめっき薬液に耐えることができる。なお、第２配線パターン（Ｃｕ配線）３２ａ上にバリア膜としてニッケル（Ｎｉ）膜を無電解めっきにより形成した後に、Ａｕ膜３７を形成するようにしてもよい。
【００３１】
このように、第１絶縁膜３６ａは、後述するように半導体チップが実装される際にその厚みによる段差を解消するばかりではなく、実装領域Ａの第２配線パターン（Ｃｕ配線）３２ａの接続部ＢにＡｕ膜３７を選択的に形成するためのマスク層としても機能する。
【００３２】
次いで、図２（ａ）に示すようなＡｕバンプ２１を備えた半導体チップ２０を用意する。この半導体チップ２０は、素子形成面側にトランジスタなどの素子と接続パッドとを備えた半導体ウェハ（不図示）の背面が研削されて１５０μｍ程度（好適には５０μｍ程度）以下の厚みに薄型化された後に、半導体ウェハがダイシングされて個片化されたものである。半導体チップ２０のＡｕバンプ２１は、半導体ウェハがダイシングされる前又は後に接続パッド上に形成される。
【００３３】
電子部品の一例として半導体チップ２０を挙げたが、コンデンサ部品などの各種電子部品を使用することができる。なお、半導体チップ２０の接続パッド及びバンプ２１が接続端子の一例である。
【００３４】
続いて、超音波ツールでピックアップされた半導体チップ２０をそのＡｕバンプ２１が下側になるようにして第２配線パターン３２ａの接続部ＢのＡｕ膜３７上に配置し、下側に加圧しながら水平方向に超音波振動を加える。これにより、半導体チップ２０のＡｕバンプ２１と第２配線パターン３２ａのＡｕ膜３７とが接合される。このようにして、半導体チップ２０が第２配線パターン３２ａに超音波フリップチップ実装される。
【００３５】
このとき、半導体チップ２０の側面と開口部３９の側面との間に０．５〜２ｍｍ（好適には１ｍｍ程度）の隙間が空くように、半導体チップ２０の大きさに応じて第１絶縁膜３６ａの開口部３９の大きさが調整されることが好ましい。
【００３６】
これにより、前述したように第１絶縁膜３６ａは実装領域Ａを除く部分に半導体チップ２０の厚みと略同一の膜厚で形成されているので、半導体チップ２０の背面と第１絶縁膜３６ａの上面とが略同一の高さになって半導体チップ２０の厚みによる段差が解消される。なお、半導体チップ２０の背面と第１絶縁膜３６ａの上面との高さが後工程で不具合が発生しない程度に相互にずれて形成されるようにしてもよいことはもちろんである。
【００３７】
しかも、第１絶縁膜３６ａをマスクにして第２配線パターン３２ａの接合部ＢにＡｕ膜３７を選択的に形成するようにしたので、低コストで第２配線パターン３２ａの接合部Ｂと半導体チップ２０のＡｕバンプ２１とをＡｕ−Ａｕ接合することが可能になる。
【００３８】
一般的に、半導体チップ２０のＡｕバンプ２１をＣｕ膜からなる第２配線パターン３２ａにフリップチップ実装する場合、Ａｕ−Ｃｕ接合は信頼性が低いため接合不良が発生しやすい。しかしながら、本実施形態のようにＡｕ−Ａｕ接合とすることにより、接合に係る電気抵抗を低くすることができると共に、接合の信頼性を向上させることができる。
【００３９】
このように、実装領域Ａに開口部３９を備えた第１絶縁膜３６ａを形成して半導体チップ２０の厚みによる段差を解消するようにすることは、第２配線パターン３２ａの接合部ＢにＡｕ膜３７を選択的に形成できるので、半導体チップ２０のＡｕバンプ２１と第２配線パターン３２ａとをＡｕ−Ａｕ接合する場合に非常に都合がよい。
【００４０】
なお、第２配線パターン３２ａとして表面にＡｕ膜が形成されていないＣｕ配線を用い、はんだバンプを備えた半導体チップ２０を第２配線パターン３６ａにフリップチップ接合するようにしてもよい。あるいは、上記したような表面にＡｕ膜３７が形成された第２配線パターン３６ａを用い、はんだバンプを備えた半導体チップ２０を第２配線パターン３６ａにフリップチップ接合するようにしてもよい。その他の各種方式のフリップチップ実装を採用してもよいことはもちろんである。
【００４１】
前述したような第１絶縁膜３６ａの開口部３９の中に半導体チップ２０が実装された構造を得る方法の変形例としては、半導体チップ２０を実装領域Ａの第２配線パターン３２ａにフリップチップ実装した後に、実装領域Ａに対応する部分に開口部を有する樹脂フィルムを貼着するようにしてもよい。この場合、樹脂フィルムの開口部は予め金型で打ち抜かれて形成される。
【００４２】
次いで、図２（ｂ）に示すように、半導体チップ２０と第１絶縁膜３６ａの開口部３９との隙間から樹脂材を注入することにより、半導体チップ２０と配線基板２及び第１絶縁膜３６ａの開口部３９の側面との隙間に樹脂材を充填する。その後に、この樹脂材を熱処理して硬化させることによりアンダーフィル樹脂３６ｃ（充填絶縁膜）とする。これにより、半導体チップ２０の背面、アンダーフィル樹脂３６ｃの上面及び第１絶縁膜３６ａの上面は略同一の高さになって平坦化される。
【００４３】
なお、半導体チップ２０をフリップチップ実装する前に実装領域Ａを含む所定領域に予め絶縁樹脂（ＮＣＦ又はＮＣＰ）を塗布し、この樹脂を介在させた状態でフリップチップ接合を行ない、その後に熱処理して硬化させることによりアンダーフィル樹脂３６ｃとしてもよい。
【００４４】
また、アンダーフィル樹脂３６ｃは、少なくとも半導体チップ２０の下面と配線基板２との隙間を充填するようにすればよい。たとえ半導体チップ２０の側面と第１絶縁膜３６ａの開口部３９の側面との隙間に凹部が残存するとしても、次工程で形成される第２絶縁膜により埋め込まれて平坦化されるからである。
【００４５】
続いて、図２（ｃ）に示すように、半導体チップ２０を被覆する膜厚が５〜２０μｍの第２絶縁膜３６ｂを形成する。第２絶縁膜３６ｂとしては、エポキシ系樹脂、ポリイミド系樹脂又はポリフェニレンエーテル系樹脂などが使用される。また、第２絶縁膜３６ｂの形成方法としては、樹脂フィルムをラミネートする方法又は樹脂膜をスピンコート法もしくは印刷により形成した後に、樹脂膜を１３０〜２００℃の温度で熱処理して硬化させる方法が採用される。
【００４６】
このとき、第２絶縁膜３６ｂは、半導体チップ２０の厚みによる段差が解消された下地構造上に形成されるため、半導体チップ２０の厚みの影響を受けることなくその上面が平坦化された状態で形成される。
【００４７】
これにより、第１絶縁膜３６ａ、アンダーフィル樹脂３６ｃ及び第２絶縁膜３６ｂから構成される平坦化された状態の第２層間絶縁膜３６が得られる。このようにして、半導体チップ２０が第２層間絶縁膜３６の中に埋設された状態で第２配線パターン３２ａにフリップチップ実装された構造が形成される。
【００４８】
次いで、図３（ａ）に示すように、第２配線パターン３２ａ上の第２層間絶縁膜３６の所定部をＹＡＧもしくはＣＯ2レーザ、又はＲＩＥによりエッチングすることにより、第２配線パターン３２ａに到達する深さの第２ビアホール３６ｘを形成する。
【００４９】
続いて、図３（ｂ）に示すように、第２ビアホール３６ｘの内面上及び第２層間絶縁膜３６上に無電解めっき又はスパッタにより、シードＣｕ膜３２ｘを形成する。その後に、図３（ｃ）に示すように、後に形成される第３配線パターンに対応する開口部３３ａを有するレジスト膜３３をシードＣｕ膜３２上にフォトリソグラフィにより形成する。このとき、第２層間絶縁膜３６は全体にわたって平坦化されて形成されているため、フォトリソグラフィにおいてデフォーカスが発生しなくなり、所要のレジスト膜３３のパターンが精度よく安定して形成される。
【００５０】
次いで、図４（ａ）に示すように、シードＣｕ膜３２ｘをめっき給電層に利用した電解めっきにより、レジスト膜３３をマスクにして、第２ビアホール３６ｘ内及びレジスト膜３３の開口部３３ａにＣｕ膜パターン３２ｙを形成する。
【００５１】
その後、レジスト膜３３を除去した後に、Ｃｕ膜パターン３２ｙをマスクにしてシードＣｕ膜３２ｘをエッチングする。
【００５２】
これにより、図４（ｂ）に示すように、シードＣｕ膜３２ｘとＣｕ膜パターン３２ｙとから構成される第３配線パターン３２ｂ（上側配線パターン）が第２層間絶縁膜３６上に形成される。この第３配線パターン３２ｂは第２ビアホール３６ｘを介して第２配線パターン３２ａに接続される。
【００５３】
第３配線パターン３２ｂは高精度で形成されたレジスト膜３３のパターンにより画定されて形成されるため、所要の第３配線パターン３２ｂが安定して得られるようになる。
【００５４】
第２及び第３配線パターン３２ａ，３２ｂは、上記したセミアディティブ法の他に、サブトラクティブ法又はフルアディティブ法により形成されるようにしてもよい。
【００５５】
なお、配線基板２の実装領域Ａに開口部３９を備えた第１絶縁膜３６ａを形成する工程（図１（ｂ））の工程から第３配線パターン３２ｂを形成する工程（図４（ｂ））を所定回数繰り返すことにより、複数の半導体チップ２０が層間絶縁膜にそれぞれ埋設された状態で多層化されて相互接続された形態としてもよい。このような場合も、各層間絶縁膜はそれぞれ平坦化されて形成されるので、半導体チップを内蔵した層間絶縁膜と配線パターンとを何ら不具合が発生することなく積層化して形成することができる。
【００５６】
また、複数の層間絶縁膜のうちの任意の層間絶縁膜に半導体チップ２０が同様に埋設された形態としてもよい。さらには、ベース基板３０の裏面にも半導体チップ２０が同様に層間絶縁膜に埋設された状態で積層された形態としてもよい。
【００５７】
図４（ｂ）では、第３配線パターン３２ｂのうちの後に上側半導体チップのバンプが接合される接続部Ｂの断面が描かれている。
【００５８】
次いで、図４（ｃ）に示すように、第３配線パターン３２ｂの接続部Ｂを一括して露出させる開口部３８ａを有するソルダレジスト膜３８を形成する。すなわち、ソルダレジスト膜３８は後に上側半導体チップが実装される実装領域を取り囲むようにして形成される。
【００５９】
本実施形態では、第３配線パターン３２ｂの接続部Ｂとして、そのピッチが１５０μｍ程度（例えば、ライン：１００μｍ、スペース：５０μｍ）以下の微細なものを例示している。このため、第３配線パターン３２ｂの各接続部Ｂの主要部をそれぞれ露出させる開口部を有する連続的なソルダレジスト膜を形成する場合、その形成工程での位置ずれによりソルダレジスト膜の開口部が接続部Ｂの主要部からずれて形成される場合がある。ソルダレジスト膜の開口部が接続部Ｂの主要部からずれて配置されると、上側半導体チップのバンプと接続部Ｂとの接合面積が小さくなるので、バンプの接合強度の低下に伴って接合不良などが発生しやすくなる。
【００６０】
しかしながら、本実施形態では、第３配線パターン３２ｂの接続部Ｂが配置される実装領域にはソルダレジスト膜３８のパターンを形成せずに、その実装領域に一括した開口部３８ａを設けるようにしている。これにより、第３配線パターン３２ｂの接続部Ｂでは、フリップチップ接合に係る接合面積が小さくなるような不具合は発生しなくなる。
【００６１】
次いで、図５（ａ）に示すように、ソルダレジスト膜３８をマスクにして、無電解めっきにより、開口部３３ａに露出する第３配線パターン３２ｂ上にニッケル（Ｎｉ）膜４０及びＡｕ膜４２を選択的に順次形成する。なお、バリア膜を必要としない場合にはＮｉ膜４０を省略しても差し支えない。
【００６２】
次いで、図５（ｂ）に示すように、バンプ２１を備えた上側半導体チップ２０ｘ（上側電子部品）を用意し、第３配線パターン３２ｂの接続部ＢのＡｕ膜４２に上側半導体チップ２０ｘのバンプ２１をフリップチップ接合する。上側半導体チップ２０ｘのバンプ２１としては、Ａｕバンプ又ははんだバンプなどが使用される。Ａｕバンプを使用する場合は超音波によりＡｕ−Ａｕ接合され、また、はんだバンプを使用する場合はリフロー加熱により接合される。
【００６３】
このとき、第３配線パターン３２ｂの接続部Ｂが配置された実装領域にはソルダレジスト膜３８が存在しないようにしたので、上側半導体チップ２０ｘのバンプ２１は、所要の接合面積が得られた状態で第３配線パターン３２ｂの接続部Ｂに信頼性よく接合される。
【００６４】
しかも、第２層間絶縁膜３６は全体にわたって平坦化されて形成されていることから第３配線パターン３２ｂの各接続部Ｂは略同一の高さに配置されるので、上側半導体チップ２０ｘと第３配線パターン３２ｂの接続部Ｂとの接合不良の発生が防止される。
【００６５】
なお、第３配線パターン３２ｂの接続部Ｂにはんだボールを搭載するなどしてバンプを形成し、上側半導体チップ２０ｘの接続端子をこのバンプに接合するようにしてもよい。
【００６６】
このように、第３配線パターン３２ｂの接続部Ｂが１５０μｍ程度以下の微細ピッチのものであっても、上側半導体チップ２０ｘのバンプ２１を第３配線パターン３２ｂの接続部Ｂに信頼性が高い状態でフリップチップ接合することができるようになる。
【００６７】
このとき、上側半導体チップ２０ｘ外周部からソルダレジスト膜３８の開口部３９の側面までの寸法が０．５〜２ｍｍ（好適には１ｍｍ程度）になるように、ソルダレジスト膜３８の開口部３９の大きさが上側半導体チップ２０ｘの大きさに応じて適宜調整されることが好ましい。
【００６８】
その後に、同じく図５（ｂ）に示すように、上側半導体チップ２０ｘの素子形成面（下面）と第３配線パターン３２ｂ及び第２層間絶縁膜３６との隙間にアンダーフィル樹脂３５を充填する。アンダーフィル樹脂３５は上側半導体チップ２０ｘの下面側の隙間に充填されると共に、ソルダレジスト膜３８の開口部３８ａの側面に堰き止められた状態で形成される。
【００６９】
なお、第３配線パターン３２ｂの各接続部Ｂが配置される実装領域にソルダレジスト膜３８を形成しないようにした上記形態は、微細ピッチのバンプ２１を備えた上側半導体チップ２０ｘをフリップチップ接合する際における一つの好適な例である。従って、第３配線パターン３２ｂの各接続部Ｂの主要部にそれぞれ開口部を有するソルダレジスト膜３８を実装領域に連続的に形成する形態としても差し支えない。
【００７０】
以上により、第１実施形態の半導体装置１（電子部品実装構造）が完成する。
【００７１】
本実施形態の半導体装置１では、配線基板２の実装領域Ａに開口部３９を有する第１絶縁膜３６ａが形成されている。そして、第１絶縁膜３６ａの開口部３９の第２配線パターン３２ａの接続部Ｂに半導体チップ２０がフリップチップ実装されている。さらに、半導体チップ２０の下面側及び側面側の隙間にはアンダーフィル樹脂３６ｃが一体化された状態で充填されている。
【００７２】
このようにして、半導体チップ２０の背面（上面）、第１絶縁膜３６ａの上面及びアンダーフィル樹脂３６ｃの上面は略同一の高さに調整されており、半導体チップ２０の厚みによる段差が解消されて平坦化されている。さらに、半導体チップ２０を被覆する第２絶縁膜がその上面が平坦化された状態で形成されている。
【００７３】
そして、半導体チップ２０は、第１絶縁膜３６ａ、第２絶縁膜３６ｂ及びアンダーフィル樹脂３６ｃから構成される平坦な第２層間絶縁膜３６の中に埋設された状態で第２配線パターン３２ａの接続部Ｂにフリップチップ実装されている。
【００７４】
また、第２配線パターン３２ａ上の第２層間絶縁膜３６の所定部には第２ビアホール３６ｘが形成されており、この第２ビアホール３６ｘを介して第２配線パターン３２ａに接続される第３配線パターン３２ｂが第２層間絶縁膜３６上に形成されている。
【００７５】
第２層間絶縁膜３６上には第３配線パターン３２ｂの接続部Ｂが配置される実装領域を一括で開口する開口部３８ａを有するソルダレジスト膜３８が形成されている。第３配線パターン３２ｂの接続部Ｂに上側半導体チップ２０ｘのバンプ２１がフリップチップ接合されている。さらに、上側半導体チップ２０ｘの下面側にはアンダーフィル樹脂３５が充填されている。
【００７６】
以上のように、本実施形態の半導体装置１では、半導体チップ２０が第２層間絶縁膜を構成する第１絶縁膜３６ａの開口部３９内にフリップチップ実装されていて、半導体チップ２０の厚みによる段差が第１絶縁膜３６ａによって解消された構造となっている。
【００７７】
これにより、半導体チップ２０を被覆する第２絶縁膜３６ｂはその上面が平坦な状態で形成されることから、第２絶縁膜３６ｂ上に形成される第３配線パターン３２ｂが精度よく安定して形成されるようになる。また、第３配線パターン３２ｂの接続部Ｂが略同一の高さに配置されるので、上側半導体チップ２０ｘのバンプ２１と第３配線パターン３２ｂの接続部Ｂとの接合の信頼性を向上させることができる。
【００７８】
従って、複数の半導体チップ２０が層間絶縁膜にそれぞれ埋設された状態で３次元的に多層化されて相互接続された実装構造が何ら不具合が発生することなく容易に製造される。
【００７９】
（第２の実施の形態）
図６及び図７は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、半導体チップとして背面に保護膜を設けたものを使用し、半導体チップを被覆する絶縁膜を形成しないことにある。第２実施形態では、第１実施形態と同様な工程においてはその詳しい説明を省略する。
【００８０】
第２実施形態の電子部品実装構造の製造方法は、図６（ａ）に示すように、まず、第１実施形態の図１（ｃ）と同様な配線基板２を用意する。その後、素子形成面側にバンプ２１を備えると共に、背面側に絶縁性の保護膜４４が設けられた半導体チップ２０ａ（電子部品）を用意する。この半導体チップ２０ａは第１実施形態と同様にその厚みが１５０μｍ程度（好適には５０μｍ程度）以下に薄型化されたものである。
【００８１】
保護膜４４の材料としては、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニレンエーテル系樹脂、又はアクリル系樹脂などが使用される。また、保護膜４４の形成方法としては、樹脂フィルムをラミネートする方法、あるいは樹脂膜をスピンコート法やディップ法により形成する方法などが採用される。半導体チップ２０ａと保護膜４４との密着性を向上させる場合は、半導体チップ２０ａの背面にシランカップリング剤を塗布した後に保護膜４４を形成するようにしてもよい。
【００８２】
その後、同じく図６（ａ）に示すように、第１実施形態と同様な方法により、半導体チップ２０ａのバンプ２１を第１絶縁膜３６ａの開口部３９（実装領域Ａ）に露出する第２配線パターン３２ａのＡｕ膜３７にフリップチップ接合する。
【００８３】
次いで、図６（ｂ）に示すように、第１実施形態と同様に、半導体チップ２０ａの下面側及び側面側の隙間にアンダーフィル樹脂３６ｃ（充填樹脂膜）を充填する。これにより、絶縁膜３６ａの上面、半導体チップ２０ａの保護膜４４の上面及びアンダーフィル樹脂３６ｃの上面が略同一の高さになって平坦化される。
【００８４】
第２実施形態では、背面に保護膜４４を備えた半導体チップ２０ａを用いるため、第１実施形態と違って半導体チップ２０ａ上に第２絶縁膜を形成する必要がない。このため、本実施形態では、絶縁膜３６ａ、保護膜４４及びアンダーフィル樹脂３６ｃにより半導体チップ２０ａが埋設される第２層間絶縁膜３６が構成される。
【００８５】
次いで、図６（ｃ）に示すように、第２配線パターン３２ａ上の第２層間絶縁膜３６の所定部をレーザ又はＲＩＥによりエッチングすることにより、第２配線パターン３２ａに到達する深さの第２ビアホール３６ｘを形成する。
【００８６】
続いて、図７（ａ）に示すように、第１実施形態と同様な方法により、第２ビアホール３６ｘを介して第２配線パターン３２ａに接続される第３配線パターン３２ｂ（上側配線パターン）を第２層間絶縁膜３６上に形成する。
【００８７】
次いで、図７（ｂ）に示すように、第１実施形態と同様に、第３配線パターン３２ｂの各接続部Ｂを一括して露出させる開口部３８ａを有するソルダレジスト膜３８を図７（ａ）の構造体の上に形成する。さらに、第３配線パターン３２ｂの接続部Ｂ上に無電解めっきによりＮｉ膜４０及びＡｕ膜４２を順次形成する。
【００８８】
続いて、図７（ｃ）に示すように、第１実施形態と同様な方法により、第３配線パターン３２ｂの接続部ＢのＡｕ膜４２に上側半導体チップ２０ｘ（上側電子部品）のバンプ２１をフリップチップ接合する。その後に、第１実施形態と同様に、上側半導体チップ２０ｘの下側の隙間にアンダーフィル樹脂３５を充填する。
【００８９】
以上により、第２実施形態の半導体装置１ａ（電子部品実装構造）が得られる。
【００９０】
第２実施形態では第１実施形態と同様な効果を奏する。これに加えて、背面に保護膜４４を備えた半導体チップ２０ａを使用するようにしたので、第１実施形態のような半導体チップを被覆する第２絶縁膜を形成する方法より製造方法が簡易となり、製造コストを低減することができる。また、背面に保護膜４４を備えた半導体チップ２０ａを使用することにより、第１実施形態よりも半導体装置を薄型化することが可能になる。
【００９１】
（第３の実施の形態）
図８及び図９は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図である。第３実施形態が第１及び第２実施形態と異なる点は、半導体チップをフリップチップ実装した後に、半導体チップにそれを貫通するビアボールを形成して相互接続することにある。第３実施形態では、第１実施形態と同様な工程においてはその詳しい説明を省略する。
【００９２】
第３実施形態の電子部品実装構造の製造方法は、図８（ａ）に示すように、まず、第１実施形態の図１（ｃ）と同様な構造を有する配線基板２を用意する。その後、素子形成面に接続パッド２３とそれに接続されたバンプ２１とを備え、かつ背面に第２実施形態と同様な保護膜４４を備えた半導体チップ２０ｂを用意する。特に明記されていないが、この半導体チップ２０ｂの接続パッド２３は、半導体チップ２０ｂの周縁部にペリフェラル型で配置された電極パッド（不図示）がＣｕ配線により再配線されてエリアアレイ型に再配置されたものである。
【００９３】
続いて、第１実施形態と同様な方法により、この半導体チップ２０ｂのバンプ２１を第２配線パターン３２ａの接続部ＢのＡｕ膜３７にフリップチップ接合する。接続パッド２３及びそれに接続されたバンプ２１が接続端子の一例である。
【００９４】
次いで、図８（ｂ）に示すように、第１実施形態と同様な方法により、半導体チップ２０ｂの下面側及び側面側の隙間にアンダーフィル樹脂３６ｃ（充填絶縁膜）を充填する。これにより、第２実施形態と同様に、絶縁膜３６ａ、保護膜４４及びアンダーフィル樹脂３６ｃから構成される平坦化された第２層間絶縁膜３６が得られる。
【００９５】
次いで、図８（ｃ）に示すように、接続パッド２３のうちのバンプ２１が接合された領域を除く部分上の半導体チップ２０ｂ及び保護膜４４の所定部に、接続パッド２３に到達する深さの第２ビアホール１９をレーザ又はＲＩＥにより形成する。
【００９６】
バンプ２１が接合された領域を避けた部分の接続パッド上に第２ビアホール１９を形成する理由としては、バンプ２１が接合された領域上に第２ビアホール１９を形成する場合、レーザ又はＲＩＥにより接続パッド２３とバンプ２１との接合部にダメージが生じて接合の信頼性が低下する恐れがあるためである。
【００９７】
次いで、図９（ａ）に示すように、第１実施形態で説明したセミアディティブ法などにより、半導体チップ２０ｂに形成された第２ビアホール１９を介して接続パッド２３に接続される第３配線パターン３２ｂ（上側配線パターン）を保護膜４４及び絶縁膜３６ａ上に形成する。
【００９８】
続いて、第１実施形態と同様に、第３配線パターン３２ｂの接続部Ｂを一括して露出させる開口部３８ａを有するソルダレジスト膜３８を形成する。
【００９９】
次いで、図９（ｂ）に示すように、第１実施形態と同様な方法により、ソルダレジスト膜３８の開口部３８ａに露出する第３配線パターン３２ｂの各接続部ＢにＮｉ膜４０及びＡｕ膜４４を順次形成する。さらに、バンプ２１を備えた上側半導体チップ２０ｘ（上側電子部品）のバンプ２１を第３配線パターンの接続部ＢのＡｕ膜４２にフリップチップ接合した後に、上側半導体チップ２０ｘの下面側の隙間にアンダーフィル樹脂３５を充填する。
【０１００】
以上により、第３実施形態の半導体装置１ｂ（電子部品実装構造）が完成する。
【０１０１】
次に、第３実施形態の変形例の電子部品実装構造を説明する。図１０は本発明の第３実施形態の変形例の電子部品実装構造を示す断面図である。
【０１０２】
図１０に示すように、第３実施形態の変形例の半導体装置１ｃでは、背面に保護膜４４を備えていない半導体チップ２０ｂが使用される。そして、この半導体チップ２０ｂが第２配線パターン３２ａにフリップチップ接合され、アンダーフィル樹脂３６ｃが充填された後に、第１実施形態と同様に半導体チップ２０ｂ上に第２絶縁膜３６ｂが形成される。
【０１０３】
また、この変形例では、第２ビアホール１９を形成する工程において、半導体チップ２０ｂを被覆する第２絶縁膜３６ｂと半導体チップ２０ｂとがレーザ又はＲＩＥによりエッチングされる。さらに、第３配線パターン３２ｂが第２絶縁膜３６ｂ上に形成される。他の構成は図９（ｂ）と同一であるのでその説明を省略する。
【０１０４】
第３実施形態は、第１実施形態と同様な効果を奏する。これに加えて、半導体チップ２０ｂに形成されたビアホール１９を介して相互接続するようにしたので、配線長を短くすることができ、これによって高周波用途の半導体装置では信号速度の高速化に対応できるようになる。
【０１０５】
（第４の実施の形態）
図１１〜図１３は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図である。第４実施形態が第１〜第３実施形態と異なる点は、半導体チップをフェイスアップで実装することにある。第４実施形態では、第１実施形態と同様な工程においてはその詳細な説明を省略する。
【０１０６】
第４実施形態の電子部品実装構造の製造方法は、図１１（ａ）に示すように、まず、第１実施形態の図１（ａ）と同様な配線基板２を用意する。その後、第１実施形態と同様な方法により、実装領域Ａに開口部３９を有する第１絶縁膜３６ａを配線基板２上に形成する。
【０１０７】
本実施形態では、半導体チップが実装領域Ａ（開口部３９）にフェイスアップで実装される。このため、第１〜第３実施形態と違って、第２配線パターン３２ａの実装領域Ａの部分にＡｕ膜を形成する必要はない。これに加えて、第１絶縁膜３６ａの開口部３９に露出する配線基板２の実装領域Ａは、図１１（ａ）示すような第２配線パターン３２ａの部分であってもよいし、又は、第１層間絶縁膜３４の部分もしくは第２配線パターン３２ａと第１層間絶縁膜３４とが共存する部分であってもよい。
【０１０８】
次いで、図１１（ｂ）に示すような半導体チップ２０ｃ（電子部品）を用意する。この半導体チップ２０ｃでは、その素子形成面側に接続パッド２３（接続端子）が設けられており、それ以外の部分がパシベーション膜２５で被覆されている。続いて、第１絶縁膜３６ａの開口部３９に露出する第２配線パターン３２ａ上に、半導体チップ２０ｃをその接続パッド２３が上側になるようにして（フェイスアップ）接着層４６を介して固着する。
【０１０９】
このとき、半導体チップ２０ｃの素子形成面と第１絶縁膜３６ａの上面とは略同一の高さになって半導体チップ２０ｃの厚みによる段差が解消される。
【０１１０】
次いで、図１１（ｃ）に示すように、半導体チップ２０ｃ及び第１絶縁膜３６ａ上に第２絶縁膜３６ｂを形成する。第２絶縁膜３６ｂは、第１実施形態と同様な材料及び方法により形成される。
【０１１１】
第２絶縁膜３６ｂは半導体チップ２０ｃの厚みによる段差の影響を受けずにその上面が平坦化された状態で形成される。このとき、半導体チップ２０ｃ側面と第１絶縁膜３６ａの開口部３９の側面との隙間は第２絶縁膜３６ｂにより埋め込まれて平坦化される。
【０１１２】
このようにして、第１絶縁膜３６ａ及び第２絶縁膜３６ｂにより構成される第２層間絶縁膜３６が得られ、半導体チップ２０ｃが平坦な第２層間絶縁膜３６の中に埋設され、かつフェイスアップで実装された構造が形成される。
【０１１３】
次いで、図１２（ａ）に示すように、半導体チップ２０ｃの接続パッド２３上の第２層間絶縁膜３６の所定部をレーザ又はＲＩＥでエッチングすることにより、接続パッド２３に到達する深さの第２ビアホール３６ｘを形成する。このとき、第２配線パターン３２ａ上の第２層間絶縁膜３６の所定部が同時にエッチングされて、第２配線パターン３２ａに到達する深さの第２ビアホール３６ｘが同時に形成される。
【０１１４】
続いて、図１２（ｂ）に示すように、第１実施形態で説明したセミアディティブ法などにより、第２ビアホール３６ｘを介して半導体チップ２０ｃの接続パッド２３及び第２配線パターン３２ａにそれぞれ接続される第３配線パターン３２ｂ（上側配線パターン）を第２層間絶縁膜３６上に形成する。
【０１１５】
なお、半導体チップ２０ｃを第１絶縁膜３６ａの開口部３９にフェイスアップで実装する工程（図１１（ｂ））から第３配線パターン３２ｂを形成する工程（図１２（ｂ））までを所定回数繰り返すようにしてもよい。この場合、複数の半導体チップ２０ｃが層間絶縁膜にフェイスアップでそれぞれ埋設されると共に、ビアホールを介して相互接続された実装構造が何ら不具合が発生することなく容易に得られる。
【０１１６】
続いて、図１２（ｃ）に示すように、第１実施形態と同様に、第３配線パターン３２ｂの各接続部Ｂを一括で露出させる開口部３８ａを有するソルダレジスト膜３８を形成する。続いて、ソルダレジスト膜３８の開口部３８ａに露出する第３配線パターン３２ｂ上にＮｉ膜４０及びＡｕ膜４２を順次形成する。
【０１１７】
次いで、図１３に示すように、バンプ２１を備えた上側半導体チップ２０ｘ（上側電子部品）を用意し、上側半導体チップ２０ｘのバンプ２１を第３配線パターン３２ｂの接続部ＢのＡｕ膜４２にフリップチップ接合する。その後に、第１実施形態と同様に、上側半導体チップ２０ｘの下面側の隙間にアンダーフィル樹脂３５を充填する。
【０１１８】
以上により、第４実施形態の半導体装置１ｄ（電子部品実装構造）が完成する。
【０１１９】
第４実施形態の半導体装置１ｄでは、実装領域Ａに開口部３９を備えた第１絶縁膜３６ａが配線基板２上に形成されている。そして、第１絶縁膜３６ａの開口部３９内に半導体チップ２０ｃがその接続パッド２３が上側になった状態で（フェイスアップ）実装されている。これにより、半導体チップ２０ｃの厚みによる段差が第１絶縁膜３６ａにより解消されている。
【０１２０】
さらに、半導体チップ２０ｃを被覆する第２絶縁膜３６ｂがその上面が平坦化されて形成されていて、第１絶縁膜３６ａ及び第２絶縁膜３６ｂにより第２層間絶縁膜３６が構成されている。このようにして、半導体チップ２０ｃは平坦な第２層間絶縁膜３６に埋設された状態でフェイスアップで実装されている。
【０１２１】
また、半導体チップ２０ｃの接続パッド２３及び第２配線パターン３２ａ上の第２層間絶縁膜３６には第２ビアホール３６ｘがそれぞれ形成されている。また、第２ビアホール３６ｘを介して接続パッド２３及び第２配線パターン３２ａにそれぞれ接続される第３配線パターン３２ｂが第２層間絶縁膜３６上に形成されている。さらに、第３配線パターン３２ｂの接続部Ｂには上側半導体チップ２０ｘのバンプ２１がフリップチップ接合されている。
【０１２２】
次に、第４実施形態の変形例の電子部品実装構造を説明する。図１４は本発明の第４実施形態の変形例の電子部品実装構造を示す断面図である。図１４に示すように、第４実施形態の変形例の半導体装置１ｅでは、半導体チップ２０ｃ上に第２絶縁膜３６ｂが形成されていない。この形態の場合、半導体チップ２０ｃのパシベーション膜２５として、接続パッド２３上に開口部２５ａを有する絶縁耐性の信頼性が高い絶縁膜が使用される。
【０１２３】
そのようなパシーベージョン膜２５としては、材料や膜厚は特に限定されないが、例えば、膜厚が０．５μｍ程度のシリコン窒化膜と膜厚が３μｍ程度以上のポリイミド樹脂膜とにより構成される。また、半導体チップ２０ｃの上に接続パッド２３を露出させる開口部を有する樹脂フィルムを貼着することによりパシベーション膜２５としてもよい。
【０１２４】
続いて、半導体チップ２０ｃの側面と第１絶縁膜３６ａの開口部３９の側面との隙間にアンダーフィル樹脂３６ｃを充填することにより完全に平坦化する。次いで、第２配線パターン３２ａ上の第１絶縁膜３６ａをエッチングすることにより第２ビアホール３６ｘを形成する。
【０１２５】
その後に、第２ビアホール３６ｘを介して第２配線パターン３２ａに接続されると共に、パシベーション膜２５の開口部２５ａを介して接続パッド２３に接続される第３配線パターン３２ｂを第１絶縁膜３６ａ及びパシベーション膜２５上に形成する。以上のような変形例を採用することにより、半導体チップ２０ｃを被覆する第２絶縁膜３６ｂを省略することができる。その他の構成は、図１３と同一であるのでその説明を省略する。
【０１２６】
第４実施形態では、半導体チップ２０ｃが第１絶縁膜３６ａの開口部３９にフェイスアップで実装されるようにしたので、第１〜第３実施形態のようなフェイスダウンでフリップチップ実装する場合と同様に、半導体チップ２０ｃの厚みによる段差が第１絶縁膜３６ａによって容易に解消される。従って、第４実施形態は第１実施形態と同様な効果を奏する。
【０１２７】
【発明の効果】
以上説明したように、本発明では、実装領域に開口部を備えた絶縁膜が配線パターンを備えた配線基板上に形成され、電子部品が絶縁膜の開口部内の実装領域に実装されている。このように、電子部品を取り囲むようにして絶縁膜が形成されているので、電子部品の厚みに起因する段差が絶縁膜によって容易に解消される。これにより、電子部品の上方に絶縁膜を介して形成される上側配線パターンが精度よく安定して形成されるようになるので、絶縁膜に埋設された電子部品が多層化されて相互接続された実装構造が容易に製造される。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図(その１)である。
【図２】図２は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図３】図３は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図４】図４は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その４）である。
【図５】図５は本発明の第１実施形態の電子部品実装構造の製造方法を示す断面図（その５）である。
【図６】図６は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図９】図９は本発明の第３実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図１０】図１０は本発明の第３実施形態の変形例の電子部品実装構造を示す断面図である。
【図１１】図１１は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図（その１）である。
【図１２】図１２は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図（その２）である。
【図１３】図１３は本発明の第４実施形態の電子部品実装構造の製造方法を示す断面図（その３）である。
【図１４】図１４は本発明の第４実施形態の変形例の電子部品実装構造を示す断面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｅ…半導体装置（電子部品実装構造）、２…配線基板、２０，２０ａ，２０ｂ，２０ｃ…半導体チップ（電子部品）、２０ｘ…上側半導体チップ（上側電子部品）、２１…バンプ（接続端子）、２３…接続パッド（接続端子）、２５…パシベーション膜、３０…ベース基板、３０ａ…スルーホール、３０ｂ…スルーホールめっき層、３０ｃ…樹脂体、３２…第１配線パターン、３２ａ…第２配線パターン、３２ｘ…シードＣｕ膜、３２ｙ…Ｃｕ膜パターン、３２ｂ…第３配線パターン（上側配線パターン）、３３…レジスト膜、２５ａ，３３ａ，３８ａ，３９…開口部、３４…第１層間絶縁膜、３４ｘ…第１ビアホール、３６…第２層間絶縁膜、３６ａ…第１絶縁膜、３６ｂ…第２絶縁膜、３５，３６ｃ…アンダーフィル樹脂（充填絶縁膜）、３６ｘ…第２ビアホール、３８…ソルダレジスト膜、４０…Ｎｉ膜、３７，４２…Ａｕ膜、４４…保護膜、４６…接着層。

Claims (20)

  1. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた第１絶縁膜と、
    前記第１絶縁膜の開口部に露出する前記配線パターンに、接続端子がフリップチップ実装された前記電子部品と、
    前記電子部品を被覆する第２絶縁膜と、
    前記配線パターン上の前記第１及び第２絶縁膜の所定部に形成されたビアホールと、
    前記第２絶縁膜の上に形成され、前記ビアホールを介して前記配線パターンに接続された上側配線パターンとを有し、
    前記第１絶縁膜の上面が前記電子部品の上面と同等な高さに設定されており、これによって、前記電子部品の段差が解消されていることを特徴とする電子部品実装構造。
  2. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた絶縁膜と、
    前記絶縁膜の開口部に露出する前記配線パターンに、素子形成面に接続端子を備え、かつ背面に保護膜を備えた前記電子部品の該接続端子がフリップチップ実装された前記電子部品と、
    前記配線パターン上の前記絶縁膜の所定部に形成されたビアホールと、
    前記絶縁膜及び保護膜上に形成され、前記ビアホールを介して前記配線パターンに接続された上側配線パターンとを有することを特徴とする電子部品実装構造。
  3. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた絶縁膜と、
    前記絶縁膜の開口部に露出する前記配線パターンに、素子形成面に接続端子を備え、かつ背面に保護膜を備えた前記電子部品の該接続端子がフリップチップ実装された前記電子部品と、
    前記接続端子上の前記電子部品及び保護膜の所定部を貫通するビアホールと、
    前記絶縁膜及び保護膜上に形成され、前記電子部品のビアホールを介して前記接続端子に接続された上側配線パターンとを有することを特徴とする電子部品実装構造。
  4. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた第１絶縁膜と、
    前記第１絶縁膜の開口部に露出する前記配線パターンに、接続端子がフリップチップ実装された前記電子部品と、
    前記電子部品を被覆する第２絶縁膜と
    前記接続端子上の前記電子部品及び第２絶縁膜の所定部を貫通するビアホールと、
    前記第２絶縁膜上に形成され、前記電子部品のビアホールを介して前記接続端子に接続された上側配線パターンとを有することを特徴とする電子部品実装構造。
  5. 前記電子部品の接続端子は金からなり、かつ前記絶縁膜の開口部の前記配線パターンの表面には金膜が形成されており、前記電子部品の接続端子と前記配線パターンとが金と金との接合によりフリップチップ実装されていることを特徴とする請求項１乃至４のいずれか一項に記載の電子部品実装構造。
  6. 前記電子部品が前記絶縁膜の開口部にフリップチップ実装された構造は、前記電子部品と前記配線基板及び前記開口部の側面との隙間のうちの少なくとも前記電子部品と前記配線基板との隙間に充填絶縁膜が形成されている構造を含むことを特徴とする請求項１乃至５のいずれか一項に記載の電子部品実装構造。
  7. 配線パターンを備えた配線基板と、
    前記配線基板の上に形成され、電子部品が実装される実装領域に開口部を備えた第１絶縁膜と、
    前記第１絶縁膜の開口部の前記実装領域に、接続端子が上向きになって実装された前記電子部品と、
    前記電子部品を被覆する第２絶縁膜と、
    前記接続端子及び前記配線パターン上の前記絶縁膜の所定部にそれぞれ形成されたビアホールと、
    前記第２絶縁膜上に形成され、前記ビアホールを介して前記接続端子及び前記配線パターンにそれぞれ接続された上側配線パターンとを有し、
    前記第１絶縁膜の上面は、前記電子部品の上面と同等な高さに設定されており、これによって、前記電子部品の段差が解消されていることを特徴とする電子部品実装構造。
  8. 前記電子部品の上面と前記開口部を備えた絶縁膜の上面とは、略同一の高さに調整されていることを特徴とする請求項２乃至４のいずれか一項に記載の電子部品実装構造。
  9. 前記上側配線パターンに接続端子がフリップチップ実装された上側電子部品をさらに有することを特徴とする請求項１乃至７のいずれか一項に記載の電子部品実装構造。
  10. 前記上側電子部品が実装される実装領域を一括して開口する開口部を備えたソルダレジスト膜が、前記絶縁膜及び前記上側配線パターン上に形成されており、かつ前記上側電子部品の下面側の隙間に充填絶縁膜が形成されていることを特徴とする請求項９に記載の電子部品実装構造。
  11. 前記電子部品は、厚みが１５０μｍ以下の半導体チップであって、前記絶縁膜は、樹脂からなることを特徴とする請求項１乃至１０のいずれか一項に記載の電子部品実装構造。
  12. 配線パターンを備えた配線基板を用意する工程と、
    前記配線基板上の電子部品が実装される実装領域に開口部を備えた第１絶縁膜を形成する工程と、
    前記第１絶縁膜の開口部に露出する前記配線パターンに、前記電子部品の接続端子をフリップチップ実装する工程と、
    前記電子部品を被覆する第２絶縁膜を形成する工程と、
    前記配線パターン上の前記第１及び第２絶縁膜の所定部に前記配線パターンに到達する深さのビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続される上側配線パターンを前記第２絶縁膜の上に形成する工程とを有し、
    前記第１絶縁膜の上面が前記電子部品の上面と同等な高さに設定され、これによって、前記電子部品の段差が解消されることを特徴とする電子部品実装構造の製造方法。
  13. 配線パターンを備えた配線基板を用意する工程と、
    前記配線基板上の電子部品が実装される実装領域に開口部を備えた絶縁膜を形成する工程と、
    前記絶縁膜の開口部に露出する前記配線パターンに、素子形成面に接続端子を備え、かつ背面に保護膜を備えた前記電子部品の該接続端子をフリップチップ実装する工程と、
    前記配線パターン上の前記絶縁膜の所定部に前記配線パターンに到達する深さのビアホールを形成する工程と、
    前記ビアホールを介して前記配線パターンに接続される上側配線パターンを前記絶縁膜及び保護膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  14. 配線パターンを備えた配線基板を用意する工程と、
    前記配線基板上の電子部品が実装される実装領域に開口部を備えた絶縁膜を形成する工程と、
    前記絶縁膜の開口部に露出する前記配線パターンに、素子形成面に接続端子を備え、かつ背面に保護膜を備えた前記電子部品の該接続端子をフリップチップ実装する工程と、
    前記接続端子上の前記電子部品及び前記保護膜の所定部をエッチングすることにより、前記接続端子に到達する深さのビアホールを形成する工程と、
    前記ビアホールを介して前記接続端子に接続される上側配線パターンを前記絶縁膜及び保護膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  15. 配線パターンを備えた配線基板を用意する工程と、
    前記配線基板上の電子部品が実装される実装領域に開口部を備えた第１絶縁膜を形成する工程と、
    前記第１絶縁膜の開口部に露出する前記配線パターンに、前記電子部品の接続端子をフリップチップ実装する工程と、
    前記電子部品を被覆する第２絶縁膜を形成する工程と、
    前記接続端子上の前記電子部品及び前記第２絶縁膜の所定部をエッチングすることにより、接続端子に到達する深さのビアホールを形成する工程と、
    前記ビアホールを介して前記接続端子に接続される上側配線パターンを前記第２絶縁膜上に形成する工程とを有することを特徴とする電子部品実装構造の製造方法。
  16. 前記開口部を備えた絶縁膜を形成する工程の後であって、前記電子部品をフリップチップ実装する工程の前に、
    前記絶縁膜をマスクにして、前記絶縁膜の開口部に露出する前記配線パターン上に無電解めっきにより金膜を選択的に形成する工程をさらに有し、
    前記電子部品をフリップチップ実装する工程において、前記配線パターンの金膜に前記電子部品の金からなる接続端子をフリップチップ実装することを特徴とする請求項１２乃至１５のいずれか一項に記載の電子部品実装構造の製造方法。
  17. 前記電子部品をフリップチップ実装する工程は、前記電子部品と前記配線基板との間に充填絶縁膜を形成することを含むことを特徴とする請求項１２乃至１６のいずれか一項に記載の電子部品実装構造の製造方法。
  18. 電子部品が実装される配線基板を用意する工程と、
    前記配線基板上の電子部品が実装される実装領域に開口部を備えた第１絶縁膜を形成する工程と、
    前記配線基板上の前記第１絶縁膜の開口部に、前記電子部品の接続端子を上側にして前記電子部品を実装する工程と、
    前記電子部品を被覆する第２絶縁膜を形成する工程と、
    前記接続端子及び前記配線パターン上の絶縁膜の所定部にビアホールをそれぞれ形成する工程と、
    前記ビアホールを介して前記接続端子及び配線パターンにそれぞれ接続される上側配線パターンを第２絶縁膜上に形成する工程とを有し、
    前記第１絶縁膜の上面が前記電子部品の上面と同等な高さに設定され、これによって、前記電子部品の段差が解消されることを特徴とする電子部品実装構造の製造方法。
  19. 前記電子部品の上面と前記開口部を備えた絶縁膜の上面とが略同一の高さになるように設定されることを特徴とする請求項１３乃至１５のいずれか一項に記載の電子部品実装構造の製造方法。
  20. 前記電子部品は、厚みが１５０μｍ以下の半導体チップであって、前記絶縁膜は樹脂膜であることを特徴とする請求項１２乃至１９のいずれか一項に記載の電子部品実装構造の製造方法。
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KR1020040005988A KR101041011B1 (ko) 2003-02-13 2004-01-30 전자 부품 실장 구조 및 그 제조 방법
US10/771,506 US7057290B2 (en) 2003-02-13 2004-02-05 Electronic parts packaging structure and method of manufacturing the same
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US11/362,189 US7545049B2 (en) 2003-02-13 2006-02-27 Electronic parts packaging structure
US11/524,933 US7691673B2 (en) 2003-02-13 2006-09-22 Electronic parts packaging structure and method of manufacturing the same
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US20050056458A1 (en) * 2003-07-02 2005-03-17 Tsuyoshi Sugiura Mounting pad, package, device, and method of fabricating the device
US20050270748A1 (en) * 2003-12-16 2005-12-08 Phoenix Precision Technology Corporation Substrate structure integrated with passive components
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
US7179738B2 (en) * 2004-06-17 2007-02-20 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
JP4369348B2 (ja) 2004-11-08 2009-11-18 新光電気工業株式会社 基板及びその製造方法
KR100632257B1 (ko) * 2004-11-09 2006-10-11 삼성전자주식회사 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조
US7411303B2 (en) * 2004-11-09 2008-08-12 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
JP4800606B2 (ja) 2004-11-19 2011-10-26 Ｏｋｉセミコンダクタ株式会社 素子内蔵基板の製造方法
TWI253714B (en) * 2004-12-21 2006-04-21 Phoenix Prec Technology Corp Method for fabricating a multi-layer circuit board with fine pitch
JP4507101B2 (ja) 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
US20080024998A1 (en) * 2005-07-20 2008-01-31 Shih-Ping Hsu Substrate structure integrated with passive components
US20080023821A1 (en) * 2005-07-20 2008-01-31 Shih-Ping Hsu Substrate structure integrated with passive components
JP2007059767A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd アンダーフィル材を用いて電子部品を搭載した基板及びその製造方法
TWI297941B (en) * 2005-10-13 2008-06-11 Phoenix Prec Technology Corp Semiconductor device with electroless plating metal connecting layer and method for fabricating the same
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US20070126085A1 (en) * 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP4668782B2 (ja) * 2005-12-16 2011-04-13 新光電気工業株式会社 実装基板の製造方法
US7592202B2 (en) * 2006-03-31 2009-09-22 Intel Corporation Embedding device in substrate cavity
JP2008010552A (ja) * 2006-06-28 2008-01-17 Nec Electronics Corp パワーアンプモジュール
TWI304719B (en) * 2006-10-25 2008-12-21 Phoenix Prec Technology Corp Circuit board structure having embedded compacitor and fabrication method thereof
JP5042591B2 (ja) * 2006-10-27 2012-10-03 新光電気工業株式会社 半導体パッケージおよび積層型半導体パッケージ
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
DE102007022959B4 (de) * 2007-05-16 2012-04-19 Infineon Technologies Ag Verfahren zur Herstellung von Halbleitervorrichtungen
TWI348213B (en) * 2007-08-15 2011-09-01 Packaging substrate structure with capacitor embedded therein and method for fabricating the same
KR100876899B1 (ko) * 2007-10-10 2009-01-07 주식회사 하이닉스반도체 반도체 패키지
JP5353153B2 (ja) * 2007-11-09 2013-11-27 パナソニック株式会社 実装構造体
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
US7851928B2 (en) * 2008-06-10 2010-12-14 Texas Instruments Incorporated Semiconductor device having substrate with differentially plated copper and selective solder
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
US8247253B2 (en) 2009-08-11 2012-08-21 Pixart Imaging Inc. MEMS package structure and method for fabricating the same
TWI396242B (zh) 2009-08-11 2013-05-11 Pixart Imaging Inc 微電子裝置、微電子裝置的製造方法、微機電封裝結構及其封裝方法
CN102001613B (zh) * 2009-09-02 2014-10-22 原相科技股份有限公司 微电子装置及制造方法、微机电封装结构及封装方法
JP5428667B2 (ja) * 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8446017B2 (en) * 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
JP5136632B2 (ja) * 2010-01-08 2013-02-06 大日本印刷株式会社 電子部品
US20110215450A1 (en) * 2010-03-05 2011-09-08 Chi Heejo Integrated circuit packaging system with encapsulation and method of manufacture thereof
JP5681374B2 (ja) * 2010-04-19 2015-03-04 日東電工株式会社 ダイシングテープ一体型半導体裏面用フィルム
CN102275862B (zh) * 2010-06-11 2014-10-01 原相科技股份有限公司 微机电封装结构及其制造方法
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
US9391046B2 (en) * 2011-05-20 2016-07-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming 3D semiconductor package with semiconductor die stacked over semiconductor wafer
JP6452270B2 (ja) * 2012-04-19 2019-01-16 キヤノン株式会社 プリント回路板および電子機器
US9426914B2 (en) * 2012-05-17 2016-08-23 Intel Corporation Film insert molding for device manufacture
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
JP5870198B2 (ja) * 2012-09-14 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102042033B1 (ko) * 2012-10-30 2019-11-08 엘지이노텍 주식회사 칩 실장형 인쇄회로기판 및 그 제조방법
JP5682678B2 (ja) * 2013-08-28 2015-03-11 日立化成株式会社 半導体チップ搭載用基板及びその製造方法
TWI567886B (zh) * 2014-05-28 2017-01-21 南茂科技股份有限公司 晶片封裝結構以及晶片封裝結構的製作方法
CN105789161B (zh) * 2014-12-22 2019-07-12 恒劲科技股份有限公司 封装结构及其制法
US20160240457A1 (en) * 2015-02-18 2016-08-18 Altera Corporation Integrated circuit packages with dual-sided stacking structure
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2017050315A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2017050313A (ja) * 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR20170091436A (ko) * 2016-02-01 2017-08-09 삼성전자주식회사 영상 표시 장치 및 그 동작방법
JP2017156700A (ja) * 2016-03-04 2017-09-07 株式会社ジャパンディスプレイ 表示装置
DE102018111389A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und Herstellungsverfahren
CN110545635B (zh) * 2018-05-29 2021-09-14 鹏鼎控股(深圳)股份有限公司 多层电路板的制作方法
KR102163059B1 (ko) 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
JP7496251B2 (ja) 2020-06-19 2024-06-06 イビデン株式会社 部品内蔵配線基板及び部品内蔵配線基板の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367765A (en) * 1990-08-31 1994-11-29 Nec Corporation Method of fabricating integrated circuit chip package
JPH04315458A (ja) * 1991-04-15 1992-11-06 Sony Corp 多層配線基板およびその製造方法
JPH07123184B2 (ja) * 1991-12-17 1995-12-25 日本無線株式会社 高密度実装回路基板の製造方法
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
DE69322630T2 (de) * 1993-07-22 1999-07-08 Raytheon Co., El Segundo, Calif. Integriertes Schaltungsbauelement hoher Dichte
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
KR100253363B1 (ko) * 1997-12-02 2000-04-15 김영환 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법
JP2000332369A (ja) 1999-05-25 2000-11-30 Mitsui Mining & Smelting Co Ltd プリント回路板及びその製造方法
JP3792445B2 (ja) * 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3670917B2 (ja) 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
JP3494940B2 (ja) * 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
EP1259103B1 (en) 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
KR100668939B1 (ko) 2000-08-21 2007-01-12 앰코 테크놀로지 코리아 주식회사 보드 레벨 반도체 장치 및 그 제조 방법
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
FR2819100B1 (fr) * 2000-12-28 2003-08-08 Thomson Csf Procede d'empilage de circuits integres
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP4243922B2 (ja) 2001-06-26 2009-03-25 イビデン株式会社 多層プリント配線板
US20030197285A1 (en) * 2002-04-23 2003-10-23 Kulicke & Soffa Investments, Inc. High density substrate for the packaging of integrated circuits
KR100585677B1 (ko) 2004-07-02 2006-06-07 엘지전자 주식회사 ＬｎＣＰ 라이브러리에서의 메시지 처리 방법
US20090007996A1 (en) * 2005-05-12 2009-01-08 Battelle Memorial Institute Method for Vibrating a Substrate During Material Formation

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