KR20040073301A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

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고야마도시노리
고바야시가즈타카
히가시미츠토시
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신꼬오덴기 고교 가부시키가이샤
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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Abstract

본 발명은 전자 부품이 배선 기판 위의 절연막에 매설된 구조를 갖는 전자 부품 실장 구조에 있어서, 전자 부품의 두께에 기인하는 단차가 용이하게 해소되어 평탄화되는 전자 부품 실장 구조를 제공하는 것을 과제로 한다.
배선 패턴(32a)을 구비한 배선 기판(2)과, 배선 기판(2) 위에 형성되고, 전자 부품(20)이 실장되는 실장 영역에 개구부(39)를 구비한 제 1 절연막(36a)과, 제 1 절연막(36a)의 개구부(39)로 노출되는 배선 패턴(32a)에 접속 단자(21)가 플립칩 실장된 전자 부품(20)과, 전자 부품(20)을 피복하는 제 2 절연막(36b)과, 배선 패턴(32a) 위의 제 1 및 제 2 절연막(36a, 36b)의 소정부에 형성된 비어 홀(36x)과, 제 2 절연막(36b) 위에 형성되고, 비어 홀(36x)을 통하여 배선 패턴(32a)에 접속된 상측 배선 패턴(32b)을 포함한다.

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관한 것이며, 보다 상세하게는, 반도체 칩 등이 절연막에 매설(埋設)된 상태에서 배선 기판 위에 실장된 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 핵심 기술인 LSI 기술은 데이터 전송의 고속화 및 대용량화를 향하여 착실하게 개발이 추진되고 있다. 이것에 따라, LSI와 전자 기기의 인터페이스(interface)로 되는 실장 기술의 고밀도화가 진행되고 있다.
보다 고밀도화의 요구 때문에, 배선 기판 위에 복수의 반도체 칩을 3차원적으로 적층하여 실장한 반도체 장치가 개발되고 있다. 그 일례로서, 일본국 특개2001-177045호 공보 및 일본국 특개2000-323645호 공보에는, 배선 기판 위에 복수의 반도체 칩이 절연층에 매설된 상태에서 3차원적으로 실장되고, 절연층을 통하여 다층으로 형성된 배선 패턴 등에 의해 복수의 반도체 칩이 상호 접속된 구조를 갖는 반도체 장치가 기재되어 있다.
그러나, 상기한 일본국 특개2001-177045호 공보 및 일본국 특개2000-323645호 공보에서는, 실장된 반도체 칩 위에 층간절연막을 형성할 때에, 층간절연막이 반도체 칩의 두께에 기인하여 단차(段差)가 생긴 상태로 형성되는 것에 관해서는 전혀 고려되어 있지 않다.
즉, 반도체 칩 위의 층간절연막에 단차가 생기면, 그 위에 배선 패턴을 형성할 때의 포토리소그래피에서 디포커스(defocus)가 발생하기 쉬워지기 때문에, 원하는 배선 패턴을 양호한 정밀도로 형성하는 것이 곤란해진다.
또한, 층간절연막 위에 형성되는 배선 패턴에도 단차가 생기기 때문에, 이 배선 패턴에 반도체 칩을 플립칩(flip-chip) 접합할 때에 접합의 신뢰성이 저하될 우려가 있다.
본 발명은 이상의 과제를 감안하여 창작된 것으로서, 전자 부품이 배선 기판 위의 절연막에 매설된 구조를 갖는 전자 부품 실장 구조에 있어서, 전자 부품의 두께에 기인하는 단차가 용이하게 해소되어 평탄화되는 전자 부품 실장 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예의 전자 부품 실장(實裝) 구조의 제조 방법을 나타내는 제 1 단면도.
도 2는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 3은 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 4는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 4 단면도.
도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 5 단면도.
도 6은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 7은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 8은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 9는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 10은 본 발명의 제 3 실시예의 변형예의 전자 부품 실장 구조를 나타내는 단면도.
도 11은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 12는 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 13은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 14는 본 발명의 제 4 실시예의 변형예의 전자 부품 실장 구조를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1, 1a, 1b, 1c, 1e : 반도체 장치(전자 부품 실장(實裝) 구조)
2 : 배선 기판
20, 20a, 20b, 20c : 반도체 칩(전자 부품)
20x : 상측(上側) 반도체 칩(상측 전자 부품)
21 : 범프(bump)(접속 단자)
23 : 접속 패드(접속 단자)
25 : 패시베이션막(passivation膜)
30 : 베이스(base) 기판
30a : 관통 구멍(through hole)
30b : 관통 구멍 도금층
30c : 수지체(樹脂體)
32 : 제 1 배선 패턴
32a : 제 2 배선 패턴
32x : 시드(seed) Cu막
32y : Cu막 패턴
32b : 제 3 배선 패턴(상측 배선 패턴)
33 : 레지스트막
25a, 33a, 38a, 39 : 개구부
34 : 제 1 층간절연막
34x : 제 1 비어 홀(via hole)
36 : 제 2 층간절연막
36a : 제 1 절연막
36b : 제 2 절연막
35, 36c : 언더필(underfill) 수지(충전 절연막)
36x : 제 2 비어 홀
38 : 솔더(solder) 레지스트막
40 : Ni 막
37, 42 : Au 막
44 : 보호막
46 : 접착층
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관한 것으로서, 배선 패턴을 구비한 배선 기판과, 상기 배선 기판 위에 형성되고, 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막과, 상기 제 1 절연막의 개구부의 상기 배선 패턴에 접속 단자가 플립칩 실장된 상기 전자 부품과, 상기 전자 부품을 피복(被覆)하는 제 2 절연막과, 상기 배선 패턴 위의 상기 제 1 및 제 2 절연막의 소정부에 형성된 비어 홀과, 상기 제 2 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 배선 패턴에 접속된 상측 배선 패턴을 갖는 것을 특징으로 한다.
본 발명에서는 실장 영역에 개구부를 구비한 제 1 수지막이 배선 기판 위에 형성되어 있어, 전자 부품(박형화된 반도체 칩 등)의 접속 단자가 이 개구부 내의 배선 패턴에 플립칩 실장되어 있다. 또한, 전자 부품을 피복하는 제 2 절연막이 형성되고, 배선 패턴 위의 제 1 및 제 2 절연막에 비어 홀이 형성되어 있다. 또한, 이 비어 홀을 통하여 배선 패턴에 접속되는 상측 배선 패턴이 제 2 절연막 위에 형성되어 있다.
이와 같이, 본 발명에서는 제 1 절연막이 전자 부품을 둘러싸도록 하여 형성되어 있기 때문에, 전자 부품의 두께에 기인하는 단차가 제 1 절연막에 의해 해소된 구조로 되어 있다. 이것에 의해, 전자 부품을 피복하는 제 2 절연막은 전자 부품 두께의 영향을 받지 않아, 그 상면이 평탄한 상태로 형성된다.
따라서, 상측 배선 패턴이 형성될 때의 포토리소그래피에서 디포커스가 발생하지 않게 되기 때문에, 상측 배선 패턴은 양호한 정밀도로 안정되게 형성된다.
이렇게 하여, 전자 부품이 평탄한 절연막에 매설된 상태에서, 배선 패턴에 플립칩 실장되는 동시에, 복수의 전자 부품을 3차원적으로 다층화하기 위한 상측 배선 패턴이 제 2 절연막 위에 전혀 결점이 발생하지 않고 형성된다. 더 나아가서는, 상측 배선 패턴에 상측 전자 부품이 플립칩 실장될 경우, 상측 배선 패턴의 접속부는 대략 동일한 높이에 배치되기 때문에, 상측 전자 부품이 신뢰성 있게 접합된다.
상기한 발명의 변형으로서, 전자 부품의 배면(背面)에 보호막을 설치하여 둠으로써 제 2 절연막을 생략할 수도 있다. 이 경우, 상측 배선 패턴은 제 1 절연막 및 보호막 위에 형성된다. 또는, 배선 패턴 위의 절연막에 비어 홀을 형성하는 것이 아니라, 접속 단자 위의 전자 부품의 소정부에 그것을 관통하는 비어 홀을 형성하고, 전자 부품의 비어 홀을 통하여 상측 배선 패턴이 접속 단자에 접속된 구조로 할 수도 있다.
상기한 발명의 적합한 일 형태에서는, 상기 전자 부품의 접속 단자는 금으로 이루어지고, 또한, 상기 절연막의 개구부의 상기 배선 패턴 표면에는 금막이 형성되어 있어, 상기 전자 부품의 접속 단자와 상기 배선 패턴이 금과 금의 접합에 의해 플립칩 실장되어 있도록 할 수도 있다.
이 경우, 전자 부품의 두께에 의한 단차를 해소하는 제 1 절연막은, 제 1 수지막의 개구부(실장 영역) 내의 배선 패턴(구리 배선 등)에 금막을 선택적으로 형성하기 위한 마스크층으로서 겸용(兼用)된다. 이렇게 함으로써, 금으로 이루어지는 접속 단자를 구비한 전자 부품이 접합의 신뢰성이 높은 금-금 접합에 의해 배선 패턴에 용이하게 플립칩 실장된다.
또한, 상기한 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관한 것으로서, 배선 패턴을 구비한 배선 기판과, 상기 배선 기판 위에 형성되고, 상기 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막과, 상기 제 1 절연막의 개구부의 상기 실장 영역에 접속 단자가 상향으로 되어 실장된 상기 전자부품과, 상기 전자 부품을 피복하는 제 2 절연막과, 상기 접속 단자 및 상기 배선 패턴 위의 상기 제 2 절연막의 소정부에 각각 형성된 비어 홀과, 상기 제 2 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 접속 단자 및 상기 배선 패턴에 각각 접속된 상측 배선 패턴을 갖는 것을 특징으로 한다.
본 발명에서는 실장 영역에 개구부를 구비한 제 1 절연막이 배선 기판 위에 형성되고, 이 개구부 내에 접속 단자가 상향으로 된 상태에서 전자 부품이 실장되어 있다.
이렇게 하여 전자 부품을 실장할 경우도, 상기한 발명과 동일하게, 전자 부품의 두께에 의한 단차가 제 1 절연막에 의해 용이하게 해소된다. 그리고, 전자 부품을 피복하는 제 2 절연막이 평탄한 상태로 형성된 후에, 접속 단자 및 상기 배선 패턴 위의 제 2 절연막의 소정부에 각각 비어 홀이 형성된다. 또한, 비어 홀을 통하여 접속 단자 및 배선 패턴에 각각 접속되는 상측 배선 패턴이 제 2 절연막 위에 양호한 정밀도로 안정되게 형성된다.
상기한 발명의 변형으로서는, 소자 형성면에 접속 단자를 노출시키는 개구부를 갖는 패시베이션막을 구비한 전자 부품을 사용함으로써, 전자 부품을 피복하는 제 2 절연막을 생략하도록 할 수도 있다. 이 경우, 상측 배선 패턴은 절연막 및 패시베이션막 위에 형성된다.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
<제 1 실시예>
도 1 내지 도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 1 실시예의 전자 부품 실장 구조의 제조 방법은, 도 1의 (a)에 나타낸 바와 같이, 우선, 빌드업(build-up) 배선 기판을 제조하기 위한 베이스 기판(30)을 준비한다. 이 베이스 기판(30)은 수지 등의 절연성 재료로 구성되어 있다. 베이스 기판(30)에는 관통 구멍(30a)이 형성되어 있어, 이 관통 구멍(30a)에는 그 내면에 베이스 기판(30) 위의 제 1 배선 패턴(32)에 연결되는 관통 구멍 도금층(30b)이 형성되고, 그 구멍은 수지체(30c)로 매립되어 있다.
그 후, 제 1 배선 패턴(32)을 피복하는 수지 등으로 이루어지는 제 1 층간절연막(34)을 형성한다. 이어서, 제 1 배선 패턴(32) 위의 제 1 층간절연막(34)의 소정부를 레이저 또는 RIE(reactive ion etching) 등에 의해 에칭함으로써, 제 1 배선 패턴(32)에 도달하는 깊이의 제 1 비어 홀(34x)을 형성한다.
이어서, 제 1 비어 홀(34x)을 통하여 제 1 배선 패턴(32)에 접속되는 제 2 배선 패턴(32a)을 제 1 층간절연막(34) 위에 형성한다. 제 2 배선 패턴(32a)은 Cu 배선 등으로 이루어지고, 후술하는 제 3 배선 패턴의 형성 방법과 동일한 방법에 의해 형성된다. 이것에 의해, 반도체 칩이 실장되는 배선 기판(2)을 얻을 수 있다.
이어서, 도 1의 (b)에 나타낸 바와 같이, 제 2 배선 패턴(32a) 및 제 1 층간절연막(34) 위 중의 반도체 칩이 플립칩 실장되는 실장 영역(A)에 개구부(39)를 구비한 제 1 절연막(36a)을 형성한다.
제 1 절연막(36a)으로서는, 에폭시계 수지, 폴리이미드계 수지, 노볼락계 수지 또는 아크릴계 수지 등이 사용된다. 제 1 절연막(36a)의 형성 방법으로서는,감광성 수지막을 포토리소그래피에 의해 패터닝하는 방법이 있다. 또는, 필름 형상의 수지막을 적층하여 형성하거나, 또는 수지막을 스핀 코팅 또는 인쇄에 의해 형성하고, 그 후에, 이 수지막을 레이저나 RIE에 의해 에칭함으로써 개구부를 형성하는 방법을 채용할 수도 있다. 또는, 필름 형상의 수지막의 소요부(所要部)를 금형에 의해 펀칭하여 개구부를 형성하고, 이 수지막을 붙이는 방법을 이용할 수도 있다. 더 나아가서는, 스크린 인쇄에 의해 개구부를 갖는 형상으로 수지막을 패터닝할 수도 있다.
그리고, 이러한 수지막을 130∼200 ℃의 온도에서 열처리하여 경화시킴으로써 제 1 절연막(36a)이 얻어진다.
본 실시예의 특징 중의 하나는, 반도체 칩이 절연막에 매설되어 실장된 구조를 형성할 때에, 반도체 칩의 두께에 기인하는 단차를 용이하게 해소함에 있다. 이 때문에, 본 실시예에서는 실장 영역(A)에 개구부(39)를 갖는 제 1 절연막(36a)을 반도체 칩의 두께에 대응하는 막 두께로 형성하여 두고, 그 개구부(39)에 반도체 칩을 실장하도록 한다. 이것에 의해, 반도체 칩의 두께에 기인하는 단차는 제 1 절연막(36a)에 의해 용이하게 해소된다.
따라서, 제 1 절연막(36a)의 막 두께는 각종 반도체 칩의 두께에 따라 적절히 조정된다. 반도체 칩으로서 범프의 높이를 포함시킨 두께가 150 ㎛ 정도 이하(바람직하게는 30∼70 ㎛)로 박형화된 것이 사용될 경우, 제 1 절연막(36a)의 막 두께는 이러한 반도체 칩의 두께와 동등한 막 두께로 설정된다. 또한, 제 1 절연막(36a)의 개구부(39)는 나중에 실장되는 반도체 칩을 둘러싸도록 하여 형성되는 것이 바람직하다.
이어서, 도 1의 (c)에 나타낸 바와 같이, 제 1 절연막(36a)의 개구부(39) 내로 노출되는 제 2 배선 패턴(Cu 배선)(32a) 위에 무전해(無電解) 도금에 의해 막 두께가 0.1∼1 ㎛인 금(金, Au) 막(37)을 선택적으로 형성한다. 이 때, 제 1 절연막(36a)은 경화된 수지막으로 이루어지기 때문에, 무전해 도금의 도금 약액(藥液)에 견딜 수 있다. 또한, 제 2 배선 패턴(Cu 배선)(32a) 위에 배리어막(barrier膜)으로서 니켈(Ni) 막을 무전해 도금에 의해 형성한 후에, Au 막(37)을 형성하도록 할 수도 있다.
이와 같이, 제 1 절연막(36a)은, 후술하는 바와 같이 반도체 칩이 실장될 때에 그 두께에 의한 단차를 해소할 뿐만 아니라, 실장 영역(A)의 제 2 배선 패턴(Cu 배선)(32a)의 접속부(B)에 Au 막(37)을 선택적으로 형성하기 위한 마스크층으로서도 기능한다.
이어서, 도 2의 (a)에 나타낸 바와 같은 Au 범프(21)를 구비한 반도체 칩(20)을 준비한다. 이 반도체 칩(20)은, 소자 형성면측에 트랜지스터 등의 소자와 접속 패드를 구비한 반도체 웨이퍼(도시 생략)의 배면이 연삭(硏削)되어 150 ㎛ 정도(바람직하게는 50 ㎛ 정도) 이하의 두께로 박형화된 후에, 반도체 웨이퍼가 다이싱(dicing)되어 개편화(個片化)된 것이다. 반도체 칩(20)의 Au 범프(21)는 반도체 웨이퍼가 다이싱되기 전 또는 후에 접속 패드 위에 형성된다.
전자 부품의 일례로서 반도체 칩(20)을 들었지만, 콘덴서 부품 등의 각종 전자 부품을 사용할 수 있다. 또한, 반도체 칩(20)의 접속 패드 및 범프(21)가 접속단자의 일례이다.
이어서, 초음파 도구(tool)로 픽업(pick-up)된 반도체 칩(20)을 그 Au 범프(21)가 하측으로 되도록 하여 제 2 배선 패턴(32a)의 접속부(B)의 Au 막(37) 위에 배치하고, 하측으로 가압하면서 수평 방향으로 초음파 진동을 가한다. 이것에 의해, 반도체 칩(20)의 Au 범프(21)와 제 2 배선 패턴(32a)의 Au 막(37)이 접합된다. 이렇게 하여, 반도체 칩(20)이 제 2 배선 패턴(32a)에 초음파 플립칩 실장된다.
이 때, 반도체 칩(20)의 측면과 개구부(39)의 측면 사이에 0.5∼2 ㎜(바람직하게는 1 ㎜ 정도)의 틈이 생기도록, 반도체 칩(20)의 크기에 따라 제 1 절연막(36a)의 개구부(39) 크기가 조정되는 것이 바람직하다.
이것에 의해, 상술한 바와 같이 제 1 절연막(36a)은 실장 영역(A)을 제외한 부분에 반도체 칩(20)의 두께와 대략 동일한 막 두께로 형성되어 있기 때문에, 반도체 칩(20)의 배면과 제 1 절연막(36a)의 상면이 대략 동일한 높이로 되어 반도체 칩(20)의 두께에 의한 단차가 해소된다. 또한, 반도체 칩(20)의 배면과 제 1 절연막(36a)의 상면의 높이가 후(後)공정에서 결점이 발생하지 않을 정도로 상호 어긋나게 형성되도록 할 수도 있다.
또한, 제 1 절연막(36a)을 마스크로 하여 제 2 배선 패턴(32a)의 접합부(B)에 Au 막(37)을 선택적으로 형성하도록 했기 때문에, 저(低)비용으로 제 2 배선 패턴(32a)의 접합부(B)와 반도체 칩(20)의 Au 범프(21)를 Au-Au 접합할 수 있게 된다.
일반적으로, 반도체 칩(20)의 Au 범프(21)를 Cu막으로 이루어지는 제 2 배선 패턴(32a)에 플립칩 실장할 경우, Au-Cu 접합은 신뢰성이 낮기 때문에 접합 불량이 발생하기 쉽다. 그러나, 본 실시예와 같이 Au-Au 접합으로 함으로써, 접합에 따른 전기 저항을 낮게 할 수 있는 동시에, 접합의 신뢰성을 향상시킬 수 있다.
이와 같이, 실장 영역(A)에 개구부(39)를 구비한 제 1 절연막(36a)을 형성하여 반도체 칩(20)의 두께에 의한 단차를 해소하도록 하는 것은, 제 2 배선 패턴(32a)의 접합부(B)에 Au 막(37)을 선택적으로 형성할 수 있기 때문에, 반도체 칩(20)의 Au 범프(21)와 제 2 배선 패턴(32a)을 Au-Au 접합하는 경우에 매우 적합하다.
또한, 제 2 배선 패턴(32a)으로서 표면에 Au 막이 형성되어 있지 않은 Cu 배선을 이용하고, 땜납 범프를 구비한 반도체 칩(20)을 제 2 배선 패턴(32a)에 플립칩 접합하도록 할 수도 있다. 또는, 상기한 바와 같은 표면에 Au 막(37)이 형성된 제 2 배선 패턴(32a)을 이용하고, 땜납 범프를 구비한 반도체 칩(20)을 제 2 배선 패턴(32a)에 플립칩 접합하도록 할 수도 있다. 그 이외의 각종 방식의 플립칩 실장을 채용할 수도 있다.
상술한 바와 같은 제 1 절연막(36a)의 개구부(39) 중에 반도체 칩(20)이 실장된 구조를 얻는 방법의 변형예로서는, 반도체 칩(20)을 실장 영역(A)의 제 2 배선 패턴(32a)에 플립칩 실장한 후에, 실장 영역(A)에 대응하는 부분에 개구부를 갖는 수지 필름을 붙이도록 할 수도 있다. 이 경우, 수지 필름의 개구부는 미리 금형에 의해 펀칭되어 형성된다.
이어서, 도 2의 (b)에 나타낸 바와 같이, 반도체 칩(20)과 제 1 절연막(36a)의 개구부(39)의 틈으로부터 수지재를 주입함으로써, 반도체 칩(20)과 배선 기판(2) 및 제 1 절연막(36a)의 개구부(39) 측면의 틈에 수지재를 충전한다. 그 후에, 이 수지재를 열처리하여 경화시킴으로써 언더필 수지(36c)(충전 절연막)로 한다. 이것에 의해, 반도체 칩(20)의 배면, 언더필 수지(36c)의 상면 및 제 1 절연막(36a)의 상면은 대략 동일한 높이로 되어 평탄화된다.
또한, 반도체 칩(20)을 플립칩 실장하기 전에 실장 영역(A)을 포함하는 소정 영역에 미리 절연 수지(NCF 또는 NCP)를 도포하여, 이 수지를 개재(介在)시킨 상태에서 플립칩 접합을 행하고, 그 후에 열처리하여 경화시킴으로써 언더필 수지(36c)로 할 수도 있다.
또한, 언더필 수지(36c)는 적어도 반도체 칩(20)의 하면과 배선 기판(2)의 틈을 충전하도록 하는 것이 좋다. 반도체 칩(20)의 측면과 제 1 절연막(36a)의 개구부(39) 측면의 틈에 오목부가 잔존(殘存)한다고 하여도, 다음 공정에서 형성되는 제 2 절연막에 의해 매립되어 평탄화되기 때문이다.
이어서, 도 2의 (c)에 나타낸 바와 같이, 반도체 칩(20)을 피복하는 막 두께가 5∼20 ㎛인 제 2 절연막(36b)을 형성한다. 제 2 절연막(36b)으로서는, 에폭시계 수지, 폴리이미드계 수지 또는 폴리페닐렌에테르계 수지 등이 사용된다. 또한, 제 2 절연막(36b)의 형성 방법으로서는, 수지 필름을 적층하는 방법 또는 수지막을 스핀 코팅법 또는 인쇄에 의해 형성한 후에, 수지막을 130∼200 ℃의 온도에서 열처리하여 경화시키는 방법이 채용된다.
이 때, 제 2 절연막(36b)은 반도체 칩(20)의 두께에 의한 단차가 해소된 하지(下地) 구조 위에 형성되기 때문에, 반도체 칩(20) 두께의 영향을 받지 않아 그 상면이 평탄화된 상태로 형성된다.
이것에 의해, 제 1 절연막(36a), 언더필 수지(36c) 및 제 2 절연막(36b)으로 구성되는 평탄화된 상태의 제 2 층간절연막(36)이 얻어진다. 이렇게 하여, 반도체 칩(20)이 제 2 층간절연막(36) 중에 매설된 상태에서 제 2 배선 패턴(32a)에 플립칩 실장된 구조가 형성된다.
이어서, 도 3의 (a)에 나타낸 바와 같이, 제 2 배선 패턴(32a) 위의 제 2 층간절연막(36)의 소정부를 YAG나 CO2레이저, 또는 RIE에 의해 에칭함으로써, 제 2 배선 패턴(32a)에 도달하는 깊이의 제 2 비어 홀(36x)을 형성한다.
이어서, 도 3의 (b)에 나타낸 바와 같이, 제 2 비어 홀(36x)의 내면 위 및 제 2 층간절연막(36) 위에 무전해 도금 또는 스퍼터링에 의해, 시드 Cu막(32x)을 형성한다. 그 후에, 도 3의 (c)에 나타낸 바와 같이, 나중에 형성되는 제 3 배선 패턴에 대응하는 개구부(33a)를 갖는 레지스트막(33)을 시드 Cu막(32) 위에 포토리소그래피에 의해 형성한다. 이 때, 제 2 층간절연막(36)은 전체에 걸쳐 평탄화되어 형성되어 있기 때문에, 포토리소그래피에서 디포커스가 발생하지 않게 되고, 필요한 레지스트막(33)의 패턴이 양호한 정밀도로 안정되게 형성된다.
이어서, 도 4의 (a)에 나타낸 바와 같이, 시드 Cu막(32x)을 도금 급전층(給電層)에 이용한 전해 도금에 의해, 레지스트막(33)을 마스크로 하여, 제 2 비어홀(36x) 내 및 레지스트막(33)의 개구부(33a)에 Cu막 패턴(32y)을 형성한다.
그 후, 레지스트막(33)을 제거한 후에, Cu막 패턴(32y)을 마스크로 하여 시드 Cu막(32x)을 에칭한다.
이것에 의해, 도 4의 (b)에 나타낸 바와 같이, 시드 Cu막(32x)과 Cu막 패턴(32y)으로 구성되는 제 3 배선 패턴(32b)(상측 배선 패턴)이 제 2 층간절연막(36) 위에 형성된다. 이 제 3 배선 패턴(32b)은 제 2 비어 홀(36x)을 통하여 제 2 배선 패턴(32a)에 접속된다.
제 3 배선 패턴(32b)은 고정밀도로 형성된 레지스트막(33)의 패턴에 의해 획정(劃定)되어 형성되기 때문에, 필요한 제 3 배선 패턴(32b)을 안정되게 얻을 수 있게 된다.
제 2 및 제 3 배선 패턴(32a, 32b)은, 상기한 세미애디티브(semi-additive)법 이외에, 서브트랙티브(subtractive)법 또는 풀애디티브(full-additive)법에 의해 형성되도록 할 수도 있다.
또한, 배선 기판(2)의 실장 영역(A)에 개구부(39)를 구비한 제 1 절연막(36a)을 형성하는 공정(도 1의 (b))에서부터 제 3 배선 패턴(32b)을 형성하는 공정(도 4의 (b))을 소정 횟수 반복함으로써, 복수의 반도체 칩(20)이 층간절연막에 각각 매설된 상태에서 다층화되어 상호 접속된 형태로 할 수도 있다. 이러한 경우도, 각 층간절연막은 각각 평탄화되어 형성되기 때문에, 반도체 칩을 내장한 층간절연막과 배선 패턴을 전혀 결점이 발생하지 않게 적층화하여 형성할 수 있다.
또한, 복수의 층간절연막 중 임의의 층간절연막에 반도체 칩(20)이 동일하게매설된 형태로 할 수도 있다. 더 나아가서는, 베이스 기판(30)의 이면(裏面)에도 반도체 칩(20)이 동일하게 층간절연막에 매설된 상태에서 적층된 형태로 할 수도 있다.
도 4의 (b)에서는, 제 3 배선 패턴(32b) 중 나중에 상측 반도체 칩의 범프가 접합되는 접속부(B)의 단면이 도시되어 있다.
이어서, 도 4의 (c)에 나타낸 바와 같이, 제 3 배선 패턴(32b)의 접속부(B)를 일괄적으로 노출시키는 개구부(38a)를 갖는 솔더 레지스트막(38)을 형성한다. 즉, 솔더 레지스트막(38)은 나중에 상측 반도체 칩이 실장되는 실장 영역을 둘러싸도록 하여 형성된다.
본 실시예에서는, 제 3 배선 패턴(32b)의 접속부(B)로서, 그 피치가 150 ㎛ 정도(예를 들어, 라인:100 ㎛, 스페이스:50 ㎛) 이하인 미세한 것을 예시하고 있다. 이 때문에, 제 3 배선 패턴(32b)의 각 접속부(B)의 주요부를 각각 노출시키는 개구부를 갖는 연속적인 솔더 레지스트막을 형성할 경우, 그 형성 공정에서의 위치 어긋남에 의해 솔더 레지스트막의 개구부가 접속부(B)의 주요부로부터 어긋나게 형성되는 경우가 있다. 솔더 레지스트막의 개구부가 접속부(B)의 주요부로부터 어긋나게 배치되면, 상측 반도체 칩의 범프와 접속부(B)의 접합 면적이 작아지기 때문에, 범프의 접합 강도 저하에 따라 접합 불량 등이 발생하기 쉬워진다.
그러나, 본 실시예에서는, 제 3 배선 패턴(32b)의 접속부(B)가 배치되는 실장 영역에는 솔더 레지스트막(38)의 패턴을 형성하지 않고, 그 실장 영역에 일괄된 개구부(38a)를 설치하도록 하고 있다. 이것에 의해, 제 3 배선 패턴(32b)의 접속부(B)에서는, 플립칩 접합에 따른 접합 면적이 작아지는 것과 같은 결점은 발생하지 않게 된다.
이어서, 도 5의 (a)에 나타낸 바와 같이, 솔더 레지스트막(38)을 마스크로 하여, 무전해 도금에 의해, 개구부(38a)로 노출되는 제 3 배선 패턴(32b) 위에 니켈((Ni)막(40) 및 Au 막(42)을 선택적으로 차례로 형성한다. 또한, 배리어막을 필요로 하지 않을 경우에는 Ni 막(40)을 생략하여도 지장이 없다.
이어서, 도 5의 (b)에 나타낸 바와 같이, 범프(21)를 구비한 상측 반도체 칩(20x)(상측 전자 부품)을 준비하고, 제 3 배선 패턴(32b)의 접속부(B)의 Au 막(42)에 상측 반도체 칩(20x)의 범프(21)를 플립칩 접합한다. 상측 반도체 칩(20x)의 범프(21)로서는, Au 범프 또는 땜납 범프 등이 사용된다. Au 범프를 사용할 경우는 초음파에 의해 Au-Au 접합되고, 또한, 땜납 범프를 사용할 경우는 리플로(reflow) 가열에 의해 접합된다.
이 때, 제 3 배선 패턴(32b)의 접속부(B)가 배치된 실장 영역에는 솔더 레지스트막(38)이 존재하지 않도록 했기 때문에, 상측 반도체 칩(20x)의 범프(21)는 필요한 접합 면적이 얻어진 상태에서 제 3 배선 패턴(32b)의 접속부(B)에 신뢰성 있게 접합된다.
또한, 제 2 층간절연막(36)은 전체에 걸쳐 평탄화되어 형성되어 있기 때문에 제 3 배선 패턴(32b)의 각 접속부(B)는 대략 동일한 높이에 배치되므로, 상측 반도체 칩(20x)과 제 3 배선 패턴(32b)의 접속부(B)의 접합 불량 발생이 방지된다.
또한, 제 3 배선 패턴(32b)의 접속부(B)에 땜납 볼을 탑재하거나 하여 범프를 형성하고, 상측 반도체 칩(20x)의 접속 단자를 이 범프에 접합하도록 할 수도 있다.
이와 같이, 제 3 배선 패턴(32b)의 접속부(B)가 150 ㎛ 정도 이하의 미세 피치의 것일지라도, 상측 반도체 칩(20x)의 범프(21)를 제 3 배선 패턴(32b)의 접속부(B)에 신뢰성이 높은 상태로 플립칩 접합할 수 있게 된다.
이 때, 상측 반도체 칩(20x) 외주부로부터 솔더 레지스트막(38)의 개구부(38a) 측면까지의 치수가 0.5∼2 ㎜(바람직하게는 1 ㎜ 정도)로 되도록, 솔더 레지스트막(38)의 개구부(38a) 크기가 상측 반도체 칩(20x)의 크기에 따라 적절히 조정되는 것이 바람직하다.
그 후에, 마찬가지로 도 5의 (b)에 나타낸 바와 같이, 상측 반도체 칩(20x)의 소자 형성면(하면)과 제 3 배선 패턴(32b) 및 제 2 층간절연막(36)의 틈에 언더필 수지(35)를 충전한다. 언더필 수지(35)는 상측 반도체 칩(20x)의 하면측의 틈에 충전되는 동시에, 솔더 레지스트막(38)의 개구부(38a) 측면에 막힌 상태로 형성된다.
또한, 제 3 배선 패턴(32b)의 각 접속부(B)가 배치되는 실장 영역에 솔더 레지스트막(38)을 형성하지 않도록 한 상기 형태는, 미세 피치의 범프(21)를 구비한 상측 반도체 칩(20x)을 플립칩 접합할 때에 있어서의 하나의 적합한 예이다. 따라서, 제 3 배선 패턴(32b)의 각 접속부(B)의 주요부에 각각 개구부를 갖는 솔더 레지스트막(38)을 실장 영역에 연속적으로 형성하는 형태로 하여도 지장이 없다.
이상에 의해, 제 1 실시예의 반도체 장치(1)(전자 부품 실장 구조)가 완성된다.
본 실시예의 반도체 장치(1)에서는, 배선 기판(2)의 실장 영역(A)에 개구부(39)를 갖는 제 1 절연막(36a)이 형성되어 있다. 그리고, 제 1 절연막(36a)의 개구부(39)의 제 2 배선 패턴(32a) 접속부(B)에 반도체 칩(20)이 플립칩 실장되어 있다. 또한, 반도체 칩(20)의 하면측 및 측면 측의 틈에는 언더필 수지(36c)가 일체화된 상태로 충전되어 있다.
이렇게 하여, 반도체 칩(20)의 배면(상면), 제 1 절연막(36a)의 상면 및 언더필 수지(36c)의 상면은 대략 동일한 높이로 조정되어 있어, 반도체 칩(20)의 두께에 의한 단차가 해소되어 평탄화되어 있다. 또한, 반도체 칩(20)을 피복하는 제 2 절연막이 그 상면이 평탄화된 상태로 형성되어 있다.
그리고, 반도체 칩(20)은 제 1 절연막(36a), 제 2 절연막(36b) 및 언더필 수지(36c)로 구성되는 평탄한 제 2 층간절연막(36) 중에 매설된 상태로 제 2 배선 패턴(32a)의 접속부(B)에 플립칩 실장되어 있다.
또한, 제 2 배선 패턴(32a) 위의 제 2 층간절연막(36)의 소정부에는 제 2 비어 홀(36x)이 형성되어 있고, 이 제 2 비어 홀(36x)을 통하여 제 2 배선 패턴(32a)에 접속되는 제 3 배선 패턴(32b)이 제 2 층간절연막(36) 위에 형성되어 있다.
제 2 층간절연막(36) 위에는 제 3 배선 패턴(32b)의 접속부(B)가 배치되는 실장 영역을 일괄적으로 개구하는 개구부(38a)를 갖는 솔더 레지스트막(38)이 형성되어 있다. 제 3 배선 패턴(32b)의 접속부(B)에 상측 반도체 칩(20x)의 범프(21)가 플립칩 접합되어 있다. 또한, 상측 반도체 칩(20x)의 하면측에는 언더필수지(35)가 충전되어 있다.
이상과 같이, 본 실시예의 반도체 장치(1)에서는, 반도체 칩(20)이 제 2 층간절연막을 구성하는 제 1 절연막(36a)의 개구부(39) 내에 플립칩 실장되어 있어, 반도체 칩(20)의 두께에 의한 단차가 제 1 절연막(36a)에 의해 해소된 구조로 되어 있다.
이것에 의해, 반도체 칩(20)을 피복하는 제 2 절연막(36b)은 그 상면이 평탄한 상태로 형성되기 때문에, 제 2 절연막(36b) 위에 형성되는 제 3 배선 패턴(32b)이 양호한 정밀도로 안정되게 형성된다. 또한, 제 3 배선 패턴(32b)의 접속부(B)가 대략 동일한 높이에 배치되기 때문에, 상측 반도체 칩(20x)의 범프(21)와 제 3 배선 패턴(32b)의 접속부(B)의 접합 신뢰성을 향상시킬 수 있다.
따라서, 복수의 반도체 칩(20)이 층간절연막에 각각 매설된 상태에서 3차원적으로 다층화되어 상호 접속된 실장 구조가 전혀 결점이 발생하지 않고 용이하게 제조된다.
<제 2 실시예>
도 6 및 도 7은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 2 실시예가 제 1 실시예와 상이한 점은, 반도체 칩으로서 배면에 보호막을 설치한 것을 사용하고, 반도체 칩을 피복하는 절연막을 형성하지 않는 것에 있다. 제 2 실시예에서는, 제 1 실시예와 동일한 공정에서는 그 상세한 설명을 생략한다.
제 2 실시예의 전자 부품 실장 구조의 제조 방법은, 도 6의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예의 도 1의 (c)와 동일한 배선 기판(2)을 준비한다. 그 후, 소자 형성면측에 범프(21)를 구비하는 동시에, 배면측에 절연성 보호막(44)이 설치된 반도체 칩(20a)(전자 부품)을 준비한다. 이 반도체 칩(20a)은 제 1 실시예와 동일하게 그 두께가 150 ㎛ 정도(바람직하게는 50 ㎛ 정도) 이하로 박형화된 것이다.
보호막(44)의 재료로서는, 에폭시계 수지, 폴리이미드계 수지, 폴리페닐렌에테르계 수지, 또는 아크릴계 수지 등이 사용된다. 또한, 보호막(44)의 형성 방법으로서는, 수지 필름을 적층하는 방법, 또는 수지막을 스핀 코팅법이나 딥법(dip-method)에 의해 형성하는 방법 등이 채용된다. 반도체 칩(20a)과 보호막(44)의 밀착성을 향상시킬 경우는, 반도체 칩(20a)의 배면에 실란커플링제를 도포한 후에 보호막(44)을 형성하도록 할 수도 있다.
그 후, 마찬가지로 도 6의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 반도체 칩(20a)의 범프(21)를 제 1 절연막(36a)의 개구부(39)(실장 영역(A))로 노출되는 제 2 배선 패턴(32a)의 Au 막(37)에 플립칩 접합한다.
이어서, 도 6의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 반도체 칩(20a)의 하면측 및 측면측의 틈에 언더필 수지(36c)(충전 수지막)를 충전한다. 이것에 의해, 절연막(36a)의 상면, 반도체 칩(20a)의 보호막(44) 상면 및 언더필 수지(36c)의 상면이 대략 동일한 높이로 되어 평탄화된다.
제 2 실시예에서는, 배면에 보호막(44)을 구비한 반도체 칩(20a)을 이용하기 때문에, 제 1 실시예와 달리 반도체 칩(20a) 위에 제 2 절연막을 형성할 필요가 없다. 이 때문에, 본 실시예에서는 절연막(36a), 보호막(44) 및 언더필 수지(36c)에 의해 반도체 칩(20a)이 매설되는 제 2 층간절연막(36)이 구성된다.
이어서, 도 6의 (c)에 나타낸 바와 같이, 제 2 배선 패턴(32a) 위의 제 2 층간절연막(36)의 소정부를 레이저 또는 RIE에 의해 에칭함으로써, 제 2 배선 패턴(32a)에 도달하는 깊이의 제 2 비어 홀(36x)을 형성한다.
이어서, 도 7의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 제 2 비어 홀(36x)을 통하여 제 2 배선 패턴(32a)에 접속되는 제 3 배선 패턴(32b)(상측 배선 패턴)을 제 2 층간절연막(36) 위에 형성한다.
이어서, 도 7의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 제 3 배선 패턴(32b)의 각 접속부(B)를 일괄적으로 노출시키는 개구부(38a)를 갖는 솔더 레지스트막(38)을 도 7의 (a)의 구조체 위에 형성한다. 또한, 제 3 배선 패턴(32b)의 접속부(B) 위에 무전해 도금에 의해 Ni 막(40) 및 Au 막(42)을 차례로 형성한다.
이어서, 도 7의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 제 3 배선 패턴(32b)의 접속부(B)의 Au 막(42)에 상측 반도체 칩(20x)(상측 전자 부품)의 범프(21)를 플립칩 접합한다. 그 후에, 제 1 실시예와 동일하게, 상측 반도체 칩(20x)의 하측 틈에 언더필 수지(35)를 충전한다.
이상에 의해, 제 2 실시예의 반도체 장치(1a)(전자 부품 실장 구조)가 얻어진다.
제 2 실시예에서는 제 1 실시예와 동일한 효과를 나타낸다. 이것에 더하여,배면에 보호막(44)을 구비한 반도체 칩(20a)을 사용하도록 했기 때문에, 제 1 실시예와 같은 반도체 칩을 피복하는 제 2 절연막을 형성하는 방법보다 제조 방법이 간단해져, 제조 비용을 저감시킬 수 있다. 또한, 배면에 보호막(44)을 구비한 반도체 칩(20a)을 사용함으로써, 제 1 실시예보다도 반도체 장치를 박형화할 수 있게 된다.
<제 3 실시예>
도 8 및 도 9는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 3 실시예가 제 1 및 제 2 실시예와 상이한 점은, 반도체 칩을 플립칩 실장한 후에, 반도체 칩에 그것을 관통하는 비어 홀을 형성하여 상호 접속하는 것에 있다. 제 3 실시예에서는, 제 1 실시예와 동일한 공정에서는 그 상세한 설명을 생략한다.
제 3 실시예의 전자 부품 실장 구조의 제조 방법은, 도 8의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예의 도 1의 (c)와 동일한 구조를 갖는 배선 기판(2)을 준비한다. 그 후, 소자 형성면에 접속 패드(23)와 그것에 접속된 범프(21)를 구비하고, 또한, 배면에 제 2 실시예와 동일한 보호막(44)을 구비한 반도체 칩(20b)을 준비한다. 특별히 명기(明記)되어 있지 않지만, 이 반도체 칩(20b)의 접속 패드(23)는 반도체 칩(20b)의 에지부에 패럴렐(parallel)형으로 배치된 전극 패드(도시 생략)가 Cu 배선에 의해 재배선되어 에리어 어레이형으로 재배치된 것이다.
이어서, 제 1 실시예와 동일한 방법에 의해, 이 반도체 칩(20b)의 범프(21)를 제 2 배선 패턴(32a)의 접속부(B)의 Au 막(37)에 플립칩 접합한다. 접속패드(23) 및 그것에 접속된 범프(21)가 접속 단자의 일례이다.
이어서, 도 8의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 반도체 칩(20b)의 하면측 및 측면 측의 틈에 언더필 수지(36c)(충전 절연막)를 충전한다. 이것에 의해, 제 2 실시예와 동일하게, 절연막(36a), 보호막(44) 및 언더필 수지(36c)로 구성되는 평탄화된 제 2 층간절연막(36)이 얻어진다.
이어서, 도 8의 (c)에 나타낸 바와 같이, 접속 패드(23) 중의 범프(21)가 접합된 영역을 제외한 부분 위의 반도체 칩(20b) 및 보호막(44)의 소정부에 접속 패드(23)에 도달하는 깊이의 제 2 비어 홀(19)을 레이저 또는 RIE에 의해 형성한다.
범프(21)가 접합된 영역을 피한 부분의 접속 패드 위에 제 2 비어 홀(19)을 형성하는 이유로서는, 범프(21)가 접합된 영역 위에 제 2 비어 홀(19)을 형성할 경우, 레이저 또는 RIE에 의해 접속 패드(23)와 범프(21)의 접합부에 손상이 생겨 접합의 신뢰성이 저하될 우려가 있기 때문이다.
이어서, 도 9의 (a)에 나타낸 바와 같이, 제 1 실시예에서 설명한 세미애디티브법 등에 의해, 반도체 칩(20b)에 형성된 제 2 비어 홀(19)을 통하여 접속 패드(23)에 접속되는 제 3 배선 패턴(32b)(상측 배선 패턴)을 보호막(44) 및 절연막(36a) 위에 형성한다.
이어서, 제 1 실시예와 동일하게, 제 3 배선 패턴(32b)의 접속부(B)를 일괄적으로 노출시키는 개구부(38a)를 갖는 솔더 레지스트막(38)을 형성한다.
이어서, 도 9의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 솔더 레지스트막(38)의 개구부(38a)로 노출되는 제 3 배선 패턴(32b)의 각 접속부(B)에 Ni 막(40) 및 Au 막(42)을 차례로 형성한다. 또한, 범프(21)를 구비한 상측 반도체 칩(20x)(상측 전자 부품)의 범프(21)를 제 3 배선 패턴의 접속부(B)의 Au 막(42)에 플립칩 접합한 후에, 상측 반도체 칩(20x)의 하면측의 틈에 언더필 수지(35)를 충전한다.
이상에 의해, 제 3 실시예의 반도체 장치(1b)(전자 부품 실장 구조)가 완성된다.
다음으로, 제 3 실시예의 변형예의 전자 부품 실장 구조를 설명한다. 도 10은 본 발명의 제 3 실시예의 변형예의 전자 부품 실장 구조를 나타내는 단면도이다.
도 10에 나타낸 바와 같이, 제 3 실시예의 변형예의 반도체 장치(1c)에서는, 배면에 보호막(44)을 구비하고 있지 않은 반도체 칩(20b)이 사용된다. 그리고, 이 반도체 칩(20b)이 제 2 배선 패턴(32a)에 플립칩 접합되고, 언더필 수지(36c)가 충전된 후에, 제 1 실시예와 동일하게 반도체 칩(20b) 위에 제 2 절연막(36b)이 형성된다.
또한, 이 변형예에서는, 제 2 비어 홀(19)을 형성하는 공정에서, 반도체 칩(20b)을 피복하는 제 2 절연막(36b)과 반도체 칩(20b)이 레이저 또는 RIE에 의해 에칭된다. 또한, 제 3 배선 패턴(32b)이 제 2 절연막(36b) 위에 형성된다. 다른 구성은 도 9의 (b)와 동일하므로 그 설명을 생략한다.
제 3 실시예는 제 1 실시예와 동일한 효과를 나타낸다. 이것에 더하여, 반도체 칩(20b)에 형성된 비어 홀(19)을 통하여 상호 접속하도록 했기 때문에, 배선길이를 짧게 할 수 있고, 이것에 의해 고주파 용도의 반도체 장치에서는 신호 속도의 고속화에 대응할 수 있게 된다.
<제 4 실시예>
도 11 내지 도 13은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 4 실시예가 제 1 내지 제 3 실시예와 상이한 점은, 반도체 칩을 페이스업(face-up)으로 실장하는 것에 있다. 제 4 실시예에서는, 제 1 실시예와 동일한 공정에서는 그 상세한 설명을 생략한다.
제 4 실시예의 전자 부품 실장 구조의 제조 방법은, 도 11의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예의 도 1의 (a)와 동일한 배선 기판(2)을 준비한다. 그 후, 제 1 실시예와 동일한 방법에 의해, 실장 영역(A)에 개구부(39)를 갖는 제 1 절연막(36a)을 배선 기판(2) 위에 형성한다.
본 실시예에서는, 반도체 칩이 실장 영역(A)(개구부(39))에 페이스업으로 실장된다. 이 때문에, 제 1 내지 제 3 실시예와 달리, 제 2 배선 패턴(32a)의 실장 영역(A) 부분에 Au 막을 형성할 필요는 없다. 이것에 더하여, 제 1 절연막(36a)의 개구부로 노출되는 배선 기판(2)의 실장 영역(A)은 도 11의 (a)에 나타낸 바와 같은 제 2 배선 패턴(32a)의 부분일 수도 있고, 제 1 층간절연막(34)의 부분 또는 제 2 배선 패턴(32a)과 제 1 층간절연막(34)이 공존하는 부분일 수도 있다.
이어서, 도 11의 (b)에 나타낸 바와 같은 반도체 칩(20c)(전자 부품)을 준비한다. 이 반도체 칩(20c)에서는, 그 소자 형성면측에 접속 패드(23)(접속 단자)가 설치되어 있고, 그 이외의 부분이 패시베이션막(25)으로 피복되어 있다. 이어서,제 1 절연막(36a)의 개구부(39)로 노출되는 제 2 배선 패턴(32a) 위에, 반도체 칩(20c)을 그 접속 패드(23)가 상측으로 되도록 하여(페이스업) 접착층(46)을 통하여 고착(固着)한다.
이 때, 반도체 칩(20c)의 소자 형성면과 제 1 절연막(36a)의 상면은 대략 동일한 높이로 되어 반도체 칩(20c)의 두께에 의한 단차가 해소된다.
이어서, 도 11의 (c)에 나타낸 바와 같이, 반도체 칩(20c) 및 제 1 절연막(36a) 위에 제 2 절연막(36b)을 형성한다. 제 2 절연막(36b)은 제 1 실시예와 동일한 재료 및 방법에 의해 형성된다.
제 2 절연막(36b)은 반도체 칩(20c)의 두께에 의한 단차의 영향을 받지 않아 그 상면이 평탄화된 상태로 형성된다. 이 때, 반도체 칩(20c) 측면과 제 1 절연막(36a)의 개구부(39) 측면의 틈은 제 2 절연막(36b)에 의해 매립되어 평탄화된다.
이렇게 하여, 제 1 절연막(36a) 및 제 2 절연막(36b)에 의해 구성되는 제 2 층간절연막(36)이 얻어지고, 반도체 칩(20c)이 평탄한 제 2 층간절연막(36) 중에 매설되며, 또한, 페이스업으로 실장된 구조가 형성된다.
이어서, 도 12의 (a)에 나타낸 바와 같이, 반도체 칩(20c)의 접속 패드(23) 위의 제 2 층간절연막(36) 소정부를 레이저 또는 RIE에 의해 에칭함으로써, 접속 패드(23)에 도달하는 깊이의 제 2 비어 홀(36x)을 형성한다. 이 때, 제 2 배선 패턴(32a) 위의 제 2 층간절연막(36)의 소정부가 동시에 에칭되어, 제 2 배선 패턴(32a)에 도달하는 깊이의 제 2 비어 홀(36x)이 동시에 형성된다.
이어서, 도 12의 (b)에 나타낸 바와 같이, 제 1 실시예에서 설명한 세미애디티브법 등에 의해, 제 2 비어 홀(36x)을 통하여 반도체 칩(20c)의 접속 패드(23) 및 제 2 배선 패턴(32a)에 각각 접속되는 제 3 배선 패턴(32b)(상측 배선 패턴)을 제 2 층간절연막(36) 위에 형성한다.
또한, 반도체 칩(20c)을 제 1 절연막(36a)의 개구부(39)에 페이스업으로 실장하는 공정(도 11의 (b))에서부터 제 3 배선 패턴(32b)을 형성하는 공정(도 12의 (b))까지를 소정 횟수 반복하도록 할 수도 있다. 이 경우, 복수의 반도체 칩(20c)이 층간절연막에 페이스업으로 각각 매설되는 동시에, 비어 홀을 통하여 상호 접속된 실장 구조가 전혀 결점이 발생하지 않고 용이하게 얻어진다.
이어서, 도 12의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 제 3 배선 패턴(32b)의 각 접속부(B)를 일괄적으로 노출시키는 개구부(38a)를 갖는 솔더 레지스트막(38)을 형성한다. 이어서, 솔더 레지스트막(38)의 개구부(38a)로 노출되는 제 3 배선 패턴(32b) 위에 Ni 막(40) 및 Au 막(42)을 차례로 형성한다.
이어서, 도 13에 나타낸 바와 같이, 범프(21)를 구비한 상측 반도체 칩(20x)(상측 전자 부품)을 준비하고, 상측 반도체 칩(20x)의 범프(21)를 제 3 배선 패턴(32b)의 접속부(B)의 Au 막(42)에 플립칩 접합한다. 그 후에, 제 1 실시예와 동일하게, 상측 반도체 칩(20x)의 하면측의 틈에 언더필 수지(35)를 충전한다.
이상에 의해, 제 4 실시예의 반도체 장치(1d)(전자 부품 실장 구조)가 완성된다.
제 4 실시예의 반도체 장치(1d)에서는, 실장 영역(A)에 개구부(39)를 구비한제 1 절연막(36a)이 배선 기판(2) 위에 형성되어 있다. 그리고, 제 1 절연막(36a)의 개구부(39) 내에 반도체 칩(20c)이 그 접속 패드(23)가 상측으로 된 상태에서(페이스업) 실장되어 있다. 이것에 의해, 반도체 칩(20c)의 두께에 기인하는 단차가 제 1 절연막(36a)에 의해 해소된다.
또한, 반도체 칩(20c)을 피복하는 제 2 절연막(36b)이 그 상면이 평탄화되어 형성되어 있어, 제 1 절연막(36a) 및 제 2 절연막(36b)에 의해 제 2 층간절연막(36)이 구성되어 있다. 이렇게 하여, 반도체 칩(20c)은 평탄한 제 2 층간절연막(36)에 매설된 상태에 의해 페이스업으로 실장되어 있다.
또한, 반도체 칩(20c)의 접속 패드(23) 및 제 2 배선 패턴(32a) 위의 제 2 층간절연막(36)에는 제 2 비어 홀(36x)이 각각 형성되어 있다. 또한, 제 2 비어 홀(36x)을 통하여 접속 패드(23) 및 제 2 배선 패턴(32a)에 각각 접속되는 제 3 배선 패턴(32b)이 제 2 층간절연막(36) 위에 형성되어 있다. 또한, 제 3 배선 패턴(32b)의 접속부(B)에는 상측 반도체 칩(20x)의 범프(21)가 플립칩 접합되어 있다.
다음으로, 제 4 실시예의 변형예의 전자 부품 실장 구조를 설명한다. 도 14는 본 발명의 제 4 실시예의 변형예의 전자 부품 실장 구조를 나타내는 단면도이다. 도 14에 나타낸 바와 같이, 제 4 실시예의 변형예의 반도체 장치(1e)에서는, 반도체 칩(20c) 위에 제 2 절연막(36b)이 형성되어 있지 않다. 이 형태의 경우, 반도체 칩(20c)의 패시베이션막(25)으로서, 접속 패드(23) 위에 개구부(25a)를 갖는 절연 내성(耐性)의 신뢰성이 높은 절연막이 사용된다.
그와 같은 패시베이션막(25)으로서는, 재료나 막 두께는 특별히 한정되지 않지만, 예를 들어, 막 두께가 0.5 ㎛ 정도인 실리콘 질화막과 막 두께가 3 ㎛ 정도 이상인 폴리이미드 수지막에 의해 구성된다. 또한, 반도체 칩(20c) 위에 접속 패드(23)를 노출시키는 개구부를 갖는 수지 필름을 붙임으로써 패시베이션막(25)으로 할 수도 있다.
이어서, 반도체 칩(20c)의 측면과 제 1 절연막(36a)의 개구부(39) 측면의 틈에 언더필 수지(36c)를 충전함으로써 완전히 평탄화한다. 이어서, 제 2 배선 패턴(32a) 위의 제 1 절연막(36a)을 에칭함으로써 제 2 비어 홀(36x)을 형성한다.
그 후에, 제 2 비어 홀(36x)을 통하여 제 2 배선 패턴(32a)에 접속되는 동시에, 패시베이션막(25)의 개구부(25a)를 통하여 접속 패드(23)에 접속되는 제 3 배선 패턴(32b)을 제 1 절연막(36a) 및 패시베이션막(25) 위에 형성한다. 이상과 같은 변형예를 채용함으로써, 반도체 칩(20c)을 피복하는 제 2 절연막(36b)을 생략할 수 있다. 그 이외의 구성은 도 13과 동일하므로 그 설명을 생략한다.
제 4 실시예에서는, 반도체 칩(20c)이 제 1 절연막(36a)의 개구부(39)에 페이스업으로 실장되도록 했기 때문에, 제 1 내지 제 3 실시예와 같은 페이스다운(face-down)으로 플립칩 실장하는 경우와 동일하게, 반도체 칩(20c)의 두께에 기인하는 단차가 제 1 절연막(36a)에 의해 용이하게 해소된다. 따라서, 제 4 실시예는 제 1 실시예와 동일한 효과를 나타낸다.
상술한 바와 같이, 본 발명에서는 실장 영역에 개구부를 구비한 절연막이 배선 패턴을 구비한 배선 기판 위에 형성되고, 전자 부품이 절연막의 개구부 내의 실장 영역에 실장되어 있다. 이와 같이, 전자 부품을 둘러싸도록 하여 절연막이 형성되어 있기 때문에, 전자 부품의 두께에 기인하는 단차가 절연막에 의해 용이하게 해소된다. 이것에 의해, 전자 부품의 위쪽에 절연막을 통하여 형성되는 상측 배선 패턴이 양호한 정밀도로 안정되게 형성되기 때문에, 절연막에 매설된 전자 부품이 다층화되어 상호 접속된 실장 구조가 용이하게 제조된다.

Claims (22)

  1. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 전자 부품이 실장(實裝)되는 실장 영역에 개구부를 구비한 제 1 절연막과,
    상기 제 1 절연막의 개구부로 노출되는 상기 배선 패턴에, 접속 단자가 플립칩(flip-chip) 실장된 상기 전자 부품과,
    상기 전자 부품을 피복(被覆)하는 제 2 절연막과,
    상기 배선 패턴 위의 상기 제 1 및 제 2 절연막의 소정부에 형성된 비어 홀(via hole)과,
    상기 제 2 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 배선 패턴에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  2. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 상기 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막과,
    상기 절연막의 개구부로 노출되는 상기 배선 패턴에, 소자 형성면에 접속 단자를 구비하고, 또한, 배면(背面)에 보호막을 구비한 상기 전자 부품의 상기 접속 단자가 플립칩 실장된 상기 전자 부품과,
    상기 배선 패턴 위의 상기 절연막의 소정부에 형성된 비어 홀과,
    상기 절연막 및 보호막 위에 형성되고, 상기 비어 홀을 통하여 상기 배선 패턴에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  3. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막과,
    상기 절연막의 개구부로 노출되는 상기 배선 패턴에, 소자 형성면에 접속 단자를 구비하고, 또한, 배면에 보호막을 구비한 상기 전자 부품의 상기 접속 단자가 플립칩 실장된 상기 전자 부품과,
    상기 접속 단자 위의 상기 전자 부품 및 보호막의 소정부를 관통하는 비어 홀과,
    상기 절연막 및 보호막 위에 형성되고, 상기 전자 부품의 비어 홀을 통하여 상기 접속 단자에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  4. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막과,
    상기 제 1 절연막의 개구부로 노출되는 상기 배선 패턴에, 접속 단자가 플립칩 실장된 상기 전자 부품과,
    상기 전자 부품을 피복하는 제 2 절연막과,
    상기 접속 단자 위의 상기 전자 부품 및 제 2 절연막의 소정부(所定部)를 관통하는 비어 홀과,
    상기 제 2 절연막 위에 형성되고, 상기 전자 부품의 비어 홀을 통하여 상기 접속 단자에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전자 부품의 접속 단자는 금으로 이루어지고, 또한, 상기 절연막의 개구부의 상기 배선 패턴 표면에는 금막(金膜)이 형성되어 있으며, 상기 전자 부품의 접속 단자와 상기 배선 패턴이 금과 금의 접합에 의해 플립칩 실장되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전자 부품이 상기 절연막의 개구부에 플립칩 실장된 구조는, 상기 전자 부품과 상기 배선 기판 및 상기 개구부 측면의 틈 중의 적어도 상기 전자 부품과 상기 배선 기판의 틈에 충전 절연막이 형성되어 있는 구조를 포함하는 것을 특징으로 하는 전자 부품 실장 구조.
  7. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막과,
    상기 제 1 절연막의 개구부의 상기 실장 영역에, 접속 단자가 상향으로 되어 실장된 상기 전자 부품과,
    상기 전자 부품을 피복하는 제 2 절연막과,
    상기 접속 단자 및 상기 배선 패턴 위의 상기 절연막의 소정부에 각각 형성된 비어 홀과,
    상기 제 2 절연막 위에 형성되고, 상기 비어 홀을 통하여 상기 접속 단자 및 상기 배선 패턴에 각각 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  8. 배선 패턴을 구비한 배선 기판과,
    상기 배선 기판 위에 형성되고, 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막과,
    상기 절연막의 개구부의 상기 실장 영역에, 소자 형성면에 접속 단자와 상기 접속 단자를 노출시키는 개구부를 갖는 패시베이션막(passivation 膜)을 구비한 상기 전자 부품이, 상기 접속 단자가 상측으로 되어 실장된 상기 전자 부품과,
    상기 배선 패턴 위의 상기 절연막의 소정부에 형성된 비어 홀과,
    상기 절연막 및 상기 패시베이션막 위에 형성되고, 상기 비어 홀을 통하여 상기 배선 패턴에 접속되는 동시에, 상기 개구부를 통하여 상기 접속 단자에 접속된 상측 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  9. 제 1 항 내지 제 4 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 전자 부품의 상면(上面)과 상기 개구부를 구비한 절연막의 상면은 대략 동일한 높이로 조정되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  10. 제 1 항 내지 제 4 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 상측 배선 패턴에 접속 단자가 플립칩 실장된 상측 전자 부품을 더 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  11. 제 10 항에 있어서,
    상기 상측 전자 부품이 실장되는 실장 영역을 일괄적으로 개구하는 개구부를 구비한 솔더 레지스트막이 상기 절연막 및 상기 상측 배선 패턴 위에 형성되어 있고, 또한, 상기 상측 전자 부품의 하면측의 틈에 충전 절연막이 형성되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  12. 제 1 항 내지 제 4 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 전자 부품은 두께가 150 ㎛ 정도 이하인 반도체 칩으로서,
    상기 절연막은 수지로 이루어지는 것을 특징으로 하는 전자 부품 실장 구조.
  13. 배선 패턴을 구비한 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막의 개구부로 노출되는 상기 배선 패턴에, 상기 전자 부품의 접속 단자를 플립칩 실장하는 공정과,
    상기 전자 부품을 피복하는 제 2 절연막을 형성하는 공정과,
    상기 배선 패턴 위의 상기 제 1 및 제 2 절연막의 소정부에 상기 배선 패턴에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 배선 패턴에 접속되는 상측 배선 패턴을 상기 제 2 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  14. 배선 패턴을 구비한 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막을 형성하는 공정과,
    상기 절연막의 개구부로 노출되는 상기 배선 패턴에, 소자 형성면에 접속 단자를 구비하고, 또한, 배면(背面)에 보호막을 구비한 상기 전자 부품의 상기 접속 단자를 플립칩 실장하는 공정과,
    상기 배선 패턴 위의 상기 절연막의 소정부에 상기 배선 패턴에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 배선 패턴에 접속되는 상측 배선 패턴을 상기 절연막 및 보호막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  15. 배선 패턴을 구비한 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막을 형성하는 공정과,
    상기 절연막의 개구부로 노출되는 상기 배선 패턴에, 소자 형성면에 접속 단자를 구비하고, 또한, 배면에 보호막을 구비한 상기 전자 부품의 상기 접속 단자를 플립칩 실장하는 공정과,
    상기 접속 단자 위의 상기 전자 부품 및 상기 보호막의 소정부를 에칭함으로써, 상기 접속 단자에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 및 보호막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  16. 배선 패턴을 구비한 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막의 개구부로 노출되는 상기 배선 패턴에, 상기 전자 부품의접속 단자를 플립칩 실장하는 공정과,
    상기 전자 부품을 피복하는 제 2 절연막을 형성하는 공정과,
    상기 접속 단자 위의 상기 전자 부품 및 상기 제 2 절연막의 소정부를 에칭함으로써, 접속 단자에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 제 2 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 개구부를 구비한 절연막을 형성하는 공정 이후(以後)로서, 상기 전자 부품을 플립칩 실장하는 공정 전(前)에,
    상기 절연막을 마스크로 하여, 상기 절연막의 개구부로 노출되는 상기 배선 패턴 위에 무전해(無電解) 도금에 의해 금막(金膜)을 선택적으로 형성하는 공정을 더 갖고,
    상기 전자 부품을 플립칩 실장하는 공정에서, 상기 배선 패턴의 금막에 상기 전자 부품의 금으로 이루어지는 접속 단자를 플립칩 실장하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  18. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 전자 부품을 플립칩 실장하는 공정은, 상기 전자 부품과 상기 배선 기판 사이에 충전 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  19. 전자 부품이 실장되는 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 제 1 절연막을 형성하는 공정과,
    상기 배선 기판 위의 상기 제 1 절연막의 개구부에, 상기 전자 부품의 접속 단자를 상측으로 하여 상기 전자 부품을 실장하는 공정과,
    상기 전자 부품을 피복하는 제 2 절연막을 형성하는 공정과,
    상기 접속 단자 및 상기 배선 패턴 위의 절연막의 소정부에 비어 홀을 각각 형성하는 공정과,
    상기 비어 홀을 통하여 상기 접속 단자 및 배선 패턴에 각각 접속되는 상측 배선 패턴을 제 2 절연막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  20. 전자 부품이 실장되는 배선 기판을 준비하는 공정과,
    상기 배선 기판 위의 전자 부품이 실장되는 실장 영역에 개구부를 구비한 절연막을 형성하는 공정과,
    상기 배선 기판 위의 상기 절연막의 개구부에, 소자 형성면에 접속 단자와 상기 접속 단자를 노출시키는 개구부를 갖는 패시베이션막을 구비한 상기 전자 부품을 상기 접속 단자를 상측으로 하여 실장하는 공정과,
    상기 배선 패턴 위의 절연막의 소정부에 상기 배선 패턴에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여 상기 배선 패턴에 접속되는 동시에, 상기 개구부를 통하여 상기 접속 단자에 접속되는 상측 배선 패턴을 상기 절연막 및 상기 패시베이션막 위에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  21. 제 13 항 내지 제 16 항, 제 19 항 및 제 20 항 중 어느 한 항에 있어서,
    상기 전자 부품의 상면과 상기 개구부를 구비한 절연막의 상면이 대략 동일한 높이로 되도록 설정되는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  22. 제 13 항 내지 제 16 항, 제 19 항 및 제 20 항 중 어느 한 항에 있어서,
    상기 전자 부품은 두께가 150 ㎛ 정도 이하인 반도체 칩으로서,
    상기 절연막은 수지막인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
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