KR100636259B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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사토미츠타카
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

반도체 장치는, 일면에 제 1 단자(7)를 갖는 제 1 반도체 칩(5)과, 제 1 반도체 칩(5)보다 커서 제 1 반도체 칩(5)이 중첩되고, 또한 일면에 제 2 단자(3)를 갖는 제 2 반도체 칩(1a)과, 제 2 반도체 칩(1a) 위에 형성되어 제 1 반도체 칩(5)을 피복하는 절연막(10)과, 절연막(10) 중 적어도 제 1 반도체 칩(5)의 주변 영역 위에 형성되는 복수의 홀(10a)과, 홀(10a)의 내주면 및 저면(底面)에 막 형상으로 형성되고 또한 상기 제 2 반도체 칩(1a)의 제 2 단자(3)에 전기적으로 접속되는 비어(11a)와, 절연막(10)의 상면 위에 형성된 배선 패턴(11b)과, 배선 패턴(11b) 위에 접속된 외부 단자(14)를 포함한다.
비어 홀, 배선 패턴, 멀티 칩 패키지, 반도체 칩

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 복수의 반도체 칩을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
차세대 휴대 전화나 모바일 PC를 포함하는 휴대 정보 단말기에 대해서는, 소형ㆍ경량ㆍ박형화의 향상이 키포인트로 되어 있다. 따라서, 향후 높은 성장이 예상되는 휴대 정보 단말기의 기술 경쟁력을 높이기 위해서는, 더욱 소형ㆍ경량ㆍ박형화를 실현할 수 있는 고밀도 실장 기술의 개발이 중요하다.
고밀도 실장 기술로서는 플립ㆍ칩 실장, 멀티ㆍ칩ㆍ모듈이나 적층 기판 등 각종 기술이 존재한다. 또한, 패키지에 복수의 기능을 많이 실장하고 싶다고 하는 요구에서 반도체 칩을 적층화한 구조의 칩ㆍ사이즈ㆍ패키지(CSP)의 기술 개발이 진행되고, 게다가 인터포저(interposer) 기판을 사용하지 않은 웨이퍼 레벨 CSP가 개발되어 있다.
웨이퍼 레벨 CSP는 예를 들면 도 1에 나타내는 바와 같은 구조를 갖고 있다.
도 1에서, 제 1 반도체 디바이스 칩(101) 위에는 배선(102)이 형성되고, 그 배선(102) 위에는 땜납 볼(103)을 통하여 제 2 반도체 디바이스 칩(104)이 부착되 어 있다. 그 제 2 반도체 디바이스 칩(104)은, 제 1 반도체 디바이스 칩(101)보다도 작다.
또한, 제 1 반도체 디바이스 칩(101) 위의 배선(102) 중, 제 2 반도체 디바이스 칩(104)의 주변 영역에는, 핀 형상의 단자(비어(via))(105)가 접속되어 있다. 또한, 제 1 반도체 디바이스 칩(101)의 상면에서는, 제 2 반도체 디바이스 칩(104)을 밀봉하기 위한 밀봉 수지(106)가 단자(105)의 상단(上端)이 노출될 정도의 두께로 형성되어 있다. 그 단자(105)의 상단에는 땜납 볼(107)이 접속되어 있다.
그러나, 도 1에 나타낸 단자(105)는 배선(102) 위에 도금법에 의해서 형성되기 때문에, 단자(105) 형성에 시간이 걸리고, CSP 형성의 처리량(throughput)이 나빠진다.
또한, 단자(105)의 형성 영역은 제 2 반도체 디바이스 칩(104)의 주변으로 한정되기 때문에, 단자(105) 수의 증가는 바랄 수 없다.
본 발명의 목적은, 복수의 반도체 칩의 적층 구조에서 외부 단자의 형성 영역을 넓힘과 동시에, 외부 단자를 용이하게 형성할 수 있는 반도체 장치를 제공하는 것에 있다.
상기한 과제는, 일면에 제 1 단자를 갖는 제 1 반도체 칩과, 상기 제 1 반도체 칩보다 크고, 상기 제 1 반도체 칩이 중첩되며 또한 일면에 제 2 단자를 갖는 제 2 반도체 칩과, 상기 제 2 반도체 칩 위에 형성되어 상기 제 1 반도체 칩을 피복하는 절연막과, 상기 절연막에 형성되는 복수의 홀과, 상기 홀의 내주면 및 저면(底面)에 막 형상으로 형성된 도전막으로 이루어지며, 상기 제 1 단자와 상기 제 2 단자의 적어도 한쪽에 전기적으로 접속되는 도전성 비어와, 상기 절연막의 상면 위에 형성된 상기 도전막의 일부로 이루어지는 제 1 배선 패턴과, 상기 제 1 배선 패턴 위에 형성된 외부 단자를 가진 반도체 장치에 의해서 해결된다.
본 발명에 의하면, 크기가 다른 제 1 및 제 2 반도체 칩을 적층한 구조의 반도체 장치에서, 제 2 반도체 칩 위에 제 1 반도체 칩을 피복하는 절연막을 형성하고, 절연막에 홀을 형성하고, 홀의 내주면 및 저면에 막 형상의 비어를 형성하고, 절연막 위에 배선 패턴을 형성하고 있다.
따라서, 홀을 완전히 충전하지 않고 막 형상의 비어를 형성했으므로, 비어를 단시간에 형성할 수 있고, 게다가 배선 패턴과 비어를 같은 도전막에 의해 구성할 수 있어 막의 형성 공정을 줄일 수 있다.
또한, 절연막 위의 배선 패턴을 제 1 반도체 칩 위쪽으로 인출하여 그 위에 외부 단자를 형성하면, 절연막 위에서의 복수의 외부 단자의 협(狹)피치화를 억제할 수 있고, 게다가 외부 단자의 수를 늘릴 수 있다.
홀 내에서 비어를 절연막으로 피복함으로써 비어의 부식이 방지된다. 또한, 절연막 위의 제 1 배선 패턴 중 외부 단자와 접속하는 부분을 제외하고 다른 절연막으로 피복함으로써, 제 1 배선 패턴의 마이그레이션(migration) 쇼트나 부식은 방지된다 .
그런데, 제 1 반도체 칩의 제 1 단자가 형성되는 회로면(回路面)을, 제 2 반도체 칩의 제 2 단자가 형성되는 회로면에 대해서 페이스 업, 페이스다운으로 배치 함에도 불구하고, 같은 기술로 적층 웨이퍼 레벨 패키지를 작성할 수 있고, 게다가 페이스 업, 페이스다운의 사용 구분이 가능하여, 각종 기능을 갖는 반도체 디바이스의 중첩이 가능하기 때문에 유용하다.
또한, 제 1 및 제 2 반도체 칩 위쪽으로 제 1 배선 패턴이 있기 때문에, 외부 단자를 자유로운 위치에 형성할 수 있고, 다핀(multi pin) 구조에 대응할 수 있다.
또한, 상기한 바와 같은 배선 패턴과 비어를 갖는 절연막을 다층화하는 것이나, 상기한 구조를 중첩함으로써 반도체 칩의 복수 탑재가 가능해진다.
도 1은 종래 구조의 반도체 장치를 나타내는 단면도.
도 2(a)∼(c)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정(그 1).
도 3(a)∼(c)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정(그 2).
도 4(a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정(그 3).
도 5(a), (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정(그 4).
도 6(a)는 본 발명의 제 1 실시예에 따른 반도체 장치를 구성하는 반도체 웨이퍼를 나타내는 단면도.
도 6(b)는 본 발명의 제 1 실시예에 따른 반도체 장치를 구성하는 반도체 디바이스 칩을 나타내는 단면도.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.
도 8은 본 발명의 제 1 실시예에 따른 다층 배선 구조를 갖는 반도체 장치의 단면도.
도 9(a), (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도(그 1).
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.
도 11(a)∼(c)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도(그 1).
도 12(a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도(그 2).
도 13(a), (b)는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 공정을 나타내는 단면도(그 3).
도 14는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도.
도 15는 본 발명의 제 4 실시예에 따른 제 1 반도체 장치를 나타내는 단면도.
도 16은 본 발명의 제 4 실시예에 따른 제 2 반도체 장치를 나타내는 단면도.
이하, 본 발명의 실시예를 도면에 의거하여 설명한다.
(제 1 실시예)
도 2∼도 5는 본 발명의 제 1 실시예에 따른 멀티 칩 패키지(MCP(multi chip package))의 형성 공정을 나타내는 단면도이다.
우선, 도 2(a)에 나타내는 바와 같이 복수의 디바이스 영역(A)에 각각 제 1 반도체 회로(도시 생략)가 형성된 반도체 웨이퍼(1)를 준비한다. 반도체 웨이퍼(1)는, 도 6(a)의 부분 확대도에 나타내는 바와 같이, 그 상면에 보호 절연막(2)을 갖고, 그 보호 절연막(2)에는 반도체 디바이스의 내부 배선(도시 생략)에 전기적으로 접속되는 제 1 단자(도전성 패드)(3)를 노출하는 개구(2a)가 형성되어 있다. 제 1 단자(3)는 알루미늄, 동(銅) 등으로 형성되어 있다.
또한, 반도체 웨이퍼(1)는, 예를 들면 실리콘 웨이퍼로서, 이후의 공정에서 제 1 반도체 회로마다 절단되어 디바이스 영역(A) 단위로 분할된다.
계속하여, 도 2(b)에 나타내는 바와 같이, 보호 절연막(2)과 제 1 단자(3) 위에 티탄과 니켈의 2층 구조의 금속막을 0.5㎛정도의 두께로 형성하고, 또한, 그 금속막을 포토리소그래피법에 의해 패터닝해서 제 1 재배선 패턴(4)을 형성한다. 이 제 1 재배선 패턴(4)은, 제 1 단자(3) 위로부터 보호 절연막(2) 위로 인출되는 도전 패턴이다.
그 후에, 도 6(b)에 나타내는 바와 같이 제 2 반도체 회로(도시 생략)가 형성된 제 1 반도체 디바이스 칩(5)을 준비한다. 제 1 반도체 디바이스 칩(5)은, 반도체 웨이퍼(1)의 디바이스 영역(A)보다도 작은, 예를 들면 실리콘 칩이며, 그 상 면에 보호 절연막(6)을 갖고 있다. 보호 절연막(6)에는, 제 1 반도체 디바이스 칩(5) 내부의 배선(도시 생략)에 접속되는 제 2 단자(7)를 노출하는 개구(6a)가 형성되어 있다. 또한, 그 보호 절연막(6) 위에는 제 2 단자(7) 위로부터 인출되는 제 2 재배선 패턴(8)이 형성되어 있다.
또한, 도 2(c)에 나타내는 바와 같이, 제 1 반도체 디바이스 칩(5)의 하면을 다이본딩제(접착제)(9)를 통하여 반도체 웨이퍼(1)의 반도체 디바이스 영역(A)의 중앙에 본딩한다.
다음으로, 도 3(a)에 나타내는 바와 같이, 에폭시, 폴리이미드와 같은 수지 절연층(10)을 반도체 웨이퍼(1) 상면 위에서 제 1 반도체 칩(5)보다도 10∼20㎛정도 높게 되도록 형성한다. 이에 따라, 제 1 반도체 칩(5)은 수지 절연막(10)에의해 피복된다.
수지 절연층(10)은, 반도체 웨이퍼(1) 위에 스핀 도포, 인쇄, 래미네이트법 등에 의해 형성된다. 예를 들면, 래미네이트법을 채용하는 경우에는 수지 절연층의 막 두께 등을 충분히 조정하고, 제 1 반도체 디바이스 칩(5) 위와 그 주위에 기포가 들어가지 않도록 연구할 필요가 있다.
또한, 수지 절연층(10)의 재료의 특성에 의해 수지 절연층(10) 표면의 평탄화가 곤란한 경우에는, 수지 절연층(10)을 반도체 웨이퍼(1) 위에 형성한 후에, 백 그라인드 기술을 이용한 기계적인 연마, 화학 기계 연마(CMP) 또는 폴리싱 등에 의해서 수지 절연층(10) 상면을 평탄화하는 것이 바람직하다. 예를 들면 에폭시 수지나 폴리이미드로 이루어지는 수지 절연층(10)을 반도체 웨이퍼(1) 위에 예를 들 면 120∼150㎛의 두께로 형성한 후에, 수지 절연층(10) 상면을 기계적 연마법 또는 화학 기계 연마법에 의해 평탄화된다.
다음으로, 도 3(b)에 나타내는 바와 같이, 수지 절연층(10) 중, 제 1 재배선 패턴(4)과 제 2 재배선 패턴(8) 위에 각각 직경 80∼100㎛의 비어 홀(관통공(貫通 孔))(10a)을 형성한다.
수지막 절연층(10)으로서 감광성 수지 재료를 선택하는 경우에는, 반도체 웨이퍼(1) 위의 수지 절연층(10)의 형성을 비감광(非感光) 광(光)의 환경 하에서 행한 후에, 비어 홀 형성용의 노광 마스크를 이용하여 수지 절연층(10)을 노광하고, 또한 탄산나트륨(NaCO3) 등의 무기 알칼리액을 이용해 현상함으로써 비어 홀(10a)이 용이하게 형성된다.
이러한 노광(露光), 현상(現像)에 의해서 비어 홀(10a)을 형성하면, 비어 홀(10a)은 상부가 넓게 되는 것 같은 테이퍼 형상이 되므로, 후술하는 비어 홀(10a) 내에서의 각종 처리가 용이하게 된다. 이 경우, 비어 홀(10a) 아래의 제 1 단자(3)가 제 1 재배선 패턴(4)으로 피복되어 있으므로, 제 1 단자(3)의 무기 알칼리액에 의한 부식이 방지된다.
한편, 수지 절연층(10)의 구성 재료로서 비감광성 재료를 선택하는 경우에는, 레이저 등의 고에너지를 수지 절연층(10)의 소정 위치에 조사함으로써 비어 홀(10a)을 형성하는 것이 적당하다. 비어 홀(10a)을 레이저에 의해 형성하는 경우에는, 비어 홀(10a) 아래에서는 제 1 단자(3)나 보호 절연막(2)이 경질 금속의 제 1 재배선 패턴(4)으로 피복되어 있으므로, 알루미늄, 동 등의 비교적 연질의 도전재로 이루어지는 제 1 단자(3)나 그 주변의 보호 절연막(2)이 레이저 조사에 의해서 제거되거나 열화(劣化)하는 우려는 없어진다.
또한, 비어 홀(10a)은 드릴링(drilling)으로 형성되는 경우도 있다.
다음으로, 도 3(c)에 나타내는 바와 같이, 수지 절연층(10)의 표면을 희석 용제에 의해 활성화하고, 그 후에 수지 절연층(10) 상면과 비어 홀(10a)의 내주면 및 저면 위에 금속막(11), 예를 들면 동막을 무전해 도금에 의해서 0.5∼1.0㎛의 두께로 형성한다. 그 정도 두께의 금속막(11)은, 도 1에 나타낸 외부 단자(105)를 도금으로 형성하는 경우에 비해서 지극히 짧은 시간으로 형성된다. 이 경우, 금속막(11)은 비어 홀(10a) 내에서 제 1 재배선 패턴(4) 위로 접속된다. 또한, 금속막은 다층 구조라 하더라도 좋다.
또한, 금속막(11)을 3∼5㎛정도의 두께로 형성하고 싶은 경우에는, 무전해 도금법에 의해서 일단 얇게 형성한 후에, 전해 도금법에 의해서 두껍게 형성하는 방법을 채용해도 좋다. 또한, 수지 절연층(10)이 에폭시 수지나 폴리이미드로 구성되는 경우에는, 수지 절연층(10) 상면과 비어 홀(10a) 내면의 위에서의 무전해 도금법에 의한 금속막(11)의 성장은 용이하다.
이 후, 도 4(a)에 나타내는 바와 같이, 금속막(11)을 포토리소그래피법에 의해 패터닝함으로써, 비어 홀(10a) 내의 금속막(11)을 비어(11a)로서 남기는 동시에, 수지 절연층(10) 상면의 금속막(11)의 패턴을 제 3 재배선 패턴(11b)으로서 적용한다. 이에 따라, 수지 절연층(10) 위의 복수의 제 3 재배선 패턴(11b)은, 각각 비어(11a) 및 제 2 재배선 패턴(8)을 통하여 제 1 반도체 디바이스 칩(5)의 단자(7)에 전기적으로 접속되고, 또한 비어(11a) 및 제 1 재배선 패턴(4)을 통하여 반도체 웨이퍼(1)의 단자(3)에 전기적으로 접속된다. 또한, 제 1 반도체 디바이스 칩(5)의 단자(6)는, 비어(11a)와 제 3 재배선 패턴(11b)을 통하여 반도체 웨이퍼(1)의 단자(3)에 전기적으로 접속되어 있다. 또한, 비어(11a)는 제 3 재배선 패턴(11b)에 연결되어 있지만, 연결되지 않은 부분이 있어도 좋다.
다음으로, 도 4(b)에 나타내는 바와 같이, 비감광성의 에폭시 수지를 수지 절연층(10)의 개구부(10a) 내에 스키지를 이용하거나 혹은 인쇄법에 의해 매립함으로써, 매립 절연층(12)을 형성한다. 이에 따라, 개구부(10a) 내에서 비어(11a)는 매립 절연층(12)에 의해 피복된다.
계속하여, 도 5(a)에 나타내는 바와 같이 감광성 에폭시 수지 또는 감광성 노볼락(novolak) 수지 등으로 이루어지는 절연성의 수지 커버막(13)을, 수지 절연층(10), 제 3 재배선 패턴(11b) 및 매립 절연층(12) 위에 형성한다. 수지 커버막(13)은, 스키지를 이용하거나 혹은 인쇄법에 의해 비감광 광의 분위기 중에서 수지 절연층(10) 위에 도포된다. 수지 커버막(13)은, 제 3 재배선 패턴(11b)의 부식을 방지하고, 제 3 재배선 패턴(11b)의 마이그레이션 쇼트를 방지한다.
또한, 수지 커버막(13)을 노광, 현상함으로써 패터닝해서 제 3 재배선 패턴(11b)의 콘택트부를 노출하는 개구(13a)를 형성한다.
그 후에, 도 5(b)에 나타내는 바와 같이, 땜납 범프 등의 외부 단자(14)를 수지 커버막(13)의 개구(13a)를 통하여 제 3 재배선 패턴(11b)에 접속한다. 이 경 우, 외부 단자(14)는, 수지 커버막(13) 개구(13a)의 안에 형성되므로, 위치 어긋남이 방지되거나, 혹은 위치 결정이 용이해진다. 이 경우, 노광, 현상에 의하면, 개구(13a)는 위가 넓어지는 테이퍼 형상이 되므로, 제 3 재배선 패턴(11b) 위의 볼 형상의 외부 단자(14)의 위치 결정과 접속은 용이하다.
이 후에, 도 5(b)에 나타낸 반도체 웨이퍼(1)의 반도체 회로 영역(A)끼리의 경계를 다이싱함으로써 반도체 웨이퍼를 복수의 제 2 반도체 디바이스 칩(1a)으로 분할함으로써, 도 7에 나타내는 바와 같은 MCP 형태의 반도체 장치가 복수 형성된다. 이 경우, 제 2 반도체 디바이스 칩(1a)의 측면은 수지 절연층(10)으로 피복되지 않고 노출된다.
또한, 반도체 웨이퍼(1)를 분할하기 전에, 그 하면을 기계 연마법 또는 화학 기계 연마법에 의해 연삭(硏削)해도 좋다.
이상과 같은 반도체 장치에 의하면, 제 2 반도체 디바이스 칩(1a) 상면에 형성된 수지 절연층(10) 중, 제 1 반도체 칩(5)의 주위에 비어 홀(10a)을 형성함과 동시에, 그 비어 홀(10a)의 내주면 및 저면에 형성된 도전막을 비어(11a)로서 사용하는 동시에 수지 절연층(10)의 상면에 그 도전막을 재배선 패턴(11b)으로서 사용하도록 하고 있다.
따라서, 비어 홀(10a) 내에 형성하려고 하는 비어(11a)의 형성이, 금속막(11)의 형성이라고 하는 공정에 의거하고 있으므로, 비어 홀을 완전히 매립하는 바와 같은 종래의 구조에 비해서 단시간에 형성할 수 있다.
또한, 비어(11a)를 구성하는 금속막(11) 중, 수지 절연층(10)의 상면 위에 형성된 부분은, 패터닝되어 재배선 패턴(11b)으로서 사용되고 있다. 이 때문에, 제 1 반도체 디바이스 칩(5)의 위쪽으로도 외부 단자(14)가 형성되고, 외부 단자(14)의 수를 종래보다도 늘릴 수 있고, 또한 외부 단자(14)의 협피치화가 완화된다.
또한, 비어(11a)와 재배선 패턴(11b)을 양쪽 모두 같은 금속막(11)으로 형성하고 있으므로, 각각을 따로따로 형성하는 경우에 비해서 처리량이 개선된다.
또한, 상기한 예에서는, 반도체 웨이퍼(1) 위에 제 1 반도체 디바이스 칩(5)을 접착하고, 그 후에 수지 절연층(10), 비어(11a), 제 3 재배선 패턴(11b), 보호 커버막(13), 외부 단자(14)를 형성한 후에 반도체 웨이퍼(1)를 분할하고 있다. 그러나, 반도체 웨이퍼(1)를 복수의 제 2 반도체 디바이스 칩(1a)으로 분할한 후에, 제 2 반도체 칩(1a) 위에 제 2 반도체 칩(5)을 접착하고, 그 후에 수지 절연층(10), 비어(11a), 제 3 재배선 패턴(11b), 보호 커버막(13), 외부 단자(14)를 형성해도 좋고, 이것에 의해서도 도 7에 도시한 바와 같은 구조의 반도체 장치가 형성된다. 이 경우에는, 제 2 반도체 디바이스 칩(1a)의 측면은 수지막(10)으로 피복된다.
또한, 도 8에 나타내는 바와 같이 수지 절연층(10)과 비어(11a)와 재배선 패턴(11b)을 갖는 배선 구조층을 2층 이상의 다층 구조로 해도 좋고, 이 경우에는, 최상(最上)의 수지 절연층(10) 위에 보호 커버막(13)과 외부 단자(14)가 형성된다. 이 경우, 상하의 재배선 패턴(11b)끼리는, 고속 신호 처리에 대응시켜 서로 교차하도록 배치된다. 이러한 다층 배선 구조는, 이하에 나타내는 실시예에서 채용해도 좋다.
(제 2 실시예)
제 1 실시예에서는, 비어(11a)와 재배선 패턴(11b)을 형성한 후에, 비어 홀(10a) 내에 매립 절연층(12)을 형성하고, 그 후에 수지 절연층(10) 위에 수지 커버막(13)을 형성하고 있다. 그러나, 매립 절연층(12)과 수지 커버막(13)을 동시에 형성해도 좋다.
예를 들면, 도 9(a)에 나타내는 바와 같이 감광성의 수지막(15), 예를 들면 에폭시 수지를 비어 홀(10a)　안과 수지 절연층(10) 위에 동시에 도포한 후에, 수지막(15)을 노광, 현상해서 제 3 재배선 패턴(11b)의 콘택트부를 노출하는 개구(15a)를 형성한다.
그 후에, 도 9(b)에 나타내는 바와 같이 외부 단자(14)를 수지막(15)의 개구(15a)를 통하여 재배선 패턴(11b)에 접합한다.
이것에 의하면, 비어 홀(10a) 내의 에폭시 수지는 매립 절연층으로서 사용되고, 수지 절연층(10) 위의 에폭시 수지는 수지 커버막으로서 사용되고, 매립 절연막층과 수지 커버막을 동시에 형성할 수 있어, 제 1 실시예에 비해서 절연막 형성 공정이 줄어들게 된다.
그 후에, 반도체 회로 영역(A)끼리의 경계를 절단함으로써, 도 10에 나타내는 바와 같은 반도체 장치가 형성된다. 이 경우, 제 2 반도체 디바이스 칩(1a)의 측면은 수지 절연층(10)으로 피복되지 않고 노출된다.
(제 3 실시예)
제 1 실시예에 나타낸 반도체 웨이퍼(1) 위에 제 1 재배선 패턴(4)을 형성하지 않는 경우에는, 이하와 같은 공정을 채용한다.
우선, 도 11(a), (b)에 나타내는 바와 같이 반도체 웨이퍼(1) 위의 보호 절연막(2)의 개구(2a) 내의 단자(3) 위에 선택적으로 니켈인(NiP), 니켈, 금 등으로 이루어지는 피복 도전층(16)을 무전해 도금법에 의해 3∼5㎛의 두께로 형성한다.
그 후에, 도 11(c)에 나타내는 바와 같이 제 1 실시예와 동일한 방법에 의해 반도체 웨이퍼(1) 위에 제 1 반도체 디바이스 칩(5)을 부착한다. 제 1 반도체 디바이스 칩(5)으로서, 그 상면의 보호 절연막(6)의 제 2 단자(7) 위에, 재배선 패턴이 아니고, NiP의 피복 도전층(17)이 형성된 구조의 것이 사용된다.
계속하여, 도 12(a)에 나타내는 바와 같이, 제 1 반도체 디바이스 칩(5)을 피복하도록 수지 절연층(10)을 반도체 웨이퍼(1) 위에 형성한다. 수지 절연층(10)의 형성과 그 평탄화에 대해서는, 제 1 실시예와 동일한 방법을 채용한다.
또한, 도 12(b)에 나타내는 바와 같이, 수지 절연층(10) 중 제 1 반도체 디바이스 칩(5) 위와 반도체 웨이퍼(1)의 각각의 단자(3, 7) 위의 피복 도전층(16, 17) 위에 비어 홀(10a)을 형성한다.
비어 홀(10a)은, 제 1 실시예에 나타낸 바와 동일한 방법을 채용한다. 즉, 수지 절연층(10)을 감광성 재료로 구성하는 경우에는 감광 및 현상에 의해 형성하고, 또는 비감광성 재료로 구성하는 경우에는 레이저 조사에 의해 형성한다. 이 경우, 비어 홀(10a)의 아래쪽에서 동이나 알루미늄으로 형성된 단자(3, 7)는 각각 피복 도전층(16, 17)에 의해 보호되어, 현상액이나 레이저에 직접 노출되는 일이 없고, 현상액이나 레이저에 의한 열화가 방지된다. 또한, 비어 홀(10a)은 드릴링에 의해 형성되어도 좋다.
이 후에, 도 13(a)에 나타내는 바와 같이 제 1 실시예와 동일한 공정을 거쳐, 비어 홀(10a) 내에 비어(11a)를, 수지 절연층(10) 위에 재배선 패턴(11b)을 각각 형성한다. 또한, 도 13(b)에 나타내는 바와 같이 매립 절연막(12), 커버 절연막(13), 외부 단자(14)를 형성한다. 또한, 매립 절연막(12), 커버 절연막(13)에 대해서는, 제 2 실시예에 나타낸 바와 같이 동일 수지막(15)으로 동시에 형성해도 좋다.
그 후에, 디바이스 영역(A)마다 반도체 웨이퍼(1)를 복수의 제 2 반도체 디바이스 칩(1a)으로 분할하면, 도 14에 나타내는 바와 같은 반도체 장치가 형성된다. 이 경우, 제 2 반도체 디바이스 칩(1a)의 측면은 수지 절연층(10)으로 피복되지 않고 노출된다.
이상의 공정에 의하면, 수지 절연층(10)에 비어 홀(10a)을 형성하기 위해서 사용되는 무기 알칼리의 단자(3, 7)로의 공급을 피복 도전층(16, 17)에 의해 방지할 수 있고, 또는 비어 홀(10a)을 형성하기 위해서 사용되는 레이저의 단자(3, 7)로의 조사를 피복 도전층(16, 17)에 의해서 방지할 수 있어, 단자(3, 7)의 열화가 방지된다.
또한, 제 1 반도체 칩(5)과 반도체 웨이퍼(1) 중 어느 한쪽 위에 재배선 패턴을 형성해도 좋지만, 재배선 패턴으로 피복되지 않은 단자(3, 7)에는 피복 도전층(16, 17)으로 피복할 필요가 있다.
(제 4 실시예)
도 6(b)에 나타낸 제 1 반도체 디바이스 칩(5)은, 수지 절연층(10) 상면의 재배선 패턴(11b)을 통하지 않고, 와이어나 땜납 볼을 통하여 반도체 웨이퍼(1)의 단자(3)에 접속되도록 해도 좋다.
예를 들면, 도 15에 나타내는 바와 같이 제 1 반도체 디바이스 칩(5)의 단자(7) 위에 재배선 패턴을 형성하지 않고 니켈인의 피복 도전층(17)을 형성하고, 그 피복 도전층(17)과 반도체 웨이퍼(제 2 반도체 디바이스 칩(1a)) 위의 재배선 패턴(4)을 와이어 본딩에 의해 금(도전성) 와이어(21)에 의해서 접속하는 구조를 채용해도 좋다. 이 경우에는, 제 1 반도체 디바이스 칩(5) 위에서 수지 절연층(10)에는 비어 홀(10a)이 형성되지 않는다.
또한, 도 16에 나타내는 바와 같이 제 1 반도체 디바이스 칩(5)의 단자(7) 위에 땜납 범프(외부 단자)(22)를 접속하고, 그 땜납 범프(22)를 반도체 웨이퍼(1)(제 2 반도체 디바이스 칩(1a)) 위의 재배선 패턴(4) 위에 접속하도록 해도 좋다. 이 경우에도, 제 1 반도체 디바이스 칩(5) 위에서는 수지 절연층(10) 안에 비어 홀(10a)이 형성되지 않는다.
도 15, 도 16에 나타낸 수지 절연층(10) 중 제 1 반도체 디바이스 칩(5) 위쪽에는 비어 홀(10a)은 형성되지 않지만, 수지 절연층(10) 위에는 재배선 패턴(11b)이 형성되고 그 위에 외부 단자(14)가 접합된다.
따라서, 수지 절연층(10) 위의 외부 단자(14)의 형성 영역은 종래보다도 넓게 되고, 외부 단자(14)의 수를 종래보다도 늘릴 수 있고, 또한 외부 단자(14)의 협피치화가 완화된다.
이상 설명한 바와 같이 본 발명에 의하면, 크기가 다른 제 1 및 제 2 반도체 칩을 적층한 구조의 반도체 장치에서, 제 2 반도체 칩 위에 제 1 반도체 칩을 피복하는 절연막을 형성하고, 절연막에 홀을 형성하고, 홀 안에 막 형상의 비어를 형성하고, 절연막 위의 배선 패턴을 형성했으므로, 비어를 단시간에 형성할 수 있고, 게다가 배선 패턴과 비어를 동일 도전막에 의해서 구성할 수 있어, 막의 형성 공정을 줄일 수 있다.
또한, 절연막 위의 배선 패턴을 제 1 반도체 칩 위에 인출하여 그 위에 외부 단자를 형성했으므로, 절연막 위에서의 복수의 외부 단자의 협피치화를 억제할 수 있고, 게다가 외부 단자의 수를 늘릴 수 있다.
또한, 홀 내의 비어를 절연막으로 피복함으로써 비어의 부식을 방지할 수 있고, 또한 절연막 위의 제 1 배선 패턴 중 외부 단자와 접속하는 부분을 제외하고 다른 절연막으로 피복함으로써, 제 1 배선 패턴의 마이그레이션 쇼트, 부식을 방지할 수 있다.

Claims (20)

  1. 일면(一面)에 제 1 단자를 갖는 제 1 반도체 칩과,
    상기 제 1 반도체 칩보다 크고, 상기 제 1 반도체 칩이 중첩되며 또한 일면에 제 2 단자를 갖는 제 2 반도체 칩과,
    상기 제 2 반도체 칩 위에 형성되어 상기 제 1 반도체 칩을 피복하는 절연막과,
    상기 절연막에 형성되는 복수의 홀과,
    상기 홀의 내주면 및 저면(底面)에 막 형상으로 형성된 도전막으로 이루어지며, 상기 제 1 단자와 상기 제 2 단자의 적어도 한쪽에 전기적으로 접속되는 도전성 비어와,
    상기 절연막의 상면 위에 형성된 상기 도전막의 일부로 이루어지는 제 1 배선 패턴과,
    상기 제 1 배선 패턴 위에 형성된 외부 단자를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 단자와 상기 제 2 단자를 같은 방향으로 하여 상기 제 1 반도체 칩이 상기 제 2 반도체 칩 위에 탑재되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 1 단자는 상기 제 2 반도체 칩의 상기 제 2 단자와 도전성 와이어를 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 반도체 칩의 상기 제 1 단자는 상기 제 1 배선 패턴, 상기 비어를 통하여 상기 제 2 반도체 칩의 상기 제 2 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 반도체 칩은 접착제를 통하여 상기 제 2 반도체 칩에 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 제 1 단자를 갖는 면과 상기 제 2 단자를 갖는 면을 서로 대향시켜 중첩되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 칩 위에서는 상기 제 2 단자에 전기적으로 접속되는 제 3 배선 패턴이 형성되고, 또한 이 제 3 배선 패턴에는 상기 제 1 반도체 칩의 상기 제 1 단자가 도전재를 통하여 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 단자와 상기 제 2 단자의 적어도 한쪽 위에는 제 2배선 패턴이 형성되고, 상기 비어는 그 제 2 배선 패턴 위에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 단자, 상기 제 2 단자의 적어도 한쪽은 피복 도전층을 통하여 상기 비어에 접속되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 비어와 상기 제 1 배선 패턴은 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 홀 내에서 상기 비어는 절연막에 의해서 매립되는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 배선 패턴은 상기 외부 단자와의 접속 부분을 제외하고 상기 절연막 위에서 커버 절연막에 의해 피복되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 홀 내에서 상기 비어의 위와 상기 제 1 배선 중의 상기 외부 단자의 접속 부분을 제외한 영역 위에 동일 절연막으로 피복되는 것을 특징으로 하는 반도체 장치.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 칩의 측면은 노출되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 1 단자를 갖는 제 1 반도체 칩을 이것보다 크고, 또한 제 2 단자를 갖는 반도체 기판 위에 부착하는 공정과,
    상기 제 1 반도체 칩을 피복하는 절연막을 상기 반도체 기판 위에 형성하는 공정과,
    상기 절연막에 홀을 형성하는 공정과,
    상기 홀의 내주면 및 저면 위와 상기 절연막 위에 도전막을 형성하는 공정과,
    상기 도전막을 패터닝해서 상기 홀의 내주면 및 저면 위에는 비어로서 남기고, 상기 절연막 위에서는 배선을 형성하는 공정과,
    상기 제 1 배선 위에 외부 단자를 접속하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 단자와 상기 제 2 단자의 적어도 한쪽 위에 금속 패턴을 형성하고, 이 금속 패턴 위에 상기 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 금속 패턴은 배선 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 홀의 형성은 레이저 조사법, 포토리소그래피법, 드릴링법 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 15 항 내지 제 17 항의 어느 한 항에 있어서,
    상기 도전막은 도금법에 의해 형성된 금속막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 15 항 내지 제 17항 중 어느 한 항에 있어서,
    상기 절연막은 에폭시 수지 또는 폴리이미드 수지인 것을 특징으로 하는 반도체 장치의 제조 방법.
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