TWI469292B - 應用雙層引線框架的堆疊式功率半導體裝置及其製備方法 - Google Patents

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Description

應用雙層引線框架的堆疊式功率半導體裝置及其製備方法
本發明一般涉及一種倒裝晶片的功率半導體裝置及方法，更確切的說，本發明涉及一種利用倒裝晶片的封裝方式並應用雙層引線框架的所製備的包含金屬氧化物半導體場效應電晶體的堆疊式功率半導體裝置及其製造方法。
隨著積體電路相關製造工藝的發展以及晶片按照比例尺寸縮小的趨勢，裝置熱傳導工程在半導體工藝和裝置性能改善方面所起的作用越來越明顯，如何使最終所獲得的封裝體具有最小尺寸，或者說使內部封裝的晶片尺寸最大，這是對半導體行業的一個挑戰。在一些特殊的晶片類型上，如一些應用於功率晶片上的DC-DC裝置，通常將N型的高端和低端電晶體封裝在同一封裝體內。
通常，在半導體裝置的複雜製備工藝流程中，尤其是封裝過程中，晶片存在各種各樣的熱傳導設計方式，由於裝置尺寸的逐步縮小，很多散熱方式相對較佳的封裝形式對裝置的性能是有改善的。第1圖及第2A-2E圖是在當前技術中一種將兩個晶片封裝在一個堆疊式半導體裝置內的透視結構示意圖，第2A圖是第1圖中封裝體100沿A-A線的橫截面結構示 意圖，第2B圖是第1圖中封裝體100沿B-B線的橫截面結構示意圖，第2C圖是第1圖中封裝體100沿C-C線的橫截面結構示意圖。第1圖是封裝體100的俯視透視示意圖，頂層金屬片101a、101b與第2A-2B圖中的第一晶片111正面的電極電性連接，該金屬片101a、101b作為電極導出端子的同時還用於散熱。第2B-2C圖中金屬片102a、102b位於第一晶片111之下並與第一晶片111背面的部分電極電性連接，同時金屬片102a、102b還與第二晶片112正面的電極電性連接，而第二晶片112背面的電極則與底層金屬片103焊接，金屬片103不僅是連接晶片112的電極至外界的信號端子，還作為散熱片。第2E圖是封裝體100的仰視結構示意圖，引腳103a、103b、103c、103d分佈在金屬片103的四周，並且引腳103a連接在金屬片103上。參見第2C圖，其中引腳103b、103d分別通過具有向上延伸並大概靠近金屬片102a所在平面的延伸部分103e、103f而與金屬片101a、101b焊接。為了便於解釋和簡潔的進行示意，將第一晶片111的電極與金屬片101a、101b、102a焊接的焊接材料在第2A-2C圖中並未進行圖示，同樣將第二晶片112的電極與金屬片102a、102b、103a焊接的焊接材料在第2A-2C圖中並未進行圖示。
另外，金屬片101a與金屬片101b具有垂直方向上的高度差，金屬片101a與金屬片101b並不處於同一平面。因此，第2D圖所示的封裝體100的俯視結構中，金屬片101b所在的位置低於金屬片101a所在位置，所以金屬片101b被塑封在封裝體100內，而金屬片101a的頂面則外露於封裝體100的塑封料之外。在第2B圖中，為了避免金屬片102b觸及到第一晶片111的背面，還設置了與金屬片102b在垂直方向上的位置比金屬片102a的位置 低。
實際上，上述案例在封裝體的裝置熱性能和電性能上並未達到最佳，尤其是針對應用於功率裝置的垂直式半導體裝置類型而言。基於將兩個晶片或更多的晶片進行堆疊封裝，以求所獲得的封裝體的晶片尺寸最大或封裝體最小，提出了本發明所提供的各種實施例，主要包括半導體的封裝結構和製備該類結構的製備流程方法。
鑒於上述所提及的問題，本發明提出了一種應用雙層引線框架的堆疊式功率半導體裝置，包括：一底層基座、一聯接片及一頂層基座；以及一第一晶片及一第二晶片；其中，底層基座進一步包含第一基座及設置在第一基座附近並與第一基座分離斷開的第二基座、第三基座，且第一晶片倒裝連接(或焊接)在第一基座與第二基座上；以及所述聯接片堆疊在第一晶片上，且聯接片的底面與第一晶片的背面連接，聯接片還包含與聯接片連接並向下彎折的一第一延伸結構，該第一延伸結構延伸至第三基座的頂面並與之連接；以及所述頂層基座所包含的第五基座靠近頂層基座所包含的第四基座，第四基座、第五基座彼此分離斷開，第四基座堆疊在第二晶片上，第二晶片的背面與第四基座的頂面連接，且第二晶片倒裝連接在聯接片上；以及聯接片所設置的一個缺口延展至第二晶片正面的部分電極之下，並進一步利用一鍵合引線將第二晶片位於缺口處的該部分電極電性連接到延伸至所述缺口上方的第五基座的頂面上，所述鍵合引線位於該缺口中。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第一晶片的第一電極、第二電極均設置在第一晶片的正面，第一晶片的第三電極設置在第一晶片的背面；以及第二晶片的第一電極、第二電極均設置在第二晶片的正面，第二晶片的第三電極設置在第二晶片的背面。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第一基座的頂面設置有凸出於第一基座頂面的第一基島區，第二基座的頂面設置有凸出於第二基座頂面的第二基島區；以及聯接片的頂面設置有凸出於聯接片頂面的第三基島區。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第一基島區與第一晶片的第一電極連接，第二基島區與第一晶片的第二電極連接，第三基島區與第二晶片的第一電極連接；以及所述第二晶片位於缺口處的該部分電極為第二晶片的第二電極，所述鍵合引線將第二晶片的第二電極電性連接到延伸至所述缺口上方的第五基座的頂面上。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第四基座還包含與第四基座連接並向下彎折的一第二延伸結構，所述第五基座還包含與第五基座連接並向下彎折的一第三延伸結構；並且所述第二、第三延伸結構延伸至底層基座所在的平面，用於使連接在第二、第三延伸結構上的引腳與連接在第二基座、第三基座上的引腳位於同一平面。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其 中，所述第一晶片為一低端的MOSFET，所述第二晶片為一高端的MOSFET；並且第一晶片的第一電極為源極、第一晶片的第二電極為柵極，第一晶片的第三電極為漏極，以及第二晶片的第一電極為源極、第二晶片的第二電極為柵極，第三晶片的第三電極為漏極。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第一基島區、第三基島區均為L型的立體結構。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第一晶片通過連接凸塊倒裝連接在第一基座與第二基座上，第二晶片通過連接凸塊倒裝連接在聯接片上。
上述的應用雙層引線框架的堆疊式功率半導體裝置，其中，所述第四基座、第五基座位於同一平面。
本發明還提供一種應用雙層引線框架製備堆疊式功率半導體裝置的方法，主要包括以下步驟：提供一包含多個底層基座的第一引線框架；將多個第一晶片相對應的倒裝連接在第一引線框架所包含的多個底層基座上；將多個聯接片相對應的堆疊在所述多個第一晶片上並分別與第一晶片連接；提供一包含多個頂層基座的第二引線框架；將多個第二晶片相對應的連接在第二引線框架所包含的多個頂層基座上；翻轉所述第二引線框架，並將多個第二晶片相對應的倒裝連接在多個聯接片上；利用塑封料塑封所述第一引線框架、多個第一晶片、多個聯接片、第二引線框架、多個第二晶片；對塑封料及第一引線框架、第二引線框架進行切割。
上述的方法，其中，底層基座由第一基座、第二基座、第 三基座所構成，並且第二基座、第三基座設置在第一基座附近並與第一基座分離斷開。
上述的方法，所述聯接片還包含與聯接片連接並向下彎折的一第一延伸結構，在將多個聯接片相對應的堆疊在所述多個第一晶片上並與分別與第一晶片連接的過程中，聯接片的底面與第一晶片的背面連接(或稱之為焊接)，且該第一延伸結構延伸至第三基座的頂面並與之連接。
上述的方法，其中，所述頂層基座所包含的第四基座、第五基座彼此分離斷開並位於同一平面，在將多個第二晶片相對應的連接在第二引線框架所包含的多個頂層基座上的過程中，第二晶片的背面與第四基座的頂面連接。
上述的方法，其中，在將多個第二晶片相對應的連接在第二引線框架所包含的多個頂層基座上的步驟中，還包括通過鍵合引線將第二晶片正面的部分電極電性連接到第四基座附近的第五基座的頂面上的步驟。
上述的方法，其中，在翻轉所述第二引線框架並將多個第二晶片相對應的倒裝連接在多個聯接片上的過程中，所述的第二晶片正面的所述部分電極位於聯接片所設置的一個缺口之上，以及第五基座的頂面位於所述缺口之上，並且所述鍵合引線位於該缺口之中。
上述的方法，其中，所述第一晶片的第一電極、第二電極均設置在第一晶片的正面，第一晶片的第三電極設置在第一晶片的背面；以及第二晶片的第一電極、第二電極均設置在第二晶片的正面，第二晶片 的第三電極設置在第二晶片的背面。
上述的方法，其中，第一基座的頂面設置有凸出於第一基座頂面的第一基島區，第二基座的頂面設置有凸出於第二基座頂面的第二基島區；以及聯接片的頂面設置有凸出於聯接片頂面的第三基島區。
上述的方法，其中，在將多個第一晶片相對應的倒裝連接在第一引線框架所包含的多個底層基座上的過程中，第一基島區與第一晶片的第一電極連接，第二基島區與第一晶片的第二電極連接。
上述的方法，其中，在翻轉所述第二引線框架並將多個第二晶片相對應的倒裝連接在多個聯接片上的過程中，所述第三基島區與第二晶片的第一電極連接。
上述的方法，其中，在完成翻轉所述第二引線框架，並將多個第二晶片相對應的倒裝連接在多個聯接片上之後，第四基座還包含與第四基座連接並向下彎折的一第二延伸結構，第五基座還包含與第五基座連接並向下彎折的一第三延伸結構；並且第二、第三延伸結構延伸至底層基座所在的平面，用於使連接在第二、第三延伸結構上的引腳與連接在第二基座、第三基座上的引腳位於同一平面。
上述的方法，其中，所述第一晶片為一低端的MOSFET，所述第二晶片為一高端的MOSFET；並且第一晶片的第一電極為源極、第一晶片的第二電極為柵極，第一晶片的第三電極為漏極，以及第二晶片的第一電極為源極、第二晶片的第二電極為柵極，第三晶片的第三電極為漏極。
上述的方法，其中，所述第一基島區、第三基島區均為L型的立體結構。
上述的方法，其中，所述第一晶片通過連接(或焊接)凸塊倒裝連接在第一基座與第二基座上，第二晶片通過連接凸塊倒裝連接在聯接片上。
上述的方法，其中，第一引線框架與第二引線框架各自的邊緣處均設置有定位孔，在翻轉所述第二引線框架並將多個第二晶片相對應的倒裝連接在多個聯接片上的過程中，通過第一引線框架的定位孔與第二引線框定位孔進行對準定位，以保持第一引線框架與第二引線框在垂直方向上準確定位。
本領域的技術人員閱讀以下較佳實施例的詳細說明，並參照附圖之後，本發明的這些和其他方面的優勢無疑將顯而易見。
100‧‧‧封裝體
101a/101b/102a/102b/103‧‧‧金屬片
103a103b/103c/103d/202c/203c/241c/242c‧‧‧引腳
103e/103f‧‧‧延伸部分
111/210‧‧‧第一晶片
112/230‧‧‧第二晶片
200/200’/240’‧‧‧底層基座
201‧‧‧第一基座
201a/202a/203a/220a/241d/242d‧‧‧頂面
201’a/220’a‧‧‧第一縱向邊緣
201”a/201b-1/210a-1/220”a/220b-1‧‧‧橫向延伸部分
201b‧‧‧第一基島區
201b-2/201”b/210a-2/220”b/220b-2/230a-2‧‧‧縱向延伸部分
201’b/220’b‧‧‧第一橫向邊緣
201’c/220’c‧‧‧第二縱向邊緣
201’d/220’d‧‧‧第二橫向邊緣
201’e/220’e‧‧‧第三縱向邊緣
202‧‧‧第二基座
202b‧‧‧第二基島區
203‧‧‧第三基座
204/205/206‧‧‧切割口
210a/230a‧‧‧第一電極
210b/230b‧‧‧第二電極
210c/230c‧‧‧第三電極
220/220’‧‧‧聯接片
220b‧‧‧第三基島區
220c‧‧‧第一延伸結構
220d241a/242a/‧‧‧底面
220’f‧‧‧第三橫向邊緣
220e‧‧‧缺口
240‧‧‧頂層基座
241‧‧‧第四基座
241b‧‧‧第二延伸結構
242‧‧‧第五基座
242b‧‧‧第三延伸結構
250‧‧‧鍵合引線
260‧‧‧堆疊式功率半導體裝置
300‧‧‧第一引線框架
300A‧‧‧第一引線框架的正面
300B‧‧‧第一引線框架的背面
302/402/502‧‧‧定位孔
400‧‧‧載帶
400’‧‧‧載帶片
500‧‧‧第二引線框架
500A‧‧‧第二引線框架500的正面
500B‧‧‧第二引線框架500的背面
參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用於說明和闡述，並不構成對本發明範圍的限制。
第1圖是背景技術中所公開的先前技術的一種堆疊式半導體裝置。
第2A圖是背景技術中堆疊式半導體裝置沿A-A線的橫截面結構示意圖。
第2B圖是背景技術中堆疊式半導體裝置沿B-B線的橫截面結構示意圖。
第2C圖是背景技術中堆疊式半導體裝置沿C-C線的橫截面結構示意圖。
第2D圖是背景技術中堆疊式半導體裝置的俯視結構示意圖。
第2E圖是背景技術中堆疊式半導體裝置的仰視結構示意圖。
第3A圖是在本發明中底層基座的立體結構示意圖。
第3B圖是在本發明中底層基座的俯視平面結構示意圖。
第3C圖是在本發明中第一晶片立體結構示意圖。
第3D圖是將第一晶片倒裝焊接在底層基座所包含的第一基座、第二基座上的立體結構示意圖。
第3E圖是在本發明中聯接片的立體結構示意圖。
第3F圖是將聯接片堆疊在第一晶片上並與第一晶片焊接後的立體結構示意圖。
第3G圖是將第二晶片焊接在頂層基座上的立體結構示意圖。
第3H圖是將第二晶片焊接在頂層基座上並將第二晶片、頂層基座進行翻轉後的立體結構示意圖。
第3I圖是將翻轉後的第二晶片、第四基座進行堆疊焊接在聯接片的立體結構示意圖，同時也是本發明的堆疊式功率半導體裝置的整體結構透視示意圖。
第4A圖是包含多個底層基座的第一引線框架的俯視結構示意圖。
第4B圖是包含多個聯接片的載帶的結構示意圖。
第4C圖是包含多個頂層基座的第二引線框架的結構示意圖
第4D圖是將第二引線框架進行翻轉並與第一引線框架在垂直方向上進行定位，以將第二引線框架、第一引線框架進行聯合的結構示意圖。
第3I圖是本發明的堆疊式功率半導體裝置260的立體結構透視示意圖，其中，底層基座200由第一基座201、第二基座202、第三基座203， 第二基座202、第三基座203設置在第一基座201附近並與第一基座201分離斷開。第一晶片210利用倒裝焊接(Flip chip)技術焊接在底層基座200上，具體而言，第一晶片210是與第一基座201、第二基座202直接接觸並焊接在一起。聯接片220進一步堆疊在第一晶片210上，聯接片220還包含與聯接片220連接並向下彎折的一第一延伸結構220c，該第一延伸結構220c延伸至與第三基座203接觸並與之焊接；頂層基座240所包含的第五基座242靠近頂層基座240所包含的第四基座241，第四基座241、第五基座242彼此分離斷開，第四基座241堆疊在第二晶片230上並與之焊接，且第二晶片230倒裝焊接在聯接片220上；聯接片220所設置的一個缺口220f延展至設置在第二晶片230正面的部分電極之下，並進一步利用一鍵合引線250將第二晶片230位於缺口220f處的該部分電極電性連接到延伸至缺口220f上方的第五基座242的頂面上，鍵合引線250位於該缺口220f中。第3I圖中，第四基座241還包含與第四基座241連接並向下彎折的第二延伸結構241b(第3I圖並未示出，在下文將有所提及)，第五基座242還包含與第五基座242連接並向下彎折的第三延伸結構242b，第二延伸結構241b、第三延伸結構242b延伸至底層基座200所在的平面。在第二延伸結構241b上連接有多個引腳241c，在第三延伸結構242b上連接有引腳242c，在第二基座202上連接有引腳202c、在第三基座203上連接有多個引腳203c。由於第二延伸結構241b、第三延伸結構242b延伸至底層基座200所在的平面，則引腳241c、242c與底層基座200及引腳202c、203c位於同一平面，保持它們具有共面性，以便通過SMT技術將堆疊式功率半導體裝置260安裝在PCB電路板上後具備良好的可靠性。
為了簡潔起見，在本發明的堆疊式功率半導體裝置260的透視結構中，並未將塑封料在第3I圖中體現出來。其實，堆疊式功率半導體裝置260還進一步包括用於將底層基座200、聯接片220、鍵合引線250、頂層基座240、第一晶片210、第二晶片230包覆起來的塑封體。並且第一基座201、第二基座202、第三基座203的底面及引腳241c、242c、202c、203c的底面均外露於塑封體從而作為第一晶片210、第二晶片230與外界進行信號連接的端子，同時還作為散熱的途徑；第四基座241、第五基座242可以選擇外露於塑封體也可以選擇被塑封體包覆，由於該技術在本領域中已經被技術人員所熟知，因此不再詳加贅述。
為了進一步理解第3I圖示意的立體結構透視示意圖，對構成本發明的堆疊式功率半導體裝置260的各個部件進行詳細描述，參見第3A-3H圖。第3A圖中，底層基座200包含第一基座201及設置在第一基座201附近並與第一基座201分離斷開的第二基座202、第三基座203。在一種實施方式中，第一基座201大致上為L型的立體結構，如第3B圖所示。第一基座201的L型結構由第一縱向邊緣201'a、第一橫向邊緣201'b、第二縱向邊緣201'c、第二橫向邊緣201'd、第三縱向邊緣201'e、第三橫向邊緣201'f所圍成；由第一縱向邊緣201'a、第三縱向邊緣201'e、第三橫向邊緣201'f圍成。第一基座201的橫向延伸部分201"a位於第一橫向邊緣201'b與第二橫向邊緣201'd之間，第一基座201的縱向延伸部分201"b位於第一縱向邊緣201'a與第三縱向邊緣201'e之間。如果定義X軸、Y軸的方向(第3A圖所示，下文內容方向定義相同)，則橫向延伸部分201"a沿正X軸方向延伸，縱向延伸部分201"b 沿負Y軸的方向延伸。其中第三基座203靠近第二縱向邊緣201'c並沿著第二縱向邊緣201'c延伸，第二基座202沿著靠近第二橫向邊緣201'd與第三縱向邊緣201'e的位置設置(也即位於橫向延伸部分201"a與縱向延伸部分201"b所形成的夾角中)。在一種實施例中，第一基座201、第二基座202、第三基座203原本鑄造連接在一起，通過第二基座202與第一基座201之間的切割口205，以及第三基座203與第一基座201、第二基座202之間的切割口204，還有第二基座202與第三基座203之間的切割口206，將第一基座201、第二基座202、第三基座203三者分割開。此外，第3A圖中，第一基座201的頂面201a還設置有凸出於第一基座頂面201a的第一基島區201b，第二基座202的頂面還設置有凸出於第二基座202頂面202a的第二基島區202b，在一種實施方式中，第一基島區201b為類似於第一基座201的L型的立體結構，第一基島區201b的橫向延伸部分201b-1與第一基座201的橫向延伸部分201"a方向一致，第一基島區201b的縱向延伸部分201b-2與第一基座201的縱向延伸部分201"b方向一致，參見第3B圖所示。上述設置第一基座201與第二基座202、第三基座203的位置關係的方式，還有多種方案可以替換，因此上述所羅列的底層基座200的技術特徵或結構模型只是基於本發明精神的一種優選實施方式，其並不作為限制。
參見第3C圖所示，在一種實施方式中，第一晶片210為一個垂直式的低端功率MOSFET，第一晶片210的第一電極210a、第二電極210b均設置在第一晶片210的正面，第一晶片210的第三電極210c設置在第一晶片210的背面。第一電極210a、第二電極210b、第三電極210c分別為源極、 柵極、漏極。設置在第一晶片210的正面的第一電極210a的形狀大致上也為L型，第一電極210a與第二電極210b通過鈍化層隔離。正常情況下，第一電極210a的橫向延伸部分210a-1沿正X軸方向延伸，縱向延伸部分210a-2沿正Y軸的方向延伸。參見第3D圖所示，將第一晶片210倒裝焊接在底層基座200上，具體而言，第一晶片210的第一電極210a與第一基座201頂面201a的第一基島區201b焊接，第一晶片210的第二電極210b與第二基座202頂面202a的第二基島區202b焊接，焊接方式可以通過焊錫膏、導電銀漿進行焊接或利用共晶焊技術等。對比第3A圖與第3C、3D圖，在倒裝焊接技術過程中第一晶片210需要進行翻轉，第一晶片210翻轉後的情況下，第一電極210a的橫向延伸部分210a-1依然沿正X軸方向延伸，縱向延伸部分210a-2則沿負Y軸的方向延伸。則第一晶片210倒裝後，大致為L型的第一電極210a可以在外形上剛好與L型的第一基島區201b相適配(第一電極210a的橫向延伸部分210a-1剛好位於第一基島區201b的橫向延伸部分201b-1的正上方，第一電極210a的縱向延伸部分210a-2剛好位於第一基島區201b的縱向延伸部分201b-2的正上方)，以保持第一電極210a與第一基島區201b有較好的電性接觸，而且即使第一晶片210在倒裝焊接的過程中有任何微小的偏移量(橫向或縱向)，第一電極210a與底部基座的其他部位也不至於發生接觸，但這同時也要求第一基島區201b的尺寸小於第一電極210a的尺寸。進一步而言，在另一個實施方式中，第一基座201的頂面201a所設置有凸出於第一基座頂面201a的第一基島區201b還可以被其他的焊接連接結構所代替，例如，如果以焊接凸塊(Solder Bumping)替換第一基島區201b、第二基島區202b而 將第一晶片210倒裝焊接到底層基座200上，即假設第一基島區201b、第二基島區202b並不存在，而利用焊接凸塊將第一電極210a焊接至第一基座201頂面201a上，利用焊接凸塊將第二電極210b焊接至第二基座202頂面202a上，這同樣是一種可選擇的實施方式，同樣，第二基座202的頂面所設置有凸出於第二基座202頂面202a的第二基島區202b也可以被其他的焊接連接結構所代替。因此，上述第一晶片210與底層基座200的倒裝焊接方式，只是作為敍述說明所用，並不構成限制。
為了進一步理解聯接片220的結構，參見第3E圖所示，在一種實施方式中，事實上聯接片220的外形大致上也是L型，聯接片220包含與聯接片220連接並向下彎折的第一延伸結構220c，如第3E圖所示。聯接片220的L型結構由第一縱向邊緣220'a、第一橫向邊緣220'b、第二縱向邊緣220'c、第二橫向邊緣220'd、第三縱向邊緣220'e、第三橫向邊緣220'f所圍成；聯接片220的橫向延伸部分201"a位於第一橫向邊緣220'b與第三橫向邊緣220'f之間，聯接片220的縱向延伸部分220"b位於第二縱向邊緣220'c與第三縱向邊緣220'e之間。聯接片220的橫向延伸部分220"a沿負X軸方向延伸，聯接片220的縱向延伸部分220"b沿負Y軸方向延伸，而且聯接片220上還設置有一個缺口220e，缺口220e由聯接片220的頂面220a貫穿至底面220d。其中第一延伸結構220c沿著並沿著第二縱向邊緣220'c設置，缺口220e沿著第三縱向邊緣220'e與第三橫向邊緣220'f的位置設置(也即位於橫向延伸部分220"a與縱向延伸部分220"b所形成的夾角中)。聯接片220的頂面220a還設置有凸出於聯接片220頂面220a的第三基島區220b，在一種實施方式中，第三基島區220b 為類似於聯接片220的L型的立體結構，第三基島區220b的橫向延伸部分220b-1與聯接片220的橫向延伸部分220"a方向一致沿負X軸方向延伸，第三基島區220b的縱向延伸部分220b-2與聯接片220的縱向延伸部分220"b方向一致沿負Y軸方向延伸，參見第3E圖所示。
參見第3F圖所示，將聯接片220相對應的堆疊在第一晶片210上並與第一晶片220焊接，具體而言，利用焊錫膏或導電銀漿或其他類型的焊接技術，將聯接片220的底面220d與第3D圖所示的第一晶片210的背面焊接(即與第三電極210c焊接)，並且該過程中，該第一延伸結構220c還延伸至第三基座203的頂面203a並與之焊接(同樣可採用焊錫膏或導電銀漿或其他類型的焊接技術)。
參見第3G圖所示，第二晶片230為一個垂直式的高端功率MOSFET，第二晶片230的第一電極230a、第二電極230b均設置在第二晶片230的正面，第二晶片230的第三電極230c設置在第二晶片230的背面。設置在第二晶片230的正面的第一電極230a的形狀大致上也為L型，第一電極230a與第二電極230b通過鈍化層隔離。第一電極230a、第二電極230b、第三電極230c分別為源極、柵極、漏極。正常情況下，第一電極230a的橫向延伸部分230a-1沿負X軸方向延伸，第一電極230a的縱向延伸部分230a-2沿正Y軸的方向延伸。參見第3G圖所示，將第二晶片230焊接在頂層基座240上，頂層基座240所包含的第五基座242靠近頂層基座240所包含的第四基座241，在一個實施例中，第四基座241、第五基座242位於同一平面，並且第四基座241、第五基座242彼此分離斷開。具體而言，第二晶片230的第三電 極230c焊接在第四基座241底面241a上，焊接方式可以通過焊錫膏、導電銀漿進行焊接或利用共晶焊技術等。第三晶片230的第二電極230b通過鍵合引線250電性連接到第五基座242底面242a上。對比第3G圖與第3H圖，在將第二晶片230倒裝焊接到聯接片220上的過程中，第二晶片230連同頂層基座240需要進行翻轉，在第二晶片230翻轉後的情況下，第一電極230a的橫向延伸部分230a-1依然沿負X軸方向延伸，縱向延伸部分230a-2則沿負Y軸的方向延伸。第二晶片230連同頂層基座240整體性進行倒裝後，大致為L型的第一電極230a可以在外形上剛好與L型的第三基島區201b相適配(第一電極230a的橫向延伸部分230a-1剛好位於第三基島區220b的橫向延伸部分220b-1的正上方，第一電極230a的縱向延伸部分230a-2剛好位於第三基島區220b的縱向延伸部分220b-2的正上方)，參見第3F-3I圖所示，以保持第一電極230a與第三基島區220b有較好的電性接觸，而且即使第二晶片230連同頂層基座240在倒裝焊接的過程中有任何微小的偏移量(橫向或縱向)，第一電極230a與聯接片220的其他部位也不會發生接觸，這同樣也要求第三基島區220b的尺寸小於第一電極230a的尺寸，將第一電極230a焊接至第三基島區220b的焊接方式可以通過焊錫膏、導電銀漿進行焊接或利用共晶焊技術等。在另一個實施方式中，聯接片220的頂面220a所設置有凸出於聯接片220頂面220a的第三基島區220b還可以被其他的焊接連接結構所代替，例如，以焊接凸塊替換第三基島區220b而將第二晶片230倒裝焊接到聯接片220上，假設第三基島區220b並不存在，而直接利用焊接凸塊將第一電極230a焊接至第三基座220頂面220a上，這同樣是一種可選擇的實施方式。
由於聯接片220設置有一個缺口220e(第3E、3I圖所示)，將第二晶片230連同頂層基座240整體翻轉後，即是完成倒裝工藝後，第一電極230a焊接至第三基島區220b，而該缺口220e則延展至第二晶片230正面的至少部分電極之下，同時第五基座242的底面242a延伸至缺口220e之上，由於第二晶片230連同頂層基座240整體翻轉，所以第四基座241、第五基座241所分別包含的底面241a、242a最終朝下，而各自的頂面241d、242d則最終朝上。在一個實施方式中，第二晶片230翻轉倒裝焊接在聯接片200上的過程中，位於缺口220e處的該部分電極為第二晶片230的第二電極230b，也即第二電極230b位於該缺口220e之上，換言之，缺口220e延展至第二晶片230正面的第二電極230b(柵極)之下。其作用是，避免第二電極230b被聯接片220擋住而無法導出，鍵合引線250將第二晶片230位於缺口220e處的該部分電極(例如第二電極230b)電性連接到延伸至缺口220e上方的第五基座242的底面242a上(參見第3G-3I圖)，而該缺口220e剛好用於容納鍵合引線250。鍵合引線250位於該缺口220e中，就可以有效防止鍵合引線250接觸其他部件而發生的短路異常。在其他的實施方式中，鍵合引線250還可以利用其他的金屬導體，如金屬帶、金屬片等進行替代。
另外，如第3G圖所示，第四基座241還包含與第四基座241連接的一向上彎折的第二延伸結構241b，第五基座242還包含與第五基座242連接的一向上彎折的第三延伸結構242b；由於第3G圖所示的頂層基座240連同第二晶片230在後續工藝中要一起進行整體翻轉，則在第3I圖所示的堆疊式功率半導體裝置260中，第四基座241所包含的與第四基座241連接第 二延伸結構241b(未示出)向下彎折，第五基座242所包含的與第五基座242連接的第三延伸結構242b向下彎折；並且第二延伸結構241b、第三延伸結構242b延伸至底層基座200所在的平面，使得用於使連接在第二延伸結構241b、第三延伸結構242b上的引腳241c、242c與連接在第二基座202、第三基座203上的引腳202c、203c位於同一平面。
以上內容，對構成第3I圖所示的堆疊式功率半導體裝置260的各個部件進行了描述，第4A-4D圖則提供了獲得堆疊式功率半導體裝置260的一種優選製備方法。第4A圖所示的是第一引線框架300，第一引線框架300邊緣處設置有多個定位孔302，並且第一引線框架300還包含有多個上述提及的底層基座200。在第4A圖中，為了更清晰的理解通過連筋連接在第一引線框架300上的底層基座200的結構，將其放大，即獲得第4A圖中放大的底層基座200'的示意圖。其實，放大的底層基座200'就是第3A、3B圖所示的底層基座200，二者並無差別，只不過大量的底層基座200是共同連接在第一引線框架300上。第一引線框架300的正面為300A、背面為300B(未示出)。
第4B圖是載帶自動鍵合附貼工藝中所採用的載帶400，其實載帶400通常卷在載帶片400'中，而且大量上述提及的聯接片220被附裝到載帶400上，載帶400的邊緣處也可以選擇設置多個定位孔402。在第4B圖中，為了更清晰的理解聯接片220的結構，將其放大，即獲得第4B圖中放大的聯接片220'的示意圖。其實，放大的聯接片220'就是第3E圖所示的聯接片220，二者並無差別。
同樣，第4C圖所示的是第二引線框架500，第二引線框架500邊緣處也設置有多個定位孔502，並且第二引線框架500還包含有多個上述提及的頂層基座240。在第4C圖中，為了更清晰的理解通過連筋連接在第二引線框架500上的頂層基座240的結構，將其放大，即獲得第4C圖中放大的底層基座240'的示意圖。其實，放大的頂層基座240'就是第3G、3H圖所示的頂層基座240，二者並無差別，只不過大量的頂層基座240共同連接在第二引線框架500上。第二引線框架500的正面為500A、背面為500B(未示出)。
首先，將多個上述提及的第一晶片210相對應的倒裝焊接在第一引線框架300所包含的多個底層基座200上，完成該步驟後，即可獲得多個第一晶片210一一對應的倒裝焊接在第一引線框架300所包含的多個底層基座200上，如第3D圖所示，所描述的即是單個第一晶片210倒裝焊接在單個底層基座200上的示意圖。在將多個第一晶片210相對應的倒裝焊接在第一引線框架300所包含的多個底層基座200上的過程中，第一基島區201b與第一晶片210的第一電極210a焊接，第二基島區202b與第一晶片210的第二電極210b焊接。
將多個聯接片220相對應的堆疊在多個第一晶片210上，並且多個聯接片220一一對應的分別與多個第一晶片210進行焊接，如第3F圖所示，所描述的即是單個聯接片220焊接在單個第一晶片210上的示意圖。載帶自動鍵合附貼工藝可被用來將聯接片220附貼堆疊在多個第一晶片210上，主要是利用第4B圖所示的載帶400附裝大量聯接片220並將聯接片220與第一晶片210的背面進行對準堆疊焊接，這種技術已經廣泛的應用於當前 的封裝領域，所以不再詳加贅述。前文已經提及，聯接片220還包含與聯接片220連接並向下彎折的一第一延伸結構220c，則在將多個聯接片220相對應的堆疊在多個第一晶片210上並與分別與第一晶片210焊接的過程中，聯接片220的底面220d(第3E-3F圖)是與第一晶片210的背面(即電極210c)焊接，且此過程中，該第一延伸結構220c延伸至第三基座203的頂面203a並與之焊接。
將多個上述提及的第二晶片230相對應的焊接在第二引線框架500所包含的多個頂層基座240上，如第3G圖所示，所描述的即是單個第二晶片230焊接在單個頂層基座240上的示意圖。參見第3G-3H圖，頂層基座240所包含的第四基座241、第五基座242彼此分離斷開並位於同一平面，在將多個第二晶片230相對應的焊接在第二引線框架500所包含的多個頂層基座240上的過程中，第二晶片230的背面(即電極230c)焊接至第四基座241的底面241a上。在將多個第二晶片230相對應的焊接在第二引線框架500所包含的多個頂層基座240上的步驟中，還包括通過鍵合引線250將第二晶片230正面的部分電極(例如第3G圖所示的第二電極230b)電性連接到第四基座241附近的第五基座242的底面242a上的步驟。
然後，如第4D圖所示，翻轉第二引線框架500，也即第二引線框架500的正面500A朝下，第二引線框架500的背面500B朝上，同時第一引線框架300的正面300A朝上，第一引線框架300的背面300B朝下；其中第二晶片230是焊接在第二引線框架500的正面500A的一側，而且第一晶片210是焊接在第一引線框架300的正面300A的一側。之後，將多個第二晶片230 相對應的倒裝焊接在多個聯接片220上，在翻轉第二引線框架500並將多個第二晶片230相對應的倒裝焊接在多個聯接片220上的過程中，第三基島區220b與第二晶片230的第一電極230a對準焊接。如第3G圖所示，所描述的即是單個第二晶片230焊接在單個聯接片220上的示意圖。在翻轉第二引線框架500並將多個第二晶片230相對應的倒裝焊接在多個聯接片220上的過程中，第一引線框架300的邊緣處設置的定位孔301與第二引線框架500的邊緣處設置的定位孔502進行對準定位，通常是在垂直方向上實施第二引線框架500與第一引線框架300自對準。例如封裝設備的傳送抓手在先後裝載第一引線框架300、第二引線框架500的過程中，傳送抓手上所設置的定位銷可以分別穿入定位孔302、502，先行分別定位一次第一引線框架300、第二引線框架500的位置，以保證第一引線框架300、第二引線框架500先後在相同的位置卸載；而傳送抓手分別將第一引線框架300、第二引線框架500卸載在機臺上之後(第二引線框架500堆疊在第一引線框架300上)，機臺上另外所設置的定位銷同時穿入在垂直方向上對準的定位孔302、502，以保持第一引線框架300與第二引線框500在垂直方向上準確定位，最終達到第二晶片230能精確的倒裝焊接在聯接片220上從而減小偏移量。完成這些步驟之後，第一引線框架300、第二引線框架500及多個就第一晶片210、多個聯接片220、多個第二晶片230就聯合在一起構成一個整體結構，並且這個整體結構中包含多個例如第3I圖所示的未進行塑封的堆疊式功率半導體裝置260。在翻轉第二引線框架500並將多個第二晶片230相對應的倒裝焊接在多個聯接片220上的過程中，由於第一引線框架300與第二引線框架500進行了 對準堆疊，即第二晶片230與聯接片220也進行了上下對準(第一電極230a與第三基島區220b對準焊接)，則設置在第二晶片230正面的所述部分電極(第二電極230b)位於聯接片220所設置的缺口220e(參見第3E-3I圖)之上，以及第五基座242的底面242a位於所述缺口220e之上，並且鍵合引線250位於該缺口220e之中，可見缺口220e能有效避免第二電極230b、鍵合引線250、第五基座242的底面242a被聯接片220的其他部件觸及到(或覆蓋住)，從而防止短路，另外缺口220e還可以作為充分容納鍵合引線250的預留空隙區域。
結合第3F、3G-3H、3I圖所示，在完成翻轉所述第二引線框架500，並將多個第二晶片230相對應的倒裝焊接在多個聯接片220上之後，與第四基座241連接的第二延伸結構241b原本向上彎折但由於翻轉而向下彎折，第三延伸結構242b同樣如此；並且第二延伸結構241b、第三延伸結構242b延伸至底層基座200所在的平面，用於使連接在第二延伸結構241b、第三延伸結構242b上的引腳241c、242c與連接在第二基座202、第三基座203上的引腳202c、203c位於同一平面。
最後利用塑封料(未示出)塑封第一引線框架300、焊接在第一引線框架300所包含的底層基座200上的多個第一晶片210、焊接在多個第一晶片210上的多個聯接片220、第二引線框架500、焊接在第二引線框架500所包含的頂層基座240上的多個第二晶片230、以及鍵合引線250等其他必要的結構；之後對塑封料及第一引線框架300、第二引線框架500進行切割，主要是將完成塑封的堆疊式功率半導體裝置260(例如第3I圖所示)從 塑封料及第一引線框架300、第二引線框架500上分離出來。如果需要在完成塑封的堆疊式功率半導體裝置260中第四基座241的頂面241d、第五基座242的頂面242d(由於第四基座241、第五基座242進行過翻轉，所以各自原本朝下的頂面現在朝上，參見第3H圖)外露於塑封料，可以在上述塑封工藝過程中，選擇第二引線框架500的背面500B不被塑封料覆蓋住，而且第3H圖所示的第四基座241的頂面241d、第五基座242的頂面242d就位於第4D圖所示的第二引線框架500的背面500B的一側。反之，若是需要第二引線框架500的背面500B在塑封後完全被塑封，則可以在上述塑封工藝過程中，選擇第二引線框架500的背面500B完全塑封料覆蓋住。
以上方法，如果以其他類型的焊接連接結構如焊接凸塊替換第一基島區201b、第二基島區202b而將第一晶片210倒裝焊接到底層基座200上，利用焊接凸塊將第一電極210a焊接至第一基座201頂面201a上，利用焊接凸塊將第二電極210b焊接至第二基座202頂面202a上，同樣也是可行的；第二基座202的頂面所設置有凸出於第二基座202頂面202a的第二基島區202b也可以被其他的焊接連接結構所代替。
通過說明和附圖，給出了具體實施方式的特定結構的典型實施例，例如，本案是以金屬氧化物半導體電晶體裝置進行闡述，基於本發明精神，晶片還可作其他類型的轉換。儘管上述發明提出了現有的較佳實施例，然而，這些內容並不作為侷限。
對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的申請專利範圍應看作是涵蓋本發明 的真實意圖和範圍的全部變化和修正。在申請專利範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
201‧‧‧第一基座
202‧‧‧第二基座
202c/203c/241c/242c‧‧‧引腳
203‧‧‧第三基座
210‧‧‧第一晶片
220‧‧‧聯接片
220c‧‧‧第一延伸結構
220e‧‧‧缺口
230‧‧‧第二晶片
241‧‧‧第四基座
242‧‧‧第五基座
242b‧‧‧第三延伸結構
250‧‧‧鍵合引線
260‧‧‧堆疊式功率半導體裝置

Claims (24)

  1. 一種應用雙層引線框架的堆疊式功率半導體裝置，包括：一底層基座、一聯接片及一頂層基座；以及一第一晶片及一第二晶片；其中，該底層基座進一步包含一第一基座及設置在該第一基座附近並與該第一基座分離斷開的一第二基座、一第三基座，且該第一晶片倒裝連接在該第一基座與該第二基座上；以及該聯接片堆疊在該第一晶片上，且該聯接片的底面與該第一晶片的背面連接，該聯接片還包含與該聯接片連接並向下彎折的一第一延伸結構，該第一延伸結構延伸至該第三基座的頂面並與之連接；以及該頂層基座所包含的一第五基座靠近該頂層基座所包含的一第四基座，該第四基座、該第五基座彼此分離斷開，該第四基座堆疊在該第二晶片上，該第二晶片的背面與該第四基座的底面連接，且該第二晶片倒裝連接在該聯接片上；以及該聯接片所設置的一個缺口延展至該第二晶片正面的一部分電極之下，並進一步利用一鍵合引線將該第二晶片位於該缺口處的該部分電極電性連接到延伸至該缺口上方的該第五基座的底面上，該鍵合引線位於該缺口中。
  2. 如申請專利範圍第1項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一晶片包括有一第一電極、一第二電極，均設置在該第一晶片的正面，該第一晶片還包括有一第三電極，設置在該第一晶片的背面；以及該第二晶片包括有一第一電極、一第二電極，均設置在該第二晶片的正面，該第二晶片還包括有一第三電極，設置在該第二晶片的背面。
  3. 如申請專利範圍第2項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一基座的頂面設置有凸出於該第一基座頂面的一第一基島區，該第二基座的頂面設置有凸出於該第二基座頂面的一第二基島區；以及該聯接片的頂面設置有凸出於該聯接片頂面的一第三基島區。
  4. 如申請專利範圍第3項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一基島區與該第一晶片的該第一電極連接，該第二基島區與該第一晶片的該第二電極連接，該第三基島區與該第二晶片的該第一電極連接；以及該第二晶片位於該缺口處的該部分電極為該第二晶片的該第二電極，該鍵合引線將該第二晶片的該第二電極電性連接到延伸至該缺口上方的該第五基座的底面上。
  5. 如申請專利範圍第1項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第四基座還包含與該第四基座連接並向下彎折的一第二延伸結構，該第五基座還包含與該第五基座連接並向下彎折的一第三延伸結構；並且該第二延伸結構、該第三延伸結構延伸至該底層基座所在的平面，用於使連接在該第二延伸結構、該第三延伸結構上的引腳與連接在該第二基座、該第三基座上的引腳位於同一平面。
  6. 如申請專利範圍第2項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一晶片為一低端的MOSFET，該第二晶片為一高端的MOSFET；並且該第一晶片的該第一電極為源極、該第一晶片的該第二電極為柵極，該第一晶片的該第三電極為漏極，以及該第二晶片的該第一電極為源極、該第二晶片的該第二電極為柵極，該第三晶片的該第三電極為漏極。
  7. 如申請專利範圍第3項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一基島區、該第三基島區均為一L型的立體結構。
  8. 如申請專利範圍第1項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第一晶片經由一連接凸塊倒裝連 接在該第一基座與該第二基座上，該第二晶片經由該連接凸塊倒裝連接在該聯接片上。
  9. 如申請專利範圍第1項所述的應用雙層引線框架的堆疊式功率半導體裝置，其中，該第四基座、該第五基座位於同一平面。
  10. 一種應用雙層引線框架製備堆疊式功率半導體裝置的方法，包括以下步驟：提供包含多個底層基座的一第一引線框架；將多個第一晶片相對應的倒裝連接在該第一引線框架所包含的該多個底層基座上；將多個聯接片相對應的堆疊在該多個第一晶片上並分別與該多個第一晶片連接；提供包含多個頂層基座的一第二引線框架；將多個第二晶片相對應的連接在該第二引線框架所包含的多個頂層基座上；翻轉該第二引線框架，並將該多個第二晶片相對應的倒裝連接在該多個聯接片上；利用一塑封料塑封該第一引線框架、該多個第一晶片、該多個聯接片、該第二引線框架及該多個第二晶片；對該塑封料、該第一引線框架及該第二引線框架進行切割。
  11. 如申請專利範圍第10項所述的方法，其中，該多個底層基座由一第一基座、一第二基座及一第三基座所構成，並且該第二基座及該第三基座設置在該第一基座附近並與該第一基座分離斷開。
  12. 如申請專利範圍第11項所述的方法，其中，該多個聯接片還包含與該多個聯接片連接並向下彎折的一第一延伸結構，在將該多個聯接片相對應的堆疊在該多個第一晶片上並與分別與該多個第一晶片連接的過程中，該多個聯接片的底面與該多個第一晶片的背面連接，且該第一延伸結構延伸至該第三基座的頂面並與之連接。
  13. 如申請專利範圍第10項所述的方法，其中，該多個頂層基座所包含的一第四基座及一第五基座彼此分離斷開並位於同一平面，在將該多個第二晶片相對應的連接在該第二引線框架所包含的該多個頂層基座上的過程中，該多個第二晶片的背面與該第四基座的底面連接。
  14. 如申請專利範圍第13項所述的方法，其中，在將該多個第二晶片相對應的連接在該第二引線框架所包含的該多個頂層基座上的步驟中，還包括經由一鍵合引線將該多個第二晶片正面的一部分電極電性連接到該第四基座附近的該第五基座的底面上的步驟。
  15. 如申請專利範圍第14項所述的方法，其中，在翻轉該第二引線框架並將該多個第二晶片相對應的倒裝連接在該多個聯接片上的過程中，該多個第二晶片正面的該部分電極位於該多個聯接片所設置的一個缺口之上，以及該第五基座的底面位於該缺口之上，並且該鍵合引線位於該缺口之中。
  16. 如申請專利範圍第10項所述的方法，其中，該多個第一晶片的一第一電極、一第二電極均設置在該多個第一晶片的正面，該多個第一晶片的一第三電極設置在該多個第一晶片的背面；以及該多個第二晶片的一第一電極、一第二電極均設置在該多個第二晶片的正面，該多個第二晶片的一第三電極設置在該多個第二晶片的背面。
  17. 如申請專利範圍第16項所述的方法，其中，該第一基座的頂面設置有凸出於該第一基座頂面的一第一基島區，該第二基座的頂面設置有凸出於該第二基座頂面的一第二基島區；以及該多個聯接片的頂面設置有凸出於該多個聯接片頂面的一第三基島區。
  18. 如申請專利範圍第17項所述的方法，其中，在將該多個第一晶片相對應的倒裝連接在該第一引線框架所包含的該多個底層基座上的過程中，該第一基島區與該多個第一晶片 的該第一電極連接，該第二基島區與該多個第一晶片的該第二電極連接。
  19. 如申請專利範圍第17項所述的方法，其中，在翻轉該第二引線框架並將該多個第二晶片相對應的倒裝連接在該多個聯接片上的過程中，所述該第三基島區與該多個第二晶片的該第一電極連接。
  20. 如申請專利範圍第13項所述的方法，其中，在完成翻轉該第二引線框架，並將該多個第二晶片相對應的倒裝連接在該多個聯接片上之後，該第四基座還包含與該第四基座連接並向下彎折的一第二延伸結構，該第五基座還包含與該第五基座連接並向下彎折的一第三延伸結構；並且該第二延伸結構、該第三延伸結構延伸至該多個底層基座所在的平面，用於使連接在該第二延伸結構、該第三延伸結構上的引腳與連接在該第二基座、該第三基座上的引腳位於同一平面。
  21. 如申請專利範圍第16項所述的方法，其中，該多個第一晶片為一低端的MOSFET，所述該多個第二晶片為一高端的MOSFET；並且該多個第一晶片的該第一電極為源極、該多個第一晶片的該第二電極為柵極，該多個第一晶片的該第三電極為漏極，以及該多個第二晶片的該第一電極為源極、該多個第 二晶片的該第二電極為柵極，該多個第二晶片的該第三電極為漏極。
  22. 如申請專利範圍第17項所述的方法，其中，該第一基島區、該第三基島區均為一L型的立體結構。
  23. 如申請專利範圍第11項所述的方法，其中，該多個第一晶片經由一連接凸塊倒裝連接在該第一基座與該第二基座上，該多個第二晶片經由該連接凸塊倒裝連接在該多個聯接片上。
  24. 如申請專利範圍第10項所述的方法，其中，該第一引線框架與該第二引線框架各自的邊緣處均設置有一定位孔，在翻轉該第二引線框架並將該多個第二晶片相對應的倒裝連接在該多個聯接片上的過程中，經由該第一引線框架所包含的該定位孔與該第二引線框所包含的該定位孔進行對準定位，以保持該第一引線框架與該第二引線框在垂直方向上準確定位。
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