CN102903692B - 应用双层引线框架的堆叠式功率半导体器件及其制备方法 - Google Patents

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Abstract

本发明一般涉及一种倒装芯片的功率半导体器件及方法，更确切的说，本发明涉及一种利用倒装芯片的封装方式并应用双层引线框架的所制备的包含金属氧化物半导体场效应晶体管的堆叠式功率半导体器件及其制造方法。主要是将多个第一芯片与第一引线框架连接，同时将多个第二芯片与第二引线框架连接，并利用联接片连接第一芯片背面的电极至第一引线框架所包含的部分底层基座上，翻转第一引线框架之后与第二引线框架进行堆叠封装，再进行切割，旨在使所获得的堆叠式功率半导体器件所容纳的芯片尺寸最大或堆叠式功率半导体器件的封装体最小。

Description

应用双层引线框架的堆叠式功率半导体器件及其制备方法
技术领域
本发明一般涉及一种倒装芯片的功率半导体器件及方法，更确切的说，本发明涉及一种利用倒装芯片的封装方式并应用双层引线框架的所制备的包含金属氧化物半导体场效应晶体管的堆叠式功率半导体器件及其制造方法。
背景技术
随着集成电路相关制造工艺的发展以及芯片按照比例尺寸缩小的趋势，器件热传导工程在半导体工艺和器件性能改善方面所起的作用越来越明显，如何使最终所获得的封装体具有最小尺寸，或者说使内部封装的晶片尺寸最大，这是对半导体行业的一个挑战。在一些特殊的芯片类型上，如一些应用于功率芯片上的DC-DC器件，通常将N型的高端和低端晶体管封装在同一封装体内。
通常，在半导体器件的复杂制备工艺流程中，尤其是封装过程中，芯片存在各种各样的热传导设计方式，由于器件尺寸的逐步缩小，很多散热方式相对较佳的封装形式对器件的性能是有改善的。图1及图2A-2E是在当前技术中一种将两个芯片封装在一个堆叠式半导体器件内的透视结构示意图，图2A是图1中封装体100沿A-A线的横截面结构示意图，图2B是图1中封装体100沿B-B线的横截面结构示意图，图2C是图1中封装体100沿C-C线的横截面结构示意图。图1是封装体100的俯视透视示意图，顶层金属片101a、101b与图2A-2B中的第一芯片111正面的电极电性连接，该金属片101a、101b作为电极导出端子的同时还用于散热。图2B-2C中金属片102a、102b位于第一芯片111之下并与第一芯片111背面的部分电极电性连接，同时金属片102a、102b还与第二芯片112正面的电极电性连接，而第二芯片112背面的电极则与底层金属片103焊接，金属片103不仅是连接芯片112的电极至外界的信号端子，还作为散热片。图2E是封装体100的仰视结构示意图，引脚103a、103b、103c、103d分布在金属片103的四周，并且引脚103a连接在金属片103上。参见图2C，其中引脚103b、103d分别通过具有向上延伸并大概靠近金属片102a所在平面的延伸部分103e、103f而与金属片101a、101b焊接。为了便于解释和简洁的进行示意，将第一芯片111的电极与金属片101a、101b、102a焊接的焊接材料在图2A-2C中并未进行图示，同样将第二芯片112的电极与金属片102a、102b、103a焊接的焊接材料在图2A-2C中并未进行图示。
另外，金属片101a与金属片101b具有垂直方向上的高度差，金属片101a与金属片101b并不处于同一平面。因此，图2D所示的封装体100的俯视结构中，金属片101b所在的位置低于金属片101a所在位置，所以金属片101b被塑封在封装体100内，而金属片101a的顶面则外露于封装体100的塑封料之外。在图2B中，为了避免金属片102b触及到第一芯片111的背面，还设置了与金属片102b在垂直方向上的位置比金属片102a的位置低。
实际上，上述案例在封装体的器件热性能和电性能上并未达到最佳，尤其是针对应用于功率器件的垂直式半导体器件类型而言。基于将两个芯片或更多的芯片进行堆叠封装，以求所获得的封装体的芯片尺寸最大或封装体最小，提出了本发明所提供的各种实施例，主要包括半导体的封装结构和制备该类结构的制备流程方法。
发明内容
鉴于上述所提及的问题，本发明提出了一种应用双层引线框架的堆叠式功率半导体器件，包括：一底层基座、一联接片及一顶层基座；以及一第一芯片及一第二芯片；
其中，底层基座进一步包含第一基座及设置在第一基座附近并与第一基座分离断开的第二基座、第三基座，且第一芯片倒装连接(或焊接)在第一基座与第二基座上；以及
所述联接片堆叠在第一芯片上，且联接片的底面与第一芯片的背面连接，联接片还包含与联接片连接并向下弯折的一第一延伸结构，该第一延伸结构延伸至第三基座的顶面并与之连接；以及
所述顶层基座所包含的第五基座靠近顶层基座所包含的第四基座，第四基座、第五基座彼此分离断开，第四基座堆叠在第二芯片上，第二芯片的背面与第四基座的顶面连接，且第二芯片倒装连接在联接片上；以及
联接片所设置的一个缺口延展至第二芯片正面的部分电极之下，并进一步利用一键合引线将第二芯片位于缺口处的该部分电极电性连接到延伸至所述缺口上方的第五基座的顶面上，所述键合引线位于该缺口中。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片的第一电极、第二电极均设置在第一芯片的正面，第一芯片的第三电极设置在第一芯片的背面；以及
第二芯片的第一电极、第二电极均设置在第二芯片的正面，第二芯片的第三电极设置在第二芯片的背面。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及联接片的顶面设置有凸出于联接片顶面的第三基岛区。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接，第三基岛区与第二芯片的第一电极连接；以及
所述第二芯片位于缺口处的该部分电极为第二芯片的第二电极，所述键合引线将第二芯片的第二电极电性连接到延伸至所述缺口上方的第五基座的顶面上。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，所述第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且
所述第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片为一低端的MOSFET，所述第二芯片为一高端的MOSFET；并且
第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一基岛区、第三基岛区均为L型的立体结构。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第一芯片通过连接凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。
上述的应用双层引线框架的堆叠式功率半导体器件，其中，所述第四基座、第五基座位于同一平面。
本发明还提供一种应用双层引线框架制备堆叠式功率半导体器件的方法，主要包括以下步骤：提供一包含多个底层基座的第一引线框架；将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上；将多个联接片相对应的堆叠在所述多个第一芯片上并分别与第一芯片连接；提供一包含多个顶层基座的第二引线框架；将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上；翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接片上；利用塑封料塑封所述第一引线框架、多个第一芯片、多个联接片、第二引线框架、多个第二芯片；对塑封料及第一引线框架、第二引线框架进行切割。
上述的方法，其中，底层基座由第一基座、第二基座、第三基座所构成，并且第二基座、第三基座设置在第一基座附近并与第一基座分离断开。
上述的方法，所述联接片还包含与联接片连接并向下弯折的一第一延伸结构，在将多个联接片相对应的堆叠在所述多个第一芯片上并与分别与第一芯片连接的过程中，联接片的底面与第一芯片的背面连接(或称之为焊接)，且该第一延伸结构延伸至第三基座的顶面并与之连接。
上述的方法，其中，所述顶层基座所包含的第四基座、第五基座彼此分离断开并位于同一平面，在将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上的过程中，第二芯片的背面与第四基座的顶面连接。
上述的方法，其中，在将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上的步骤中，还包括通过键合引线将第二芯片正面的部分电极电性连接到第四基座附近的第五基座的顶面上的步骤。
上述的方法，其中，在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，所述的第二芯片正面的所述部分电极位于联接片所设置的一个缺口之上，以及第五基座的顶面位于所述缺口之上，并且所述键合引线位于该缺口之中。
上述的方法，其中，所述第一芯片的第一电极、第二电极均设置在第一芯片的正面，第一芯片的第三电极设置在第一芯片的背面；以及
第二芯片的第一电极、第二电极均设置在第二芯片的正面，第二芯片的第三电极设置在第二芯片的背面。
上述的方法，其中，第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及
联接片的顶面设置有凸出于联接片顶面的第三基岛区。
上述的方法，其中，在将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上的过程中，第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接。
上述的方法，其中，在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，所述第三基岛区与第二芯片的第一电极连接。
上述的方法，其中，在完成翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接片上之后，第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且
第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。
上述的方法，其中，所述第一芯片为一低端的MOSFET，所述第二芯片为一高端的MOSFET；并且第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。
上述的方法，其中，所述第一基岛区、第三基岛区均为L型的立体结构。
上述的方法，其中，所述第一芯片通过连接(或焊接)凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。
上述的方法，其中，第一引线框架与第二引线框架各自的边缘处均设置有定位孔，在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，通过第一引线框架的定位孔与第二引线框定位孔进行对准定位，以保持第一引线框架与第二引线框在垂直方向上准确定位。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是背景技术中所公开的先前技术的一种堆叠式半导体器件。
图2A是背景技术中堆叠式半导体器件沿A-A线的横截面结构示意图。
图2B是背景技术中堆叠式半导体器件沿B-B线的横截面结构示意图。
图2C是背景技术中堆叠式半导体器件沿C-C线的横截面结构示意图。
图2D是背景技术中堆叠式半导体器件的俯视结构示意图。
图2E是背景技术中堆叠式半导体器件的仰视结构示意图。
图3A是在本发明中底层基座的立体结构示意图。
图3B是在本发明中底层基座的俯视平面结构示意图。
图3C是在本发明中第一芯片立体结构示意图。
图3D是将第一芯片倒装焊接在底层基座所包含的第一基座、第二基座上的立体结构示意图。
图3E是在本发明中联接片的立体结构示意图。
图3F是将联接片堆叠在第一芯片上并与第一芯片焊接后的立体结构示意图。
图3G是将第二芯片焊接在顶层基座上的立体结构示意图。
图3H是将第二芯片焊接在顶层基座上并将第二芯片、顶层基座进行翻转后的立体结构示意图。
图3I是将翻转后的第二芯片、第四基座进行堆叠焊接在联接片的立体结构示意图，同时也是本发明的堆叠式功率半导体器件的整体结构透视示意图。
图4A是包含多个底层基座的第一引线框架的俯视结构示意图。
图4B是包含多个联接片的载带的结构示意图。
图4C是包含多个顶层基座的第二引线框架的结构示意图
图4D是将第二引线框架进行翻转并与第一引线框架在垂直方向上进行定位，以将第二引线框架、第一引线框架进行联合的结构示意图。
具体实施方式
图3I是本发明的堆叠式功率半导体器件260的立体结构透视示意图，其中，底层基座200由第一基座201、第二基座202、第三基座203，第二基座202、第三基座203设置在第一基座201附近并与第一基座201分离断开。第一芯片210利用倒装焊接(Flipchip)技术焊接在底层基座200上，具体而言，第一芯片210是与第一基座201、第二基座202直接接触并焊接在一起。联接片220进一步堆叠在第一芯片210上，联接片220还包含与联接片220连接并向下弯折的一第一延伸结构220c，该第一延伸结构220c延伸至与第三基座203接触并与之焊接；顶层基座240所包含的第五基座242靠近顶层基座240所包含的第四基座241，第四基座241、第五基座242彼此分离断开，第四基座241堆叠在第二芯片230上并与之焊接，且第二芯片230倒装焊接在联接片220上；联接片220所设置的一个缺口220f延展至设置在第二芯片230正面的部分电极之下，并进一步利用一键合引线250将第二芯片230位于缺口220f处的该部分电极电性连接到延伸至缺口220f上方的第五基座242的顶面上，键合引线250位于该缺口220f中。图3I中，第四基座241还包含与第四基座241连接并向下弯折的第二延伸结构241b(图3I并未示出，在下文将有所提及)，第五基座242还包含与第五基座242连接并向下弯折的第三延伸结构242b，第二延伸结构241b、第三延伸结构242b延伸至底层基座200所在的平面。在第二延伸结构241b上连接有多个引脚241c，在第三延伸结构242b上连接有引脚242c，在第二基座202上连接有引脚202c、在第三基座203上连接有多个引脚203c。由于第二延伸结构241b、第三延伸结构242b延伸至底层基座200所在的平面，则引脚241c、242c与底层基座200及引脚202c、203c位于同一平面，保持它们具有共面性，以便通过SMT技术将堆叠式功率半导体器件260安装在PCB电路板上后具备良好的可靠性。
为了简洁起见，在本发明的堆叠式功率半导体器件260的透视结构中，并未将塑封料在图3I中体现出来。其实，堆叠式功率半导体器件260还进一步包括用于将底层基座200、联接片220、键合引线250、顶层基座240、第一芯片210、第二芯片230包覆起来的塑封体。并且第一基座201、第二基座202、第三基座203的底面及引脚241c、242c、202c、203c的底面均外露于塑封体从而作为第一芯片210、第二芯片230与外界进行信号连接的端子，同时还作为散热的途径；第四基座241、第五基座242可以选择外露于塑封体也可以选择被塑封体包覆，由于该技术在本领域中已经被技术人员所熟知，因此不再详加赘述。
为了进一步理解图3I示意的立体结构透视示意图，对构成本发明的堆叠式功率半导体器件260的各个部件进行详细描述，参见图3A-3H。图3A中，底层基座200包含第一基座201及设置在第一基座201附近并与第一基座201分离断开的第二基座202、第三基座203。在一种实施方式中，第一基座201大致上为L型的立体结构，如图3B所示。第一基座201的L型结构由第一纵向边缘201′a、第一横向边缘201′b、第二纵向边缘201′c、第二横向边缘201′d、第三纵向边缘201′e、第三横向边缘201′f所围成；由第一纵向边缘201′a、第三纵向边缘201′e、第三横向边缘201′f围成。第一基座201的横向延伸部分201″a位于第一横向边缘201′b与第二横向边缘201′d之间，第一基座201的纵向延伸部分201″b位于第一纵向边缘201′a与第三纵向边缘201′e之间。如果定义X轴、Y轴的方向(图3A所示，下文内容方向定义相同)，则横向延伸部分201″a沿正X轴方向延伸，纵向延伸部分201″b沿负Y轴的方向延伸。其中第三基座203靠近第二纵向边缘201′c并沿着第二纵向边缘201′c延伸，第二基座202沿着靠近第二横向边缘201′d与第三纵向边缘201′e的位置设置(也即位于横向延伸部分201″a与纵向延伸部分201″b所形成的夹角中)。在一种实施例中，第一基座201、第二基座202、第三基座203原本铸造连接在一起，通过第二基座202与第一基座201之间的切割口205，以及第三基座203与第一基座201、第二基座202之间的切割口204，还有第二基座202与第三基座203之间的切割口206，将第一基座201、第二基座202、第三基座203三者分割开。此外，图3A中，第一基座201的顶面201a还设置有凸出于第一基座顶面201a的第一基岛区201b，第二基座202的顶面还设置有凸出于第二基座202顶面202a的第二基岛区202b，在一种实施方式中，第一基岛区201b为类似于第一基座201的L型的立体结构，第一基岛区201b的横向延伸部分201b-1与第一基座201的横向延伸部分201″a方向一致，第一基岛区201b的纵向延伸部分201b-2与第一基座201的纵向延伸部分201″b方向一致，参见图3B所示。上述设置第一基座201与第二基座202、第三基座203的位置关系的方式，还有多种方案可以替换，因此上述所罗列的底层基座200的技术特征或结构模型只是基于本发明精神的一种优选实施方式，其并不作为限制。
参见图3C所示，在一种实施方式中，第一芯片210为一个垂直式的低端功率MOSFET，第一芯片210的第一电极210a、第二电极210b均设置在第一芯片210的正面，第一芯片210的第三电极210c设置在第一芯片210的背面。第一电极210a、第二电极210b、第三电极210c分别为源极、栅极、漏极。设置在第一芯片210的正面的第一电极210a的形状大致上也为L型，第一电极210a与第二电极210b通过钝化层隔离。正常情况下，第一电极210a的横向延伸部分210a-1沿正X轴方向延伸，纵向延伸部分210a-2沿正Y轴的方向延伸。参见图3D所示，将第一芯片210倒装焊接在底层基座200上，具体而言，第一芯片210的第一电极210a与第一基座201顶面201a的第一基岛区201b焊接，第一芯片210的第二电极210b与第二基座202顶面202a的第二基岛区202b焊接，焊接方式可以通过焊锡膏、导电银浆进行焊接或利用共晶焊技术等。对比图3A与图3C、3D，在倒装焊接技术过程中第一芯片210需要进行翻转，第一芯片210翻转后的情况下，第一电极210a的横向延伸部分210a-1依然沿正X轴方向延伸，纵向延伸部分210a-2则沿负Y轴的方向延伸。则第一芯片210倒装后，大致为L型的第一电极210a可以在外形上刚好与L型的第一基岛区201b相适配(第一电极210a的横向延伸部分210a-1刚好位于第一基岛区201b的横向延伸部分201b-1的正上方，第一电极210a的纵向延伸部分210a-2刚好位于第一基岛区201b的纵向延伸部分201b-2的正上方)，以保持第一电极210a与第一基岛区201b有较好的电性接触，而且即使第一芯片210在倒装焊接的过程中有任何微小的偏移量(横向或纵向)，第一电极210a与底部基座的其他部位也不至于发生接触，但这同时也要求第一基岛区201b的尺寸小于第一电极210a的尺寸。进一步而言，在另一个实施方式中，第一基座201的顶面201a所设置有凸出于第一基座顶面201a的第一基岛区201b还可以被其他的焊接连接结构所代替，例如，如果以焊接凸块(Solder Bumping)替换第一基岛区201b、第二基岛区202b而将第一芯片210倒装焊接到底层基座200上，即假设第一基岛区201b、第二基岛区202b并不存在，而利用焊接凸块将第一电极210a焊接至第一基座201顶面201a上，利用焊接凸块将第二电极210b焊接至第二基座202顶面202a上，这同样是一种可选择的实施方式，同样，第二基座202的顶面所设置有凸出于第二基座202顶面202a的第二基岛区202b也可以被其他的焊接连接结构所代替。因此，上述第一芯片210与底层基座200的倒装焊接方式，只是作为叙述说明所用，并不构成限制。
为了进一步理解联接片220的结构，参见图3E所示，在一种实施方式中，事实上联接片220的外形大致上也是L型，联接片220包含与联接片220连接并向下弯折的第一延伸结构220c，如图3E所示。联接片220的L型结构由第一纵向边缘220′a、第一横向边缘220′b、第二纵向边缘220′c、第二横向边缘220′d、第三纵向边缘220′e、第三横向边缘220′f所围成；联接片220的横向延伸部分201″a位于第一横向边缘220′b与第三横向边缘220′f之间，联接片220的纵向延伸部分220″b位于第二纵向边缘220′c与第三纵向边缘220′e之间。联接片220的横向延伸部分220″a沿负X轴方向延伸，联接片220的纵向延伸部分220″b沿负Y轴方向延伸，而且联接片220上还设置有一个缺口220e，缺口220e由联接片220的顶面220a贯穿至底面220d。其中第一延伸结构220c沿着并沿着第二纵向边缘220′c设置，缺口220e沿着第三纵向边缘220′e与第三横向边缘220′f的位置设置(也即位于横向延伸部分220″a与纵向延伸部分220″b所形成的夹角中)。联接片220的顶面220a还设置有凸出于联接片220顶面220a的第三基岛区220b，在一种实施方式中，第三基岛区220b为类似于联接片220的L型的立体结构，第三基岛区220b的横向延伸部分220b-1与联接片220的横向延伸部分220″a方向一致沿负X轴方向延伸，第三基岛区220b的纵向延伸部分220b-2与联接片220的纵向延伸部分220″b方向一致沿负Y轴方向延伸，参见图3E所示。
参见图3F所示，将联接片220相对应的堆叠在第一芯片210上并与第一芯片220焊接，具体而言，利用焊锡膏或导电银浆或其他类型的焊接技术，将联接片220的底面220d与图3D所示的第一芯片210的背面焊接(即与第三电极210c焊接)，并且该过程中，该第一延伸结构220c还延伸至第三基座203的顶面203a并与之焊接(同样可采用焊锡膏或导电银浆或其他类型的焊接技术)。
参见图3G所示，第二芯片230为一个垂直式的高端功率MOSFET，第二芯片230的第一电极230a、第二电极230b均设置在第二芯片230的正面，第二芯片230的第三电极230c设置在第二芯片230的背面。设置在第二芯片230的正面的第一电极230a的形状大致上也为L型，第一电极230a与第二电极230b通过钝化层隔离。第一电极230a、第二电极230b、第三电极230c分别为源极、栅极、漏极。正常情况下，第一电极230a的横向延伸部分230a-1沿负X轴方向延伸，第一电极230a的纵向延伸部分230a-2沿正Y轴的方向延伸。参见图3G所示，将第二芯片230焊接在顶层基座240上，顶层基座240所包含的第五基座242靠近顶层基座240所包含的第四基座241，在一个实施例中，第四基座241、第五基座242位于同一平面，并且第四基座241、第五基座242彼此分离断开。具体而言，第二芯片230的第三电极230c焊接在第四基座241底面241a上，焊接方式可以通过焊锡膏、导电银浆进行焊接或利用共晶焊技术等。第三芯片230的第二电极230b通过键合引线250电性连接到第五基座242底面242a上。对比图3G与图3H，在将第二芯片230倒装焊接到联接片220上的过程中，第二芯片230连同顶层基座240需要进行翻转，在第二芯片230翻转后的情况下，第一电极230a的横向延伸部分230a-1依然沿负X轴方向延伸，纵向延伸部分230a-2则沿负Y轴的方向延伸。第二芯片230连同顶层基座240整体性进行倒装后，大致为L型的第一电极230a可以在外形上刚好与L型的第三基岛区201b相适配(第一电极230a的横向延伸部分230a-1刚好位于第三基岛区220b的横向延伸部分220b-1的正上方，第一电极230a的纵向延伸部分230a-2刚好位于第三基岛区220b的纵向延伸部分220b-2的正上方)，参见图3F-3I所示，以保持第一电极230a与第三基岛区220b有较好的电性接触，而且即使第二芯片230连同顶层基座240在倒装焊接的过程中有任何微小的偏移量(横向或纵向)，第一电极230a与联接片220的其他部位也不会发生接触，这同样也要求第三基岛区220b的尺寸小于第一电极230a的尺寸，将第一电极230a焊接至第三基岛区220b的焊接方式可以通过焊锡膏、导电银浆进行焊接或利用共晶焊技术等。在另一个实施方式中，联接片220的顶面220a所设置有凸出于联接片220顶面220a的第三基岛区220b还可以被其他的焊接连接结构所代替，例如，以焊接凸块替换第三基岛区220b而将第二芯片230倒装焊接到联接片220上，假设第三基岛区220b并不存在，而直接利用焊接凸块将第一电极230a焊接至第三基座220顶面220a上，这同样是一种可选择的实施方式。
由于联接片220设置有一个缺口220e(图3E、3I所示)，将第二芯片230连同顶层基座240整体翻转后，即是完成倒装工艺后，第一电极230a焊接至第三基岛区220b，而该缺口220e则延展至第二芯片230正面的至少部分电极之下，同时第五基座242的底面242a延伸至缺口220e之上，由于第二芯片230连同顶层基座240整体翻转，所以第四基座241、第五基座241所分别包含的底面241a、242a最终朝下，而各自的顶面241d、242d则最终朝上。在一个实施方式中，第二芯片230翻转倒装焊接在联接片200上的过程中，位于缺口220e处的该部分电极为第二芯片230的第二电极230b，也即第二电极230b位于该缺口220e之上，换言之，缺口220e延展至第二芯片230正面的第二电极230b(栅极)之下。其作用是，避免第二电极230b被联接片220挡住而无法导出，键合引线250将第二芯片230位于缺口220e处的该部分电极(例如第二电极230b)电性连接到延伸至缺口220e上方的第五基座242的底面242a上(参见图3G-3I)，而该缺口220e刚好用于容纳键合引线250。键合引线250位于该缺口220e中，就可以有效防止键合引线250接触其他部件而发生的短路异常。在其他的实施方式中，键合引线250还可以利用其他的金属导体，如金属带、金属片等进行替代。
另外，如图3G所示，第四基座241还包含与第四基座241连接的一向上弯折的第二延伸结构241b，第五基座242还包含与第五基座242连接的一向上弯折的第三延伸结构242b；由于图3G所示的顶层基座240连同第二芯片230在后续工艺中要一起进行整体翻转，则在图3I所示的堆叠式功率半导体器件260中，第四基座241所包含的与第四基座241连接第二延伸结构241b(未示出)向下弯折，第五基座242所包含的与第五基座242连接的第三延伸结构242b向下弯折；并且第二延伸结构241b、第三延伸结构242b延伸至底层基座200所在的平面，使得用于使连接在第二延伸结构241b、第三延伸结构242b上的引脚241c、242c与连接在第二基座202、第三基座203上的引脚202c、203c位于同一平面。
以上内容，对构成图3I所示的堆叠式功率半导体器件260的各个部件进行了描述，图4A-4D则提供了获得堆叠式功率半导体器件260的一种优选制备方法。图4A所示的是第一引线框架300，第一引线框架300边缘处设置有多个定位孔302，并且第一引线框架300还包含有多个上述提及的底层基座200。在图4A中，为了更清晰的理解通过连筋连接在第一引线框架300上的底层基座200的结构，将其放大，即获得图4A中放大的底层基座200′的示意图。其实，放大的底层基座200′就是图3A、3B所示的底层基座200，二者并无差别，只不过大量的底层基座200是共同连接在第一引线框架300上。第一引线框架300的正面为300A、背面为300B(未示出)。
图4B是载带自动键合附贴工艺中所采用的载带400，其实载带400通常卷在载带片400′中，而且大量上述提及的联接片220被附装到载带400上，载带400的边缘处也可以选择设置多个定位孔402。在图4B中，为了更清晰的理解联接片220的结构，将其放大，即获得图4B中放大的联接片220′的示意图。其实，放大的联接片220′就是图3E所示的联接片220，二者并无差别。
同样，图4C所示的是第二引线框架500，第二引线框架500边缘处也设置有多个定位孔502，并且第二引线框架500还包含有多个上述提及的顶层基座240。在图4C中，为了更清晰的理解通过连筋连接在第二引线框架500上的顶层基座240的结构，将其放大，即获得图4C中放大的底层基座240′的示意图。其实，放大的顶层基座240′就是图3G、3H所示的顶层基座240，二者并无差别，只不过大量的顶层基座240共同连接在第二引线框架500上。第二引线框架500的正面为500A、背面为500B(未示出)。
首先，将多个上述提及的第一芯片210相对应的倒装焊接在第一引线框架300所包含的多个底层基座200上，完成该步骤后，即可获得多个第一芯片210一一对应的倒装焊接在第一引线框架300所包含的多个底层基座200上，如图3D所示，所描述的即是单个第一芯片210倒装焊接在单个底层基座200上的示意图。在将多个第一芯片210相对应的倒装焊接在第一引线框架300所包含的多个底层基座200上的过程中，第一基岛区201b与第一芯片210的第一电极210a焊接，第二基岛区202b与第一芯片210的第二电极210b焊接。
将多个联接片220相对应的堆叠在多个第一芯片210上，并且多个联接片220一一对应的分别与多个第一芯片210进行焊接，如图3F所示，所描述的即是单个联接片220焊接在单个第一芯片210上的示意图。载带自动键合附贴工艺可被用来将联接片220附贴堆叠在多个第一芯片210上，主要是利用图4B所示的载带400附装大量联接片220并将联接片220与第一芯片210的背面进行对准堆叠焊接，这种技术已经广泛的应用于当前的封装领域，所以不再详加赘述。前文已经提及，联接片220还包含与联接片220连接并向下弯折的一第一延伸结构220c，则在将多个联接片220相对应的堆叠在多个第一芯片210上并与分别与第一芯片210焊接的过程中，联接片220的底面220d(图3E-3F)是与第一芯片210的背面(即电极210c)焊接，且此过程中，该第一延伸结构220c延伸至第三基座203的顶面203a并与之焊接。
将多个上述提及的第二芯片230相对应的焊接在第二引线框架500所包含的多个顶层基座240上，如图3G所示，所描述的即是单个第二芯片230焊接在单个顶层基座240上的示意图。参见图3G-3H，顶层基座240所包含的第四基座241、第五基座242彼此分离断开并位于同一平面，在将多个第二芯片230相对应的焊接在第二引线框架500所包含的多个顶层基座240上的过程中，第二芯片230的背面(即电极230c)焊接至第四基座241的底面241a上。在将多个第二芯片230相对应的焊接在第二引线框架500所包含的多个顶层基座240上的步骤中，还包括通过键合引线250将第二芯片230正面的部分电极(例如图3G所示的第二电极230b)电性连接到第四基座241附近的第五基座242的底面242a上的步骤。
然后，如图4D所示，翻转第二引线框架500，也即第二引线框架500的正面500A朝下，第二引线框架500的背面500B朝上，同时第一引线框架300的正面300A朝上，第一引线框架300的背面300B朝下；其中第二芯片230是焊接在第二引线框架500的正面500A的一侧，而且第一芯片210是焊接在第一引线框架300的正面300A的一侧。之后，将多个第二芯片230相对应的倒装焊接在多个联接片220上，在翻转第二引线框架500并将多个第二芯片230相对应的倒装焊接在多个联接片220上的过程中，第三基岛区220b与第二芯片230的第一电极230a对准焊接。如图3G所示，所描述的即是单个第二芯片230焊接在单个联接片220上的示意图。在翻转第二引线框架500并将多个第二芯片230相对应的倒装焊接在多个联接片220上的过程中，第一引线框架300的边缘处设置的定位孔301与第二引线框架500的边缘处设置的定位孔502进行对准定位，通常是在垂直方向上实施第二引线框架500与第一引线框架300自对准。例如封装设备的传送抓手在先后装载第一引线框架300、第二引线框架500的过程中，传送抓手上所设置的定位销可以分别穿入定位孔302、502，先行分别定位一次第一引线框架300、第二引线框架500的位置，以保证第一引线框架300、第二引线框架500先后在相同的位置卸载；而传送抓手分别将第一引线框架300、第二引线框架500卸载在机台上之后(第二引线框架500堆叠在第一引线框架300上)，机台上另外所设置的定位销同时穿入在垂直方向上对准的定位孔302、502，以保持第一引线框架300与第二引线框500在垂直方向上准确定位，最终达到第二芯片230能精确的倒装焊接在联接片220上从而减小偏移量。完成这些步骤之后，第一引线框架300、第二引线框架500及多个就第一芯片210、多个联接片220、多个第二芯片230就联合在一起构成一个整体结构，并且这个整体结构中包含多个例如图3I所示的未进行塑封的堆叠式功率半导体器件260。在翻转第二引线框架500并将多个第二芯片230相对应的倒装焊接在多个联接片220上的过程中，由于第一引线框架300与第二引线框架500进行了对准堆叠，即第二芯片230与联接片220也进行了上下对准(第一电极230a与第三基岛区220b对准焊接)，则设置在第二芯片230正面的所述部分电极(第二电极230b)位于联接片220所设置的缺口220e(参见图3E-3I)之上，以及第五基座242的底面242a位于所述缺口220e之上，并且键合引线250位于该缺口220e之中，可见缺口220e能有效避免第二电极230b、键合引线250、第五基座242的底面242a被联接片220的其他部件触及到(或覆盖住)，从而防止短路，另外缺口220e还可以作为充分容纳键合引线250的预留空隙区域。
结合图3F、3G-3H、3I所示，在完成翻转所述第二引线框架500，并将多个第二芯片230相对应的倒装焊接在多个联接片220上之后，与第四基座241连接的第二延伸结构241b原本向上弯折但由于翻转而向下弯折，第三延伸结构242b同样如此；并且第二延伸结构241b、第三延伸结构242b延伸至底层基座200所在的平面，用于使连接在第二延伸结构241b、第三延伸结构242b上的引脚241c、242c与连接在第二基座202、第三基座203上的引脚202c、203c位于同一平面。
最后利用塑封料(未示出)塑封第一引线框架300、焊接在第一引线框架300所包含的底层基座200上的多个第一芯片210、焊接在多个第一芯片210上的多个联接片220、第二引线框架500、焊接在第二引线框架500所包含的顶层基座240上的多个第二芯片230、以及键合引线250等其他必要的结构；之后对塑封料及第一引线框架300、第二引线框架500进行切割，主要是将完成塑封的堆叠式功率半导体器件260(例如图3I所示)从塑封料及第一引线框架300、第二引线框架500上分离出来。如果需要在完成塑封的堆叠式功率半导体器件260中第四基座241的顶面241d、第五基座242的顶面242d(由于第四基座241、第五基座242进行过翻转，所以各自原本朝下的顶面现在朝上，参见图3H)外露于塑封料，可以在上述塑封工艺过程中，选择第二引线框架500的背面500B不被塑封料覆盖住，而且图3H所示的第四基座241的顶面241d、第五基座242的顶面242d就位于图4D所示的第二引线框架500的背面500B的一侧。反之，若是需要第二引线框架500的背面500B在塑封后完全被塑封，则可以在上述塑封工艺过程中，选择第二引线框架500的背面500B完全塑封料覆盖住。
以上方法，如果以其它类型的焊接连接结构如焊接凸块替换第一基岛区201b、第二基岛区202b而将第一芯片210倒装焊接到底层基座200上，利用焊接凸块将第一电极210a焊接至第一基座201顶面201a上，利用焊接凸块将第二电极210b焊接至第二基座202顶面202a上，同样也是可行的；第二基座202的顶面所设置有凸出于第二基座202顶面202a的第二基岛区202b也可以被其他的焊接连接结构所代替。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，例如，本案是以金属氧化物半导体晶体管器件进行阐述，基于本发明精神，芯片还可作其他类型的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (21)

1.一种应用双层引线框架的堆叠式功率半导体器件，其特征在于，包括：
一底层基座、一联接片及一顶层基座；以及
一第一芯片及一第二芯片；
其中，底层基座进一步包含第一基座及设置在第一基座附近并与第一基座分离断开的第二基座、第三基座，且第一芯片倒装连接在第一基座与第二基座上；以及
所述联接片堆叠在第一芯片上，且联接片的底面与第一芯片的背面连接，联接片还包含与联接片连接并向下弯折的一第一延伸结构，该第一延伸结构延伸至第三基座的顶面并与之连接；以及
所述顶层基座所包含的第五基座靠近顶层基座所包含的第四基座，第四基座、第五基座彼此分离断开，第四基座堆叠在第二芯片上，第二芯片的背面与第四基座的底面连接，且第二芯片倒装连接在联接片上；以及
联接片所设置的一个缺口延展至第二芯片正面的部分电极之下，并进一步利用一键合引线将第二芯片位于缺口处的该部分电极电性连接到延伸至所述缺口上方的第五基座的底面上，所述键合引线位于该缺口中。
2.如权利要求1所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片包括有第一电极、第二电极，均设置在第一芯片的正面，第一芯片还包括有第三电极，设置在第一芯片的背面；以及
第二芯片包括有第一电极、第二电极，均设置在第二芯片的正面，第二芯片还包括有第三电极，设置在第二芯片的背面。
3.如权利要求2所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及
联接片的顶面设置有凸出于联接片顶面的第三基岛区。
4.如权利要求3所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接，第三基岛区与第二芯片的第一电极连接；以及
所述第二芯片位于缺口处的该部分电极为第二芯片的第二电极，所述键合引线将第二芯片的第二电极电性连接到延伸至所述缺口上方的第五基座的底面上。
5.如权利要求1所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，所述第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且
所述第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。
6.如权利要求2所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片为一低端的MOSFET，所述第二芯片为一高端的MOSFET；并且
第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。
7.如权利要求3所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一基岛区、第三基岛区均为L型的立体结构。
8.如权利要求1所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第一芯片通过连接凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。
9.如权利要求1所述的应用双层引线框架的堆叠式功率半导体器件，其特征在于，所述第四基座、第五基座位于同一平面。
10.一种应用双层引线框架制备堆叠式功率半导体器件的方法，其特征在于，包括以下步骤：
提供一包含多个底层基座的第一引线框架；
将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上；
将多个联接片相对应的堆叠在所述多个第一芯片上并分别与第一芯片连接；
提供一包含多个顶层基座的第二引线框架；
将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上；
翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接片上；
利用塑封料塑封所述第一引线框架、多个第一芯片、多个联接片、第二引线框架、多个第二芯片；
对塑封料及第一引线框架、第二引线框架进行切割；
其中所述顶层基座所包含的第四基座、第五基座彼此分离断开并位于同一平面，在将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上的过程中，第二芯片的背面与第四基座的底面连接；以及
在将多个第二芯片相对应的连接在第二引线框架所包含的多个顶层基座上的步骤中，还包括通过键合引线将第二芯片正面的部分电极电性连接到第四基座附近的第五基座的底面上的步骤；并且
在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，所述的第二芯片正面的所述部分电极位于联接片所设置的一个缺口之上，以及第五基座的底面位于所述缺口之上，并且所述键合引线位于该缺口之中。
11.如权利要求10所述的方法，其特征在于，底层基座由第一基座、第二基座、第三基座所构成，并且第二基座、第三基座设置在第一基座附近并与第一基座分离断开。
12.如权利要求11所述的方法，其特征在于，所述联接片还包含与联接片连接并向下弯折的一第一延伸结构，在将多个联接片相对应的堆叠在所述多个第一芯片上并与分别与第一芯片连接的过程中，联接片的底面与第一芯片的背面连接，且该第一延伸结构延伸至第三基座的顶面并与之连接。
13.如权利要求10所述的方法，其特征在于，所述第一芯片的第一电极、第二电极均设置在第一芯片的正面，第一芯片的第三电极设置在第一芯片的背面；以及
第二芯片的第一电极、第二电极均设置在第二芯片的正面，第二芯片的第三电极设置在第二芯片的背面。
14.如权利要求13所述的方法，其特征在于，第一基座的顶面设置有凸出于第一基座顶面的第一基岛区，第二基座的顶面设置有凸出于第二基座顶面的第二基岛区；以及
联接片的顶面设置有凸出于联接片顶面的第三基岛区。
15.如权利要求14所述的方法，其特征在于，在将多个第一芯片相对应的倒装连接在第一引线框架所包含的多个底层基座上的过程中，第一基岛区与第一芯片的第一电极连接，第二基岛区与第一芯片的第二电极连接。
16.如权利要求14所述的方法，其特征在于，在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，所述第三基岛区与第二芯片的第一电极连接。
17.如权利要求10所述的方法，其特征在于，在完成翻转所述第二引线框架，并将多个第二芯片相对应的倒装连接在多个联接片上之后，第四基座还包含与第四基座连接并向下弯折的一第二延伸结构，第五基座还包含与第五基座连接并向下弯折的一第三延伸结构；并且
第二、第三延伸结构延伸至底层基座所在的平面，用于使连接在第二、第三延伸结构上的引脚与连接在第二基座、第三基座上的引脚位于同一平面。
18.如权利要求10所述的方法，其特征在于，所述第一芯片为一低端的MOSFET，所述第二芯片为一高端的MOSFET；并且
第一芯片的第一电极为源极、第一芯片的第二电极为栅极，第一芯片的第三电极为漏极，以及第二芯片的第一电极为源极、第二芯片的第二电极为栅极，第三芯片的第三电极为漏极。
19.如权利要求14所述的方法，其特征在于，所述第一基岛区、第三基岛区均为L型的立体结构。
20.如权利要求10所述的方法，其特征在于，所述第一芯片通过连接凸块倒装连接在第一基座与第二基座上，第二芯片通过连接凸块倒装连接在联接片上。
21.如权利要求10所述的方法，其特征在于，第一引线框架与第二引线框架各自的边缘处均设置有定位孔，在翻转所述第二引线框架并将多个第二芯片相对应的倒装连接在多个联接片上的过程中，通过第一引线框架所包含的定位孔与第二引线框所包含的定位孔进行对准定位，以保持第一引线框架与第二引线框在垂直方向上准确定位。
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