CN105489571B - 一种带散热片的半导体封装及其封装方法 - Google Patents

一种带散热片的半导体封装及其封装方法 Download PDF

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Abstract

本发明公开了一种带散热片的半导体封装，包含：引线框架，所述引线框架包含一载片台及与载片台电性连接且弯折的若干引脚，每个引脚包含一引脚表面与所述载片台平行且在所述载片台与所述引脚表面之间连续无间断延伸；一芯片安装在载片台上；相互绝缘隔离设置的源极金属片、栅极金属片，其中源极金属片和栅极金属片的各一平面全面积分别与芯片的源极金属层和栅极金属层连接，源极金属片和栅极金属片的另一相反的平面与所述引脚表面共面；一将所述引线框架、芯片、源极金属片、栅极金属片予以包覆的塑封体。本发明能够增大源极有效连接面积以减少导通电阻及接地电阻，降低功率损失，成本低，封装尺寸小。

Description

一种带散热片的半导体封装及其封装方法
技术领域
本发明涉及一种半导体封装技术，具体涉及一种带散热片的半导体封装及其封装方法。
背景技术
现有技术中的散热半导体封装，如图1所示：一颗表面经过处理的芯片2’，倒装在引线框架1’上，顶部再次焊接一个铜片3’，经过特殊塑封制程之后，铜片裸露在塑封体5’外，经过此制程加工出的产品顶部和底部双通道散热。
现有技术中的产品，芯片2’表面需做处理，采用值球4’，用来预防芯片2’下粘结材料外溢，并且在底部源极与漏极之间需要预留一定空间6’用来隔断源极和漏极，防止源极同漏极短路，或者栅极同漏极短路。因此，处理芯片2’导致产品成本增加，作业流程复杂，并且减少了芯片2’源极有效连接面积。预留的空间6’降低了整个产品的空间有效利用率。
发明内容
本发明的目的在于提供一种带散热片的半导体封装及其封装方法，增大源极有效连接面积以减少导通电阻及接地电阻，降低功率损失，成本低，封装尺寸小。
为了达到上述目的，本发明通过以下技术方案实现：一种带散热片的半导体封装，其特点是，包含：
引线框架，所述引线框架包含一载片台及与载片台电性连接且弯折的若干引脚，每个引脚包含一引脚表面与所述载片台平行且在所述载片台与所述引脚表面之间连续无间断延伸；
一芯片安装在载片台上，其中完全覆盖芯片第一表面的芯片漏极金属层全面积与所述载片台连接，芯片的源极金属层和栅极金属层设置在与芯片的漏极金属层相反的芯片第二表面上，且芯片的栅极金属层设置在芯片的四个角落中的一个；
相互绝缘隔离设置的源极金属片、栅极金属片，其中源极金属片和栅极金属片的各一平面全面积分别与芯片的源极金属层和栅极金属层连接，源极金属片和栅极金属片的另一相反的平面与所述引脚表面共面，且源极金属片的每个边沿与芯片的边沿平行且不超出芯片的边沿；
一将所述引线框架、芯片、源极金属片、栅极金属片予以包覆的塑封体，其中，所述引脚表面、所述源极金属片、栅极金属片的另一面至少一部分从塑封体中暴露出来。
较佳地，所述芯片通过环氧树脂粘结在引线框架上。
优选地，所述芯片为MOSFET功率芯片或IGBT芯片。
较佳地，所述源极金属片、栅极金属片通过环氧树脂与芯片的源极金属层和栅极金属层连接。
优选地，所述源极金属片、栅极金属片为铜片或镍片。
本发明还公开了一种带散热片的半导体封装方法，其特点是，该方法包含以下步骤：
提供一引线框架，所述引线框架包含一载片台及与载片台电性连接且弯折的若干引脚，每个引脚包含一引脚表面与所述载片台平行且在所述载片台与所述引脚表面之间连续无间断延伸；
将一芯片安装在载片台上，其中完全覆盖芯片第一表面的芯片漏极金属层全面积与所述载片台连接；
将相互绝缘隔离设置的源极金属片、栅极金属片，分别连接芯片的源极金属层、芯片的栅极金属层，其中芯片的源极金属层和栅极金属层设置在与芯片的漏极金属层相反的芯片第二表面上，且芯片的栅极金属层设置在芯片的四个角落中的一个，其中源极金属片和栅极金属片的一个平面全面积分别与芯片的源极金属层和栅极金属层连接，源极金属片和栅极金属片的另一相反的平面与所述引脚表面共面，且源极金属片的每个边沿与芯片的边沿平行且不超出芯片的边沿；
形成一塑封体，将所述引线框架、芯片、源极金属片、栅极金属片予以包覆，其中，所述引脚表面、所述源极金属片、栅极金属片的另一面至少一部分从塑封体中暴露出来。
优选地，所述栅极金属片包含一个台阶使栅极金属片从塑封体中暴露出来的面积小于栅极金属片与栅极金属层连接面积。
本发明一种带散热片的半导体封装及其封装方法与现有技术相比具有以下优点：芯片正装，芯片表面无需处理，作业流程减少，增加了芯片的有效焊接面；有效利用了源极与漏极之间的空间，减小了芯片的尺寸；顶部散热，底部产生的热量通过底部与顶部的通道散发，减少导通电阻及接地电阻，降低功率损失，成本低。
附图说明
图1为现有技术中芯片封装结构；
图2为本发明一种带散热片的半导体封装的底部示意图；
图3为本发明顶部示意图；
图4为本发明引线框架的结构示意图；
图5为本发明芯片示意图；
图6为本发明实施例示意图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
如图2~图5所示，结合图6，一种带散热片的半导体封装，包含：引线框架1，所述引线框架1包含一载片台11及与载片台11电性连接且弯折的若干引脚12，每个引脚12包含一引脚表面121与所述载片台11平行且在所述载片台11与所述引脚表面121之间连续无间断延伸；
一芯片2安装在载片台11上，其中完全覆盖芯片第一表面201的芯片漏极金属层201a全面积与所述载片台11连接，芯片2的源极金属层202a和栅极金属层202b设置在与芯片2的漏极金属层相反的芯片第二表面202上，且芯片2的栅极金属层202b设置在芯片2的四个角落中的一个；
相互绝缘隔离设置的源极金属片3、栅极金属片4，源极金属片3呈与源极金属层202a相同几何图形的块状具有上下相对的两个平面，栅极金属片4也具有上下相对的两个平面，栅极金属片4的上下两个平面都小于栅极金属层202b的面积，其中源极金属片3和栅极金属片4的各一平面全面积分别与芯片2的源极金属层202a和栅极金属层202b连接，源极金属片3和栅极金属片4的另一相反的平面与所述引脚表面121共面，且源极金属片3的每个边沿与芯片2的边沿平行且不超出芯片2的边沿；在一可选实施例中，源极金属片3的面积小于源极金属层202a的面积，在另一可选实施例中，栅极金属片4的上下两个平面具有不同的几何图形，其中与栅极金属层202b接触的一面具有与栅极金属层202b相同的几何图形，且相反的那一面具有最小的面积。
一将所述引线框架1、芯片2、源极金属片3、栅极金属片4予以包覆的塑封体5，其中，所述引脚表面121、所述源极金属片3、栅极金属片4的另一面至少一部分从塑封体5中暴露出来。
优选地，本实施例中芯片2通过环氧树脂21粘结在引线框架1上，芯片为MOSFET功率芯片或IGBT芯片；所述源极金属片3、栅极金属片4通过环氧树脂31、41与芯片2的源极金属层202a和栅极金属层202b连接；所述源极金属片3、栅极金属片4为铜片或镍片。
本发明还公开了一种带散热片的半导体封装方法，该方法包含以下步骤：
提供一引线框架1，所述引线框架1包含一载片台11及与载片台11电性连接且弯折的若干引脚12，每个引脚12包含一引脚表面121与所述载片台11平行且在所述载片台11与所述引脚表面121之间连续无间断延伸；
将一芯片2安装在载片台11上，其中完全覆盖芯片第一表面的芯片漏极金属层全面积与所述载片台11连接；
将相互绝缘隔离设置的源极金属片3、栅极金属片4，分别连接芯片2的源极金属层202a、芯片2的栅极金属层202b，其中芯片的源极金属层202a和栅极金属层202b设置在与芯片2的漏极金属层201a相反的芯片第二表面202上，且芯片2的栅极金属层202b设置在芯片2的四个角落中的一个，其中源极金属片3和栅极金属片4的一个平面全面积分别与芯片2的源极金属层202a和栅极金属层202b连接，源极金属片3和栅极金属片4的另一相反的平面与所述引脚表面121共面，且源极金属片3的每个边沿与芯片2的边沿平行且不超出芯片2的边沿；
形成一塑封体5，将所述引线框架1、芯片2、源极金属片3、栅极金属片4予以包覆，其中，所述引脚表面121、所述源极金属片3、栅极金属片4的另一面至少一部分从塑封体5中暴露出来。
所述栅极金属片4包含一个台阶使栅极金属片4从塑封体5中暴露出来的面积小于栅极金属片4与栅极金属层202b连接面积。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (7)

1.一种带散热片的半导体封装，其特征在于，包含：
引线框架，所述引线框架包含一载片台及与载片台电性连接且弯折的若干引脚，每个引脚包含一引脚表面与所述载片台平行且在所述载片台与所述引脚表面之间连续无间断延伸；
一芯片安装在载片台上，其中完全覆盖芯片第一表面的芯片漏极金属层全面积与所述载片台连接，芯片的源极金属层和栅极金属层设置在与芯片的漏极金属层相反的芯片第二表面上，且芯片的栅极金属层设置在芯片的四个角落中的一个；
相互绝缘隔离设置的源极金属片、栅极金属片，其中源极金属片和栅极金属片的各一平面全面积分别与芯片的源极金属层和栅极金属层连接，源极金属片和栅极金属片的另一相反的平面与所述引脚表面共面，且源极金属片的每个边沿与芯片的边沿平行且不超出芯片的边沿；
一将所述引线框架、芯片、源极金属片、栅极金属片予以包覆的塑封体，其中，所述引脚表面、所述源极金属片、栅极金属片的另一面至少一部分从塑封体中暴露出来。
2.如权利要求1所述的半导体封装，其特征在于，所述芯片通过环氧树脂粘结在引线框架上。
3.如权利要求1所述的半导体封装，其特征在于，所述芯片为MOSFET功率芯片或IGBT芯片。
4.如权利要求1所述的半导体封装，其特征在于，所述源极金属片、栅极金属片通过环氧树脂与芯片的源极金属层和栅极金属层连接。
5.如权利要求1所述的半导体封装，其特征在于，所述源极金属片、栅极金属片为铜片或镍片。
6.一种带散热片的半导体封装方法，其特征在于，该方法包含以下步骤：
提供一引线框架，所述引线框架包含一载片台及与载片台电性连接且弯折的若干引脚，每个引脚包含一引脚表面与所述载片台平行且在所述载片台与所述引脚表面之间连续无间断延伸；
将一芯片安装在载片台上，其中完全覆盖芯片第一表面的芯片漏极金属层全面积与所述载片台连接；
将相互绝缘隔离设置的源极金属片、栅极金属片，分别连接芯片的源极金属层、芯片的栅极金属层，其中芯片的源极金属层和栅极金属层设置在与芯片的漏极金属层相反的芯片第二表面上，且芯片的栅极金属层设置在芯片的四个角落中的一个，其中源极金属片和栅极金属片的一个平面全面积分别与芯片的源极金属层和栅极金属层连接，源极金属片和栅极金属片的另一相反的平面与所述引脚表面共面，且源极金属片的每个边沿与芯片的边沿平行且不超出芯片的边沿；
形成一塑封体，将所述引线框架、芯片、源极金属片、栅极金属片予以包覆，其中，所述引脚表面、所述源极金属片、栅极金属片的另一面至少一部分从塑封体中暴露出来。
7.如权利要求6所述的半导体封装方法，其特征在于，所述栅极金属片包含一个台阶使栅极金属片从塑封体中暴露出来的面积小于栅极金属片与栅极金属层连接面积。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288607B (zh) * 2018-01-11 2020-02-07 苏州浪潮智能科技有限公司 一种增强散热的Power MOSFET及其设计方法
CN111354703A (zh) * 2018-12-21 2020-06-30 深圳市泛宜微电子技术有限公司 一种封装电子元件及其制造方法
CN111354707A (zh) * 2018-12-21 2020-06-30 深圳市泛宜微电子技术有限公司 一种功率器件的封装模块及其制造方法
CN110310931A (zh) * 2019-07-15 2019-10-08 深圳市泛宜微电子技术有限公司 一种芯片及封装元件
CN112117251B (zh) * 2020-09-07 2022-11-25 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
CN113410185B (zh) * 2021-06-04 2021-12-14 深圳真茂佳半导体有限公司 功率半导体器件封装结构及其制造方法
CN117253871B (zh) * 2023-11-20 2024-02-13 佛山市蓝箭电子股份有限公司 一种半导体封装器件及其封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101421840A (zh) * 2005-12-30 2009-04-29 飞兆半导体公司 具有双暴露表面的封装式半导体装置及其制造方法
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN102201449A (zh) * 2011-05-27 2011-09-28 电子科技大学 一种功率mos器件低热阻封装结构
CN102903692A (zh) * 2011-07-26 2013-01-30 万国半导体股份有限公司 应用双层引线框架的堆叠式功率半导体器件及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101421840A (zh) * 2005-12-30 2009-04-29 飞兆半导体公司 具有双暴露表面的封装式半导体装置及其制造方法
CN101582403A (zh) * 2008-05-15 2009-11-18 捷敏服务公司 以夹在金属层之间的倒装管芯为特征的半导体封装
CN102201449A (zh) * 2011-05-27 2011-09-28 电子科技大学 一种功率mos器件低热阻封装结构
CN102903692A (zh) * 2011-07-26 2013-01-30 万国半导体股份有限公司 应用双层引线框架的堆叠式功率半导体器件及其制备方法

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