KR102063386B1 - 스택 다이 패키지 - Google Patents

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센 마오
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Abstract

일 실시예에서, 스택 다이 패키지는 리드 프레임과, 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와 제 1 표면에 대향하는 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이를 포함할 수 있다. 게이트 및 소스는 리드 프레임에 결합되는 플립칩이다. 스택 다이 패키지는 제 2 다이의 제 1 표면 상에 배치된 게이트 및 드레인과 제 1 표면에 대향하는 제 2 다이의 제 2 표면 상에 배치된 소스를 포함하는 제 2 다이를 포함할 수 있다. 제 2 다이의 소스는 제 1 다이의 드레인에 대면한다.

Description

스택 다이 패키지{STACK DIE PACKAGE}
관련 출원의 상호 참조
본 출원은 2013년 3월 14일 동시에 출원되었던 카일 테릴(Kyle Terrill) 등의 발명의 명칭이 "스택 다이 패키지의 제조 방법(Method for Fabricating Stack Die Package)"인 미국 특허 출원 제 13/830,041호(대리인 문서 번호 VISH-8811)에 관련되고 이를 우선권 주장한다.
본 출원은 본 명세서에 그대로 참조로서 합체되어 있는 발명의 명칭이 "스택 다이 패키지(STACK DIE PACKAGE)"인 2013년 3월 14일 출원된 미국 특허 출원 제 13/829,623호에 관련되고 이를 우선권 주장한다.
DC-DC 전원에서, 단일 패키지 내의 제어 및 동기식 MOSFET(metal-oxide semiconductor field-effect transistor: 금속 산화물 반도체 전계 효과 트랜지스터)의 모두의 코패키징(co-packaging)은 더 양호한 면적 효율을 갖고, 현재 산업 분야 내의 경향이다. 도 1, 도 2 및 도 3은 시장에서 입수 가능한 이들 유형의 다이 패키지의 상이한 예를 도시한다. 구체적으로, 도 1은 와이어 본딩과 함께 2개의 다이를 포함하는 종래의 PPAIR 패키지(100)의 등각도이다. 와이어 본딩은 확대도(102)에 의해 도시되어 있다. 게다가, 도 2는 칩 본딩과 함께 2개의 다이를 포함하는 종래의 PPAIR 패키지(200)의 평면도 및 저면도를 도시한다. 칩 본딩은 확대도(202)에 의해 도시되어 있다. 더욱이, 도 3은 칩을 따른 2개의 적층된 다이를 포함하는 종래의 스택 다이 패키지(300)의 등각도이다. 이들 종래의 다이 패키지와 연계된 단점들이 존재한다는 점이 주목된다.
예를 들어, PPAIR 패키지(예를 들어, 100 또는 200)에 대해, LS(로우측) 다이 및 HS(하이측) 다이는 동일한 표면 상에 서로 가까이 위치된다. 이와 같이, 소정의 고정 패키지 크기에 대해, PPAIR 패키지 내의 다이 크기는 제한될 것이고, 따라서 드레인-대-소스 저항(drain-to-source resistance)(Rds) 및 전류 취급 용량이 영향을 받을 것이다. 스택 다이 패키지(예를 들어, 300)에 대해, 다이 크기는 더 클 수 있다는 점이 주목된다. 그러나, 클립의 납땜 프로세스에 기인하여, 이는 다이 및 리드 포스트(lead post) 상의 와이어 본드 패드 표면을 오염시킬 수 있다. 따라서, 스택 다이 패키지의 본딩된 와이어의 신뢰성 및 조립 수율에 대한 문제가 존재한다. 더욱이, 스택 다이 패키지의 와이어 본딩 프로세스는 리드 프레임(lead frame) 상에 은도금을 필요로 할 수 있고, 이는 리드 프레임 비용을 불리하게 증가시킨다.
본 발명에 따른 다양한 실시예는 전형적인 종래의 다이 패키지와 연계된 전술된 단점을 처리할 수 있다.
일 실시예에서, 스택 다이 패키지는 리드 프레임과, 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와 제 1 표면에 대향하는 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이를 포함할 수 있다. 게이트 및 소스는 리드 프레임에 결합되는 플립칩(flip chip)이다. 스택 다이 패키지는 제 2 다이의 제 1 표면 상에 배치된 게이트 및 드레인과 제 1 표면에 대향하는 제 2 다이의 제 2 표면 상에 배치된 소스를 포함할 수 있다. 제 2 다이의 소스는 제 1 다이의 드레인에 대면한다.
다른 실시예에서, 스택 다이 패키지는 리드 프레임과, 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와 제 1 표면에 대향하는 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이를 포함할 수 있다. 게이트 및 소스는 리드 프레임에 결합되는 플립칩이다. 스택 다이 패키지는 제 2 다이의 제 1 표면 상에 배치된 게이트 및 소스와 제 1 표면에 대향하는 제 2 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 2 다이를 포함할 수 있다. 제 2 다이의 소스는 제 1 다이의 드레인에 대면한다.
또 다른 실시예에서, 스택 다이 패키지는 리드 프레임과, 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와 제 1 표면에 대향하는 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이를 포함할 수 있다. 게이트 및 소스는 리드 프레임에 결합되는 플립칩이다. 제 1 다이는 분할 게이트 기술(split gate technology)을 포함한다. 스택 다이 패키지는 제 2 다이의 제 1 표면 상에 배치된 게이트 및 드레인과 제 1 표면에 대향하는 제 2 다이의 제 2 표면 상에 배치된 소스를 포함하는 제 2 다이를 포함할 수 있다. 제 2 다이의 소스는 제 1 다이의 드레인에 대면한다.
본 발명에 따른 특정 실시예가 본 '발명의 내용' 섹션에 구체적으로 설명되어 있지만, 본 발명 및 청구된 요지는 이들 실시예에 의해 결코 한정되는 것은 아니라는 것이 주목된다.
첨부 도면에는, 본 발명에 따른 다양한 실시예가 한정이 아니라, 예시로서 도시되어 있다. 유사한 도면 부호는 도면 전체에 걸쳐 유사한 요소를 나타낸다는 것이 주목된다.
도 1은 와이어 본딩을 갖는 종래의 PPAIR 패키지의 사시도 및 확대도를 포함한다.
도 2는 클립 본딩을 갖는 종래의 PPAIR 패키지의 평면도, 저면도, 및 확대도를 포함한다.
도 3은 종래의 스택 다이 패키지의 등각도이다.
도 4는 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 측단면도이다.
도 5는 본 발명의 다양한 실시예에 따른 회로의 개략 다이어그램이다.
도 6은 본 발명의 다양한 실시예에 따른 다른 스택 다이 패키지의 측단면도이다.
도 7은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 평면도 및 측단면도를 포함한다.
도 8은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 등각도이다.
도 9는 본 발명의 다양한 실시예에 따른 다중 스택 다이의 조립 프로세스도이다.
도 10은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 등각도이다.
도 11은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 분해도이다.
도 12는 본 발명의 다양한 실시예에 따른 방법의 흐름도이다.
도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21 및 도 22는 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
도 23은 본 발명의 다양한 실시예에 따른 다른 방법의 흐름도이다.
도 24, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31, 도 32 및 도 33은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
도 34는 본 발명의 다양한 실시예에 따른 또 다른 방법의 흐름도이다.
도 35는 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
도 36은 본 발명의 다양한 실시예에 따른 다른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
도 37은 본 발명의 다양한 실시예에 따른 또 다른 방법의 흐름도이다.
도 38, 도 39 및 도 40은 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
도 41은 본 발명의 다양한 실시예에 따른 다른 방법의 흐름도이다.
도 42, 도 43 및 도 44는 본 발명의 다양한 실시예에 따른 스택 다이 패키지의 선택된 제조 스테이지의 측단면도이다.
이 설명에 참조된 도면들은 구체적으로 언급되는 경우를 제외하고는 실제 축적대로 도시되어 있는 것으로서 이해되지 않아야 한다.
이제, 그 예가 첨부 도면에 도시되어 있는 본 발명에 따른 다양한 실시예를 상세히 참조할 것이다. 본 발명은 다양한 실시예와 함께 설명될 것이지만, 이들 다양한 실시예는 본 발명을 한정하도록 의도된 것은 아니라는 것이 이해될 수 있을 것이다. 대조적으로, 본 발명은, 청구범위에 따라 해석되는 바와 같은 본 발명의 범주 내에 포함될 수 있는 대안, 변형 및 등가물을 커버하도록 의도된다. 더욱이, 본 발명에 따른 다양한 실시예의 이하의 상세한 설명에서, 수많은 특정 상세가 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 발명이 이들 특정 상세 없이 또는 그 등가물을 갖고 실시될 수도 있다는 것이 당 기술 분야의 숙련자들에게 명백할 것이다. 다른 경우에, 공지의 방법, 절차, 구성요소, 및 회로는 본 발명의 양태를 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않았다.
도면은 실제 축적대로 도시되어 있는 것은 아니며, 구조체의 단지 일부, 뿐만 아니라 이들 구조체를 형성하는 다양한 층이 도면에 도시되어 있을 수도 있다. 더욱이, 제조 프로세스 및 단계는 본 명세서에 설명된 프로세스 및 단계와 함께 수행될 수 있는데, 즉 본 명세서에 도시되고 설명된 단계 전, 사이 및/또는 후에 다수의 프로세스 단계가 존재할 수 있다. 중요하게, 본 발명에 따른 실시예는 이들을 상당히 교란하지 않고 이들 다른(가능하게는 종래의) 프로세스 및 단계와 함께 구현될 수 있다. 일반적으로 말하면, 본 발명에 따른 실시예는 주변 프로세스 및 단계에 상당히 영향을 미치지 않고 종래의 프로세스의 부분을 대체할 수 있다.
도 4는 본 발명의 다양한 실시예에 따른 스택 다이 패키지(400)의 측단면도이다. 실시예에서, 스택 다이 패키지(400)는 그 상부면 상에 또는 그 부분으로서 위치된 소스 접점(440) 및 게이트 접점(436) 및 그 저부면 상에 또는 그 부분으로서 위치된 드레인 접점(438)을 갖는 다이 구성을 갖는 하부 다이 또는 칩(414)을 포함할 수 있다. 하부 다이(414)는 소스 접점(440) 및 게이트 접점(436)의 모두가 리드 프레임(402)과 결합되거나 접속되도록 리드 프레임(402)에 부착되거나 결합된 플립칩일 수 있다. 이 방식으로 결합될 때, 이는 하부 다이(414)와 상부 다이(418)의 모두가 동일한 리드 프레임(402)을 공유하게 하고, 패키지(400)의 디자인을 단순화하고, 패키지(400)의 푸트프린트(footprint)를 감소시킨다. 실시예에서, 이 플립칩 온 리드 프레임 기술(flip chip on lead frame technique)은 하부 다이(414) 상에 와이어 본딩을 행할 필요성을 제거한다는 것이 주목된다. 게다가, 소스 영역(440)은 리드 프레임(402)에 결합되거나 접속되기 때문에, 소스 접점(440)에 의해 발생된 열이 리드 프레임(402) 및 인쇄 회로 기판(printed circuit board: PCB) 회로 경로에 방산할 수 있다.
일 실시예에서, 상부 다이 또는 칩(418)은 그 상부면 상에 또는 그 부분으로서 위치된 드레인 접점(430) 및 게이트 접점(434) 및 그 저부면 상에 또는 그 부분으로서 위치된 소스 접점(432)을 갖는 LDMOS(Laterally Diffused Metal Oxide Semiconductor: 측면 확산 금속 산화물 반도체) 구성 또는 기술로 구현될 수 있지만, 이에 한정되는 것은 아니다. 실시예에서, 하부 다이(414)는 트렌치(trench) 또는 분할 게이트 기술로 구현될 수 있지만, 이에 한정되는 것은 아니다. 하부 다이(414)가 트렌치 또는 분할 게이트 기술로 구현되면, 하부 다이(414)는 LDMOS 기술로 구현될 때 상부 다이(418)의 총 단위 면적당 저항의 절반 미만을 가질 것이라는 점이 주목된다.
도 4에서, 일 실시예에서, 스택 다이 패키지(400)는 더 대형 클립(420a) 및 더 소형 클립(420b)을 포함할 수 있다. 상부 다이(418)의 상부면에서, 실시예에서, 더 대형 클립(420a)은 드레인 접점 영역(430)에 결합되거나 부착될 수 있고, 더 소형 클립(420b)은 게이트 접촉 영역(434)에 결합되거나 부착될 수 있다. 일 실시예에서, 클립(420a, 420b)은 실제로 하나의 클립 프레임(도시 생략)의 부분으로서 제조될 수 있다. 게다가, 클립(420a, 420b)은 또한 동시에 또는 대략 동시에 상부 다이(418)의 표면에 부착될 수 있다. 실시예에서, 클립(420a, 420b)은 클립 프레임으로의 타이 바아(tie bar)(도시 생략)를 가질 수 있어, 이에 의해 이들 클립이 동시에 취급되는 것을 가능하게 한다는 것이 주목된다. 일 실시예에서, 스택 다이 패키지(400)는 QFN(quad-flat no-leads: 쿼드-플랫 노-리드)형 패키지로서 구현될 수 있지만, 이에 한정되는 것은 아니라는 것을 주목하라. 이와 같이, 다중 스택 다이 패키지(예를 들어, 400에 유사한)의 조립 프로세스 중에, 모든 유닛을 서로로부터 분리하는데 이용된 패키지 절삭 작업(package saw operation)이 존재한다. 클립(420a, 420b)의 타이 바아는 패키지 절삭 작업을 행할 때, 타이 바아가 자동으로 절삭되거나 절단되도록 설계된다. 절삭 작업은 성형 프로세스 후에 행해지기 때문에, 분리된 클립(420a, 420b)은 스택 다이 패키지(400)의 몰드 화합물(442)에 의해 적소에 유지될 것이다.
스택 다이 패키지(400)에 대한 다수의 장점이 존재한다는 것이 주목된다. 예를 들어, 실시예에서, 임의의 유형의 와이어 본딩이 스택 다이 패키지(400)로부터 제거될 수 있다. 이와 같이, 스택 다이 패키지(600)는 와이어 본딩이 없다. 게다가, 일 실시예에서, 하부 다이(414)의 플립칩은 드레인 영역(438)과 클립(416) 사이에 더 큰 접촉 면적을 허용하는데, 이는 상부 다이(418)의 더 큰 다이 크기의 가능성을 제공할 수 있다. 더욱이, 실시예에서, 클립(420b)을 이용하는 것은 상부 다이(418)의 게이트 접점(434) 상에 와이어 본딩을 행할 필요성을 제거한다. 이와 같이, 리드 프레임(402) 상에 은도금을 행할 필요성이 없다. 더욱이, 일 실시예에서, 와이어 본딩은 스택 다이 패키지(400)의 조립 프로세스에서 제거될 수 있다. 따라서, 스택 다이 패키지(400)의 조립 비용이 감소된다.
도 4에서, 스택 다이 패키지(400) 및 그 구성요소는 광범위한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 다양한 실시예에서, 클립(420a, 420b)은 본 명세서에 참조로서 합체되어 있는(부록 A 참조), 2011년 9월 9일 출원된 프랭크 쿠오(Frank Kuo) 등의 발명의 명칭이 "듀얼 리드 프레임 반도체 패키지 및 제조 방법(Dual Lead Frame Semiconductor Package and Method of Manufacture)"인 미국 특허 출원 제 13/229,667호에 설명되고 도시된 것과 유사한 임의의 방식으로 구현될 수 있다. 실시예에서, 스택 다이 패키지(400)는 전력 MOSFET 패키지로서 구현될 수 있지만, 이에 한정되는 것은 아니라는 것을 주목하라. 클립(420a, 420b, 416)은 광범위한 방식으로 각각 구현될 수 있다는 점이 주목된다. 예를 들어, 다양한 실시예에서, 클립(420a, 420b, 416)은 하나 이상의 전기 도전성 재료(예를 들어, 구리와 같은 하나 이상의 금속)로 각각 구현될 수 있다.
실시예에서, 리드 프레임(402)은 하부 다이(414)의 드레인(DL)(438) 및 상부 다이(418)의 소스(SH)(432)의 모두에 결합을 위한 DL/SH 리드(404)를 포함할 수 있지만, 이에 한정되는 것은 아니다. 게다가, 리드 프레임(402)은 하부 다이(414)의 게이트(436)에 결합을 위한 GL 리드(406), 하부 다이(414)의 소스(440)에 결합을 위한 SL 리드(408), 상부 다이(418)의 게이트(434)에 결합을 위한 GH 리드(410), 및 상부 다이(418)의 드레인(430)에 결합을 위한 DH 리드(412)를 포함할 수 있지만, 이들에 한정되는 것은 아니다. 하부 다이(414)의 게이트 접점(436)은 땜납 페이스트(428)를 거쳐 리드(406)에 결합될 수 있고, 반면에 소스 접점(440)은 땜납 페이스트(428)를 거쳐 리드(408)에 결합될 수 있다. 더욱이, 클립(416)은 리드(404)에 결합될 수 있다. 더욱이, 클립(416)은 땜납 페이스트(426)를 거쳐 하부 다이(414)의 드레인 접점(438)에 또한 땜납 페이스트(424)를 거쳐 상부 다이(418)의 소스 접점(432)에 결합될 수 있다. 이 방식으로, 소스 접점(432), 드레인 접점(438), 및 리드(404)는 함께 결합될 수 있다. 이와 같이, 실시예에서, 클립(416)은 소스 접점(432)과 드레인 접점(438) 사이에 고전류 경로를 제공할 수 있다. 부가적으로, 클립(416)은 소스 접점(432)과 드레인 접점(438)을 위한 리드(404)로의 고전류 경로를 제공할 수 있다.
도 4에서, 클립(420a)은 리드(412)에 결합될 수 있다. 게다가, 클립(420a)은 땜납 페이스트(422)를 거쳐 상부 다이(418)의 드레인 접점(430)에 결합될 수 있다. 부가적으로, 클립(420b)은 리드(410)에 결합될 수 있다. 더욱이, 클립(420b)은 땜납 페이스트(422)를 거쳐 상부 다이(418)의 게이트 접점(434)에 결합될 수 있다. 본 실시예에서, 하부 다이(414)는 리드 프레임(402) 위에 위치되고, 반면에 상부 다이(418)는 하부 다이(414) 위에 위치된다는 것이 주목된다. 이 방식으로, 상부 다이(418)는 리드 프레임(402)에 결합된 하부 다이(414) 위에 적층된다. 일 실시예에서, 스택 다이 패키지(400)는 클립(416, 420a, 420b), 상부 다이(418), 하부 다이(414), 땜납 페이스트(422, 424, 426, 428) 및 리드 프레임(402)의 부분을 덮고 그리고/또는 캡슐화하는 몰딩(442)을 포함할 수 있다. 다양한 실시예에서, 땜납 페이스트(422, 424, 426, 428) 중 하나 이상은 대신에 도전성 에폭시 또는 도전성 접착제로 구현될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
스택 다이 패키지(400)는 도 4에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 게다가, 스택 다이 패키지(400)는 도 4에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(400)는 본 명세서에 설명된 것에 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 5는 본 발명의 다양한 실시예에 따른 스택 다이 패키지(예를 들어, 400 또는 600)를 표현하는 회로(500)의 개략 다이어그램이다. 회로(500)는 스택 다이 패키지 내의 상부 다이(예를 들어, 418 또는 618)를 표현하는 트랜지스터(예를 들어, NMOS)(504) 및 스택 다이 패키지 내의 하부 다이(예를 들어, 414 또는 614)를 표현하는 트랜지스터(예를 들어, NMOS)(510)를 포함할 수 있다. 게다가, 트랜지스터(504)의 드레인은 리드 프레임(예를 들어, 402 또는 602)의 DH 리드(502)에 결합될 수 있고, 트랜지스터(504)의 게이트는 리드 프레임의 GH 리드(504)에 결합될 수 있다. 트랜지스터(504)의 소스 및 트랜지스터(510)의 드레인은 리드 프레임의 DL/SH 리드(508)에 모두 결합될 수 있다. 더욱이, 트랜지스터(510)의 게이트는 리드 프레임의 GL 리드(512)에 결합될 수 있고, 트랜지스터(510)의 소스는 리드 프레임의 SL 리드(514)에 결합될 수 있다.
회로(500)는 도 5에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 점이 주목된다. 부가적으로, 회로(500)는 도 5에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 회로(500)는 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
도 6은 본 발명의 다양한 실시예에 따른 스택 다이 패키지(600)의 측단면도이다. 일 실시예에서, 스택 다이 패키지(600)는 그 상부면 상에 또는 그 부분으로서 위치된 소스 접점(640) 및 게이트 접점(636) 및 그 저부면 상에 또는 그 부분으로서 위치된 드레인 접점(638)을 갖는 다이 구성을 갖는 하부 다이 또는 칩(614)을 포함할 수 있다. 하부 다이(614)는 소스 접점(640) 및 게이트 접점(636)의 모두가 리드 프레임(602)과 결합되거나 접속되도록 리드 프레임(602)에 부착되거나 결합된 플립칩일 수 있다. 이 방식으로 결합될 때, 이는 하부 다이(614)와 상부 다이(618)의 모두가 동일한 리드 프레임(602)을 공유하게 하고, 패키지(600)의 디자인을 단순화하고, 패키지(600)의 푸트프린트를 감소시킨다. 실시예에서, 이 플립칩 온 리드 프레임 기술은 하부 다이(614) 상에 와이어 본딩을 행할 필요성을 제거한다는 것이 주목된다. 또한, 소스 영역(640)은 리드 프레임(602)에 결합되거나 접속되기 때문에, 소스 접점(640)에 의해 발생된 열이 리드 프레임(602) 및 인쇄 회로 기판(PCB) 회로 경로에 방산할 수 있다.
일 실시예에서, 상부 다이 또는 칩(618)은 그 상부면 상에 또는 그 부분으로서 위치된 소스 접점(632) 및 게이트 접점(634) 및 그 저부면 상에 또는 그 부분으로서 위치된 드레인 접점(630)을 갖는 다이 구성으로 구현될 수 있지만, 이에 한정되는 것은 아니다. 상부 다이(618)는 소스 접점(632)이 클립(616a)과 결합되거나 접속될 수 있고 반면에 게이트 접점(634)은 클립(616b)과 결합되거나 접속될 수 있도록 클립(616a, 616b)에 부착되거나 결합된 플립칩일 수 있다. 이 방식으로 결합될 때, 이는 패키지(600)의 디자인을 단순화하고, 패키지(600)의 푸트프린트를 감소시킨다. 실시예에서, 이 플립칩 기술은 상부 다이(618) 상에 와이어 본딩을 행할 필요성을 제거한다는 것을 주목하라. 또한, 소스 영역(632)은 리드 프레임(602)에 결합된 클립(616a)에 결합되거나 접속되기 때문에, 소스 접점(632)에 의해 발생된 열이 클립(616a)을 거쳐 리드 프레임(602) 및 인쇄 회로 기판(PCB) 회로 경로에 방산할 수 있다. 일 실시예에서, 하부 다이(614) 및 상부 다이(618)는 트렌치 또는 분할 게이트 기술로 각각 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 6에서, 일 실시예에서, 스택 다이 패키지(600)는 더 대형 클립(616a) 및 더 소형 클립(616b)을 포함할 수 있다. 상부 다이(618)의 상부면에서, 일 실시예에서, 더 대형 클립(616a)은 소스 접점 영역(632)에 결합되거나 부착될 수 있고, 더 소형 클립(616b)은 게이트 접촉 영역(634)에 결합되거나 부착될 수 있다. 실시예에서, 클립(616a, 616b)은 실제로 하나의 클립 프레임(도시 생략)의 부분으로서 제조될 수 있다. 부가적으로, 클립(616a, 616b)은 또한 동시에 또는 대략 동시에 리드 프레임(602) 및 하부 다이(614)의 표면에 부착될 수 있다. 실시예에서, 클립(616a, 616b)은 클립 프레임으로의 타이 바아(도시 생략)를 가질 수 있어, 이에 의해 이들 클립이 동시에 취급되는 것을 가능하게 한다는 것이 주목된다. 실시예에서, 스택 다이 패키지(600)는 QFN(quad-flat no-leads: 쿼드-플랫 노-리드)형 패키지로서 구현될 수 있다. 이에 따라, 다중 스택 다이 패키지(예를 들어, 600에 유사한)의 조립 프로세스 중에, 모든 유닛을 서로로부터 분리하는데 이용된 패키지 절삭 작업이 존재한다. 클립(616a, 616b)의 타이 바아는 패키지 절삭 작업을 행할 때, 타이 바아가 자동으로 절삭되거나 절단되도록 설계된다. 절삭 작업은 성형 프로세스 후에 행해지기 때문에, 분리된 클립(616a, 616b)은 스택 다이 패키지(600)의 몰드 화합물(642)에 의해 적소에 유지될 것이다.
스택 다이 패키지(600)에 대한 다수의 장점이 존재한다는 것을 주목하다. 예를 들어, 일 실시예에서, 임의의 유형의 와이어 본딩이 스택 다이 패키지(600)로부터 제거될 수 있다. 이와 같이, 스택 다이 패키지(600)는 와이어 본딩이 없다. 부가적으로, 실시예에서, 하부 다이(614)의 플립칩은 드레인 영역(638)과 클립(616a) 사이에 더 큰 접촉 면적을 허용하는데, 이는 상부 다이(618)의 더 큰 다이 크기의 가능성을 제공할 수 있다. 게다가, 일 실시예에서, 클립(616b)을 이용하는 것은 상부 다이(618)의 게이트 접점(634) 상에 와이어 본딩을 행할 필요성을 제거한다. 따라서, 리드 프레임(402) 상에 은도금을 행할 필요성이 없다. 더욱이, 실시예에서, 와이어 본딩은 스택 다이 패키지(600)의 조립 프로세스에서 제거될 수 있다. 이와 같이, 스택 다이 패키지(600)의 조립 비용이 감소된다.
도 6에서, 스택 다이 패키지(600) 및 그 구성요소는 광범위한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 다양한 실시예에서, 클립(616a, 616b)은 본 명세서에 참조로서 합체되어 있는(부록 A 참조), 2011년 9월 9일 출원된 프랭크 쿠오(Frank Kuo) 등의 발명의 명칭이 "듀얼 리드 프레임 반도체 패키지 및 제조 방법(Dual Lead Frame Semiconductor Package and Method of Manufacture)"인 미국 특허 출원 제 13/229,667호에 설명되고 도시된 것과 유사한 임의의 방식으로 구현될 수 있다. 일 실시예에서, 스택 다이 패키지(600)는 전력 MOSFET 패키지로서 구현될 수 있지만, 이에 한정되는 것은 아니다. 클립(616a, 616b, 620)은 광범위한 방식으로 각각 구현될 수 있다는 점이 주목된다. 예를 들어, 다양한 실시예에서, 클립(616a, 616b, 620)은 하나 이상의 전기 도전성 재료(예를 들어, 구리와 같은 하나 이상의 금속)로 각각 구현될 수 있다.
일 실시예에서, 리드 프레임(602)은 하부 다이(614)의 드레인(DL)(638) 및 상부 다이(618)의 소스(SH)(632)의 모두에 결합을 위한 DL/SH 리드(604)를 포함할 수 있지만, 이에 한정되는 것은 아니다. 부가적으로, 리드 프레임(602)은 하부 다이(614)의 게이트(636)에 결합을 위한 GL 리드(606), 하부 다이(614)의 소스(640)에 결합을 위한 SL 리드(608), 상부 다이(618)의 게이트(634)에 결합을 위한 GH 리드(610), 및 상부 다이(618)의 드레인(630)에 결합을 위한 DH 리드(612)를 포함할 수 있지만, 이들에 한정되는 것은 아니다. 하부 다이(614)의 게이트 접점(636)은 땜납 페이스트(628)를 거쳐 리드(606)에 결합될 수 있고, 반면에 소스 접점(640)은 땜납 페이스트(628)를 거쳐 리드(608)에 결합될 수 있다. 게다가, 클립(616a)은 리드(604)에 결합될 수 있다. 더욱이, 클립(616b)은 땜납 페이스트(626)를 거쳐 하부 다이(614)의 드레인 접점(638)에 또한 땜납 페이스트(624)를 거쳐 상부 다이(616)의 소스 접점(632)에 결합될 수 있다. 이 방식으로, 소스 접점(632), 드레인 접점(638), 및 리드(604)는 함께 결합될 수 있다. 따라서, 실시예에서, 클립(616a)은 소스 접점(632)과 드레인 접점(638) 사이에 고전류 경로를 제공할 수 있다. 부가적으로, 클립(616a)은 소스 접점(632)과 드레인 접점(638)을 위한 리드(604)로의 고전류 경로를 제공할 수 있다.
도 6에서, 클립(620)은 리드(612)에 결합될 수 있다. 게다가, 클립(620)은 땜납 페이스트(622)를 거쳐 상부 다이(618)의 드레인 접점(630)에 결합될 수 있다. 더욱이, 클립(616b)은 리드(610)에 결합될 수 있다. 게다가, 클립(616b)은 땜납 페이스트(622)를 거쳐 상부 다이(618)의 게이트 접점(634)에 결합될 수 있다. 본 실시예에서, 하부 다이(614)는 리드 프레임(602) 위에 위치되고, 반면에 상부 다이(618)는 하부 다이(614) 위에 위치된다는 점이 주목된다. 이 방식으로, 상부 다이(618)는 리드 프레임(602)에 결합된 하부 다이(614) 위에 적층된다. 실시예에서, 스택 다이 패키지(600)는 클립(616a, 616b, 620), 상부 다이(618), 하부 다이(614), 땜납 페이스트(622, 624, 626, 628) 및 리드 프레임(602)의 부분을 덮고 그리고/또는 캡슐화하는 몰딩(642)을 포함할 수 있다. 다양한 실시예에서, 땜납 페이스트(622, 624, 626, 628) 중 하나 이상은 대신에 도전성 에폭시 또는 도전성 접착제로 구현될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
스택 다이 패키지(600)는 도 6에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 부가적으로, 스택 다이 패키지(600)는 도 6에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(600)는 본 명세서에 설명된 것에 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
도 7은 본 발명의 다양한 실시예에 따른 스택 다이 패키지(600, 600a)의 평면도(702) 및 측단면도(704)를 도시한다. 구체적으로, 도 7의 우반부는 스택 다이 패키지(600)의 "통상(normal)" 구조체를 도시하는 도 7의 좌반부와 비교하여, 스택 다이 패키지(600a)의 "이중 냉각" 구조체를 도시한다. 스택 다이 패키지(600a)의 "이중 냉각" 구조체와 스택 다이 패키지(600)의 "통상" 구조체 사이의 주 차이점은 상부 클립(620)이 스택 다이 패키지(600a)의 상부측 냉각을 위해 이용될 수 있다는 것이라는 것이 주목된다. 실시예에서, 스택 다이 패키지(600a)의 상부 클립(620)의 상부면의 적어도 일부는 몰딩(642a)으로 덮여지지 않아, 이에 의해 열이 클립(620)을 거쳐 방출되는 것을 가능하게 한다. 이와 같이, 실시예에서, "이중 냉각"은 리드 프레임(602)을 거친 스택 다이 패키지(600a)의 열 방출(본 명세서에서 전술된 바와 같이) 및 클립(620)의 상부면의 적어도 일부를 거친 스택 다이 패키지(600a)의 열 방출에 의해 성취된다.
일 실시예에서, 상부 클립(620)의 상면 또는 상부면의 적어도 일부를 제외하고는, 몰딩 화합물 또는 재료(642a)로 스택 다이 조립체를 덮거나 캡슐화하는(예를 들어, 도 31에 도시된 바와 같이) 성형 프로세스가 이용될 수 있다. 실시예에서, 스택 다이 패키지(600a)의 "이중 냉각" 구조체는 특정 몰드 도구 디자인을 수반할 수 있는 특정 성형 프로세스로 제조될 수 있다. 도 34는 본 발명의 다양한 실시예에 따른 하나 이상의 "이중 냉각" 스택 다이 패키지를 제조하기 위한 방법(3400)의 흐름도라는 점이 주목된다. 실시예에서, 성형 프로세스가 클립(620)의 상부면의 적어도 일부를 노출되게 한 후에, 상부면은 이어서 도금되어(예를 들어, 주석과 같은 하나 이상의 금속으로) 클립(620)의 상부면 위에 노출된 주석 도금된 패드(706)의 형성을 야기한다. 따라서, 이 프로세스의 완료 후에, 스택 다이 패키지(600a)의 평면도(702) 및 측면도(704)가 도 7의 우반부에 도시되어 있다. 다양한 실시예에서, 클립(620)의 상부면은 임의의 금속으로 도금될 수도 있고 또는 도금되지 않을 수도 있는 것이 주목된다(예를 들어, 도 34를 참조하여 본 명세서에 설명됨). 실시예에서, 클립(420a)의 상면 또는 상부면을 노출하고 도금하여 이에 의해 노출된 도금된 패드(예를 들어, 스택 다이 패키지(600a)의 노출된 주석 도금된 패드(706)에 유사함)의 형성을 야기하는 유사한 "이중 냉각" 프로세스가 스택 다이 패키지(400) 상에 수행될 수 있다는 점이 주목된다.
스택 다이 패키지(600a)는 도 7에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 게다가, 스택 다이 패키지(600a)는 도 7에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(600a)는 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 8은 본 발명의 다양한 실시예에 따른 스택 다이 패키지(400)의 등각도이다. 스택 다이 패키지(400)의 본 실시예는 스택 다이 패키지(400)의 선택된 상이한 내부 구성요소의 예시적인 형상 및 배향을 예시한다. 예를 들어, 도 8은 클립(416, 420a, 420b), 상부 다이(418), 하부 다이(414), 리드 프레임(402), 및 리드 프레임(402)의 SL 리드(408) 및 GL 리드(406)의 예시적인 형상 및 배향을 도시한다.
스택 다이 패키지(400)는 도 8에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 게다가, 스택 다이 패키지(400)는 도 8에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(400)는 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 9는 본 발명의 다양한 실시예에 따른 다중 스택 다이(예를 들어, 400)의 조립 프로세스도이다. 예를 들어, 도 9의 본 실시예는 리드 프레임(402) 위에 위치된 다수의 하부 다이(414)를 갖는 리드 프레임(402)(예를 들어, 단일편 프레임임)을 도시한다. 게다가, 다수의 하부 다이(414)의 각각 위에 개별적으로 배치될 수 있는 다수의 클립(416)이 도시되어 있다. 도 9의 본 실시예는 또한 모두 함께 결합되거나 접속된 8개의 세트의 클립(420a, 420b)을 포함하지만, 이에 한정되는 것은 아닌, 프레임 클립(902)(예를 들어, 단일편 프레임임)을 도시한다. 실시예에서, 프레임 클립(902)은 모든 세트의 클립(420a, 420b)을 함께 결합하거나 접속하는 타이 바아를 포함할 수 있다는 것이 주목된다. 게다가, 실시예에서, 프레임 클립(902)은 프레임 클립(902)을 취출하여 이 프레임 클립과 모든 세트의 클립(420a, 420b)을 동시에 또는 대략 동시에 다수의 상부 다이(418) 및 다수의 하부 다이(414) 위에 위치시키는데 이용될 수 있는 2개의 더 큰 단부(904)를 포함할 수 있다. 프레임 클립(902)은 임의의 수의 세트의 클립(420a, 420b)(또는 클립(616a, 616b)을 포함하도록 구현될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다. 실시예에서, 프레임 클립(902)은 하나 이상의 전기 도전성 재료(예를 들어, 구리와 같은 하나 이상의 금속)로 제조될 수 있지만, 이들에 한정되는 것은 아니다.
프레임 클립(902)은 도 9에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다. 게다가, 프레임 클립(902)은 도 9에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 프레임 클립(902)은 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 10은 본 발명의 다양한 실시예에 따른 스택 다이 패키지(600)의 등각도이다. 스택 다이 패키지(600)의 본 실시예는 스택 다이 패키지(600)의 선택된 상이한 내부 구성요소의 예시적인 형상 및 배향을 예시한다. 예를 들어, 도 10은 클립(620, 616a, 616b), 상부 다이(618), 하부 다이(614), 리드 프레임(602), 및 리드 프레임(602)의 SL 리드(608) 및 GL 리드(606)의 예시적인 형상 및 배향을 도시한다.
스택 다이 패키지(600)는 도 10에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 게다가, 스택 다이 패키지(600)는 도 10에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(600)는 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 11은 본 발명의 다양한 실시예에 따른 스택 다이 패키지(600)의 분해도이다. 스택 다이 패키지(600)의 본 실시예는 스택 다이 패키지(600)의 선택된 상이한 내부 구성요소의 예시적인 형상 및 배향을 예시한다. 예를 들어, 도 11은 클립(620, 616a, 616b), 상부 다이(618), 하부 다이(614), 리드 프레임(602), 및 리드 프레임(602)의 SL 리드(608) 및 GL 리드(606)의 예시적인 형상 및 배향을 도시한다.
스택 다이 패키지(600)는 도 11에 의해 예시된 모든 요소를 포함하지는 않을 수도 있다는 것이 주목된다. 게다가, 스택 다이 패키지(600)는 도 11에 의해 예시되지 않은 하나 이상의 요소를 포함하도록 구현될 수 있다. 스택 다이 패키지(600)는 본 명세서에 설명된 것과 유사한 임의의 방식으로 이용되거나 구현될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다.
도 12는 본 발명의 다양한 실시예에 따른 하나 이상의 스택 다이 패키지를 제조하기 위한 방법(1200)의 흐름도이다. 특정 동작이 도 12에 개시되어 있지만, 이러한 동작은 예이다. 방법(1200)은 도 12에 의해 예시된 모든 동작을 포함하지는 않을 수도 있다. 또한, 방법(1200)은 다양한 다른 동작 및/또는 도시된 동작의 변형을 포함할 수 있다. 마찬가지로, 흐름도(1200)의 동작의 시퀀스는 수정될 수 있다. 흐름도(1200)의 모든 동작이 수행되지는 않을 수도 있다는 것이 이해된다. 다양한 실시예에서, 방법(1200)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있지만, 이들에 한정되는 것은 아니다. 방법(1200)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)의 제어 하에서 프로세서(들) 및 전기 구성요소에 의해 제어되거나 관리될 수 있는 본 발명의 실시예의 프로세스를 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 비휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용가능 대용량 데이터 저장 장치와 같은 데이터 저장 특징부에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독가능 매체 또는 메모리 내에 상주할 수도 있다.
도 12의 동작 1202에서, 땜납 페이스트(예를 들어, 428) 또는 에폭시가 리드 프레임(예를 들어, 402) 상에 증착될 수 있다. 동작 1202는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 일 실시예에서, 도 13은 동작 1202에서 리드 프레임(402)의 리드(404, 406, 408, 410, 412) 상에 분배되거나 인쇄된 땜납 페이스트(428)(또는 에폭시)의 측단면도를 도시하지만, 이들에 한정되는 것은 아니다. 동작 1202는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1204에서, 제 1 다이 또는 칩(예를 들어, 414)이 리드 프레임에 결합되거나 부착될 수 있다. 동작 1204는 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 14는 이에 한정되는 것은 아니지만, 플립칩 온 리드 프레임 기술을 이용하여 동작 1204에서 리드 프레임(402)의 리드(406, 408)에 각각 결합되거나 부착된 하부 다이(414)의 게이트 접점(436) 및 소스 접점(440)을 도시하고 있다. 일 실시예에서, 동작 1204에서, 하부 다이(414)는 웨이퍼로부터 취출되고, 전복되고(flipped over), 동작 1202에서 리드 프레임(402) 상에 미리 증착된 땜납 페이스트(428)(또는 에폭시) 상에 배치될 수 있다. 동작 1204는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1206에서, 땜납 페이스트(예를 들어, 426) 또는 에폭시가 제 1 다이 또는 칩의 이면 상에 증착될 수 있다. 동작 1206은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 15는 동작 1206에서 하부 다이(414)의 드레인 접점(438)(예를 들어, 이면) 상에 분배되거나 인쇄된 땜납 페이스트(426)(또는 에폭시)를 도시하지만, 이들에 한정되는 것은 아니다. 동작 1206은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1208에서, 제 1 클립(예를 들어, 416)은 제 1 다이 및 리드 프레임에 결합되거나 부착될 수 있다. 동작 1208은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 16은 동작 1208에서 땜납 페이스트(426)(또는 에폭시)를 거쳐 하부 다이(414) 및 땜납 페이스트(428)(또는 에폭시)를 거쳐 리드 프레임(402)의 리드(404)에 결합되거나 부착된 클립(416)을 도시한다. 동작 1208은 본 명세서에 설명된 것에 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1210에서, 땜납 페이스트(예를 들어, 424) 또는 에폭시가 제 1 클립 상에 증착될 수 있다. 동작 1210은 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 17은 동작 1210에서 클립(416) 상에 분배되거나 인쇄된 땜납 페이스트(424)(또는 에폭시)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 1210은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1212에서, 제 2 다이 또는 칩(예를 들어, 418)은 제 1 클립에 결합되거나 부착될 수 있다. 동작 1212는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 18은 동작 1212에서 땜납 페이스트(424)(또는 에폭시)를 거쳐 클립(416)에 결합되거나 부착된 상부 다이(418)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 1212는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1214에서, 땜납 페이스트(예를 들어, 422) 또는 에폭시가 제 2 다이 상에 증착될 수 있다. 동작 1214는 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 19는 동작 1214에서 상부 다이(418)의 드레인 접점(430) 및 게이트 접점(434) 상에 분배되거나 인쇄된 땜납 페이스트(422)(또는 에폭시)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 1214는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1216에서, 제 2 클립(예를 들어, 420a) 및 제 3 클립(예를 들어, 420b)은 제 2 다이 및 리드 프레임에 결합되거나 부착될 수 있다. 동작 1216은 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 일 실시예에서, 도 20은 동작 1216에서 땜납 페이스트(422)(또는 에폭시)를 거쳐 상부 다이(418)의 드레인 접점(430) 및 땜납 페이스트(428)(또는 에폭시)를 거쳐 리드 프레임(402)의 리드(412)에 결합되거나 부착된 제 2 클립(420a)을 도시하고 있다. 게다가, 도 20은 동작 1216에서 땜납 페이스트(422)(또는 에폭시)를 거쳐 상부 다이(418)의 게이트 접점(434) 및 땜납 페이스트(428)(또는 에폭시)를 거쳐 리드 프레임(402)의 리드(410)에 결합되거나 부착된 제 3 클립(420b)을 도시하고 있다. 실시예에서, 동작 1216에서, 제 2 및 제 3 클립은 제 2 다이 및 리드 프레임에 동시에 또는 대략적으로 동시에 결합되거나 부착될 수 있다는 것(예를 들어, 클립 프레임(902)에 유사한 클립 프레임을 이용하여)이 주목된다. 동작 1216은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1218에서, 리플로우 프로세스(reflow process)가 현존하는 스택 다이 조립체 상에 수행될 수 있다(예를 들어, 도 20에 도시된 바와 같이). 동작 1218은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 동작 1218에서 리플로우 프로세스는 스택 다이 조립체의 온도를 증가시킴으로써(예를 들어, 350℃ 초과 또는 370℃ 초과) 구현될 수 있지만, 이에 한정되는 것은 아니다. 이들 조건 하에서, 일 실시예에서, 플럭스가 땜납 페이스트로부터 제거될 수 있고, 온도가 감소할 때, 땜납이 조인트와 접합할 수 있다는 것을 주목하라. 실시예에서, 동작 1218은 리플로우 프로세스 후에 발생하는 세척 프로세스를 포함하도록 구현될 수 있다. 동작 1218은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1220에서, 스택 다이 조립체는 몰딩 화합물 또는 재료에 의해 덮여지거나 캡슐화될 수 있다. 동작 1220은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 21은 동작 1220에서 스택 다이 조립체를 덮거나 캡슐화하는 몰딩 화합물 또는 재료(442)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 1220은 본 명세서에 설명될 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1222에서, 패키지 절삭 프로세스 또는 동작이 몰딩 화합물 또는 재료로 덮여진 스택 다이 조립체 상에 수행될 수 있다. 동작 1222는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 22는 이들에 한정되는 것은 아니지만, 리드 프레임(404)의 리드(404, 412) 부근에 위치된 실질적으로 수직 표면을 갖는 스택 다이 패키지를 생성하는 동작 1222에서의 패키지 절삭 프로세스의 발생을 도시하고 있다. 일 실시예에서, 패키지 절삭 프로세스는 제 2 클립(예를 들어, 420a) 및 제 3 클립(예를 들어, 420b)을 결합하였던 타이 바아(예를 들어, 904)를 자동으로 절단할 수 있다. 따라서, 제 2 클립 및 제 3 클립은 분리되고, 기능적이 되고, 몰딩(예를 들어, 442)에 의해 적소에 유지된다. 동작 1222는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 1224에서, 전기 시험이 스택 다이 패키지 상에 수행되어 이 스택 다이 패키지가 적절하게 동작하는지를 판정할 수 있다. 동작 1224는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 동작 1224는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 12의 동작 1226에서, 테이프 앤 릴(tape and reel)이 스택 다이 패키지 상에 수행될 수 있다. 동작 1226은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 동작 1226에서의 테이프 앤 릴은 원하는 위치로의 운반 중에 이를 보호하기 위해 스택 다이 패키지를 패킹 재료 내에 투입하는 것을 포함할 수 있다. 동작 1226은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
다양한 실시예에서, 본 명세서에 설명된 땜납 페이스트들 중 하나 이상은 대신에 도전성 에폭시 또는 도전성 접착제로 구현될 수 있지만, 이들에 한정되는 것은 아니라는 것이 주목된다. 게다가, 실시예에서, 동작 1218은 땜납 페이스트가 방법(1200) 중에 이용되지 않으면 수행되지 않을 수도 있다.
방법(1200)은 단일 스택 다이 패키지를 제조하는 것을 참조하여 설명되었지만, 방법(1200)은 실질적으로 동시에 다중 스택 다이 패키지를 제조하기 위해 본 발명의 다양한 실시예에 따라 수정될 수 있다는 점이 주목된다.
도 23은 본 발명의 다양한 실시예에 따른 하나 이상의 스택 다이 패키지를 제조하기 위한 방법(2300)의 흐름도이다. 특정 동작이 도 23에 개시되어 있지만, 이러한 동작은 예이다. 방법(2300)은 도 23에 의해 예시된 모든 동작을 포함하지는 않을 수도 있다. 또한, 방법(2300)은 다양한 다른 동작 및/또는 도시된 동작의 변형을 포함할 수 있다. 마찬가지로, 흐름도(2300)의 동작의 시퀀스는 수정될 수 있다. 흐름도(2300)의 모든 동작이 수행되지는 않을 수도 있다는 것이 이해된다. 다양한 실시예에서, 방법(2300)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있지만, 이들에 한정되는 것은 아니다. 방법(2300)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)의 제어 하에서 프로세서(들) 및 전기 구성요소에 의해 제어되거나 관리될 수 있는 본 발명의 실시예의 프로세스를 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 비휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용가능 대용량 데이터 저장 장치와 같은 데이터 저장 특징부에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독가능 매체 또는 메모리 내에 상주할 수도 있다.
도 23의 동작 2302에서, 땜납 페이스트(예를 들어, 628) 또는 에폭시가 리드 프레임(예를 들어, 602) 상에 증착될 수 있다. 동작 2302는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 일 실시예에서, 도 24는 동작 2302에서 리드 프레임(602)의 리드(604, 606, 608, 610, 612) 상에 분배되거나 인쇄된 땜납 페이스트(628)(또는 에폭시)의 측단면도를 도시하지만, 이들에 한정되는 것은 아니다. 동작 2302는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2304에서, 제 1 다이 또는 칩(예를 들어, 614)이 리드 프레임에 결합되거나 부착될 수 있다. 동작 2304는 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 25는 이에 한정되는 것은 아니지만, 플립칩 온 리드 프레임 기술을 이용하여 동작 2304에서 리드 프레임(602)의 리드(606, 608)에 각각 결합되거나 부착된 하부 다이(614)의 게이트 접점(636) 및 소스 접점(640)을 도시하고 있다. 일 실시예에서, 동작 2304에서, 하부 다이(614)는 웨이퍼로부터 취출되고, 전복되고, 리드 프레임(602) 상에 미리 증착된 땜납 페이스트(628)(또는 에폭시) 상에 배치될 수 있다. 동작 2304는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2306에서, 땜납 페이스트(예를 들어, 626) 또는 에폭시가 제 1 다이 또는 칩의 이면 상에 증착될 수 있다. 동작 2306은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 26은 동작 2306에서 하부 다이(614)의 드레인 접점(638)(예를 들어, 이면) 상에 분배되거나 인쇄된 땜납 페이스트(626)(또는 에폭시)를 도시하지만, 이들에 한정되는 것은 아니다. 동작 2306은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2308에서, 제 1 클립(예를 들어, 616a) 및 제 2 클립(예를 들어, 616b)은 리드 프레임에 결합되거나 부착될 수 있고, 반면에 제 1 클립은 또한 제 1 다이에 결합되거나 부착된다. 동작 2308은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 27은 땜납 페이스트(628)(또는 에폭시)를 거쳐 리드(604, 610)에 각각 결합되거나 부착된 제 1 클립(616a) 및 제 2 클립(616b)을 도시하고 있지만, 제 1 클립(616a)은 동작 2308에서 땜납(626)(또는 에폭시)을 거쳐 제 1 다이(614)의 드레인 접점(638)에 또한 결합되거나 부착된다. 실시예에서, 동작 2308에서, 제 1 및 제 2 클립은 리드 프레임에 결합되거나 부착될 수 있지만, 제 1 클립은 제 1 다이에 동시에 또는 대략 동시에 또한 결합되거나 부착될 수 있다는 점(예를 들어, 클립 프레임(902)에 유사한 클립 프레임을 이용하여)이 주목된다. 동작 2308은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2310에서, 땜납 페이스트(예를 들어, 624) 또는 에폭시가 제 1 및 제 2 클립 상에 증착될 수 있다. 동작 2310은 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 28은 동작 2310에서 클립(616a, 616b) 상에 분배되거나 인쇄된 땜납 페이스트(624)(또는 에폭시)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 2310은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2312에서, 제 2 다이 또는 칩(예를 들어, 618)은 제 1 및 제 2 클립에 결합되거나 부착될 수 있다. 동작 2312는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 29는 동작 2312에서 땜납 페이스트(624)(또는 에폭시)를 거쳐 클립(616a)에 결합되거나 부착된 상부 다이(618)의 소스 접점(632) 및 땜납 페이스트(624)(또는 에폭시)를 거쳐 클립(616b)에 결합되거나 부착된 상부 다이(618)의 게이트 접점(634)을 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 2312는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2314에서, 땜납 페이스트(예를 들어, 622) 또는 에폭시가 제 2 다이 상에 증착될 수 있다. 동작 2314는 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 30은 동작 2314에서 상부 다이(618)의 드레인 접점(630) 상에 분배되거나 인쇄된 땜납 페이스트(622)(또는 에폭시)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 2314는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2316에서, 제 3 클립(예를 들어, 620)이 제 2 다이 및 리드 프레임에 결합되거나 부착될 수 있다. 동작 2316은 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 31은 동작 2316에서 땜납 페이스트(622)(또는 에폭시)를 거쳐 상부 다이(614)의 드레인 접점(630) 및 땜납 페이스트(628)(또는 에폭시)를 거쳐 리드 프레임(602)의 리드(612)에 결합되거나 부착된 클립(620)을 도시하고 있다. 동작 2316은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2318에서, 리플로우 프로세스가 현존하는 스택 다이 조립체 상에 수행될 수 있다(예를 들어, 도 31에 도시된 바와 같이). 동작 2318은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 동작 2318에서 리플로우 프로세스는 스택 다이 조립체의 온도를 증가시킴으로써(예를 들어, 350℃ 초과 또는 370℃ 초과) 구현될 수 있지만, 이에 한정되는 것은 아니다. 이들 조건 하에서, 일 실시예에서, 플럭스가 땜납 페이스트로부터 제거될 수 있고, 온도가 감소할 때, 땜납이 조인트와 접합할 수 있다는 것이 주목된다. 실시예에서, 동작 2318은 리플로우 프로세스 후에 발생하는 세척 프로세스를 포함하도록 구현될 수 있다. 동작 2318은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2320에서, 스택 다이 조립체는 몰딩 화합물 또는 재료에 의해 덮여지거나 캡슐화될 수 있다. 동작 2320은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 32는 동작 2320에서 스택 다이 조립체를 덮거나 캡슐화하는 몰딩 화합물 또는 재료(642)를 도시하고 있지만, 이에 한정되는 것은 아니다. 동작 2320은 본 명세서에 설명될 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2322에서, 패키지 절삭 프로세스 또는 동작이 몰딩 화합물 또는 재료로 덮여진 스택 다이 조립체 상에 수행될 수 있다. 동작 2322는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 33은 이들에 한정되는 것은 아니지만, 리드 프레임(604)의 리드(604, 612) 부근에 위치된 실질적으로 수직 표면을 갖는 스택 다이 패키지를 생성하는 동작 2322에서의 패키지 절삭 프로세스의 발생을 도시하고 있다. 일 실시예에서, 패키지 절삭 프로세스는 제 1 클립(예를 들어, 616a) 및 제 2 클립(예를 들어, 616b)을 결합하였던 타이 바아(예를 들어, 904)를 자동으로 절단할 수 있다. 따라서, 제 1 클립 및 제 2 클립은 분리되고, 기능적이 되고, 몰딩(예를 들어, 642)에 의해 적소에 유지된다. 동작 2322는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 2324에서, 전기 시험이 스택 다이 패키지 상에 수행되어 이 스택 다이 패키지가 적절하게 동작하는지를 판정할 수 있다. 동작 2324는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 동작 2324는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 23의 동작 2326에서, 테이프 앤 릴이 스택 다이 패키지 상에 수행될 수 있다. 동작 2326은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 동작 2326에서의 테이프 앤 릴은 원하는 위치로의 운반 중에 이를 보호하기 위해 스택 다이 패키지를 패킹 재료 내에 투입하는 것을 포함할 수 있다. 동작 2326은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
다양한 실시예에서, 본 명세서에 설명된 땜납 페이스트들 중 하나 이상은 대신에 도전성 에폭시 또는 도전성 접착제로 구현될 수 있지만, 이들에 한정되는 것은 아니라는 것이 주목된다. 게다가, 실시예에서, 동작 2318은 땜납 페이스트가 방법(2300) 중에 이용되지 않으면 수행되지 않을 수도 있다.
방법(2300)은 단일 스택 다이 패키지를 제조하는 것을 참조하여 설명되었지만, 방법(2300)은 실질적으로 동시에 다중 스택 다이 패키지를 제조하기 위해 본 발명의 다양한 실시예에 따라 수정될 수 있다는 점이 주목된다.
도 34는 본 발명의 다양한 실시예에 따른 하나 이상의 "이중 냉각" 스택 다이 패키지를 제조하기 위한 방법(3400)의 흐름도이다. 특정 동작이 도 34에 개시되어 있지만, 이러한 동작은 예이다. 방법(3400)은 도 34에 의해 예시된 모든 동작을 포함하지는 않을 수도 있다. 또한, 방법(3400)은 다양한 다른 동작 및/또는 도시된 동작의 변형을 포함할 수 있다. 마찬가지로, 흐름도(3400)의 동작의 시퀀스는 수정될 수 있다. 흐름도(3400)의 모든 동작이 수행되지는 않을 수도 있다는 것이 이해된다. 다양한 실시예에서, 방법(3400)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있지만, 이들에 한정되는 것은 아니다. 방법(3400)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)의 제어 하에서 프로세서(들) 및 전기 구성요소에 의해 제어되거나 관리될 수 있는 본 발명의 실시예의 프로세스를 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 비휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용가능 대용량 데이터 저장 장치와 같은 데이터 저장 특징부에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독가능 매체 또는 메모리 내에 상주할 수도 있다.
실시예에서, 방법(3400)을 수행하기 전에, 방법(200)의 동작 1202 내지 1218(도 12)이 본 명세서에 설명된 바와 같이 수행될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 12의 동작 1218의 완료 후에, 방법(3400)(도 34)은 이하에 설명된 바와 같이 수행될 수 있다. 부가적으로, 일 실시예에서, 방법(3400)을 수행하기 전에, 방법(2300)의 동작 2302 내지 2318(도 23)이 본 명세서에 설명된 바와 같이 수행될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 23의 동작 2318의 완료 후에, 방법(3400)(도 34)은 이하와 같이 수행될 수 있다.
동작 3402에서, 스택 다이 조립체(예를 들어, 도 20 또는 도 31에 도시된 바와 같은)는 스택 다이 조립체의 상부 클립(예를 들어, 420a 또는 620)의 상면 또는 상부면의 적어도 일부를 제외하고는 몰딩 화합물 또는 재료에 의해 덮여지거나 캡슐화될 수 있다. 동작 3402 후에, 실시예에서, 상부 클립의 상부면의 적어도 일부는 몰딩 화합물 또는 재료가 없을 수 있다. 동작 3402는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 35는 상부 클립(420a)의 상면 또는 상부면의 적어도 일부를 제외하고는 몰딩 화합물 또는 재료(442a)에 의해 동작 3402에서 덮여진 또는 캡슐화한 도 20의 스택 다이 조립체의 측단면도를 도시한다. 게다가, 일 실시예에서, 도 36은 상부 클립(620)의 상면 또는 상부면의 적어도 일부를 제외하고는 몰딩 화합물 또는 재료(642a)에 의해 동작 3402에서 덮여진 또는 캡슐화한 도 31의 스택 다이 조립체의 측단면도를 도시한다. 더욱이, 도 7은 실시예에서 그 제조 프로세스의 부분으로서, 동작 3402의 성형 프로세스로 수반될 수 있는 스택 다이 패키지(600a)를 도시하고 있고, 여기서 몰딩(542a)은 상부 클립(620)의 상면 또는 상부면의 적어도 일부를 제외하고는 스택 다이 조립체를 덮거나 캡슐화한다.
실시예에서, "이중 냉각" 성형 도구는 도 21 또는 도 32에 도시된 바와 같이 스택 다이 조립체를 완전히 캡슐화하는데 통상적으로 이용된 성형 도구보다 낮은 캐비티 높이를 갖는 동작 3402에서 이용될 수 있다는 것이 주목된다. 게다가, "이중 냉각" 성형 도구의 상부 몰드면은 동작 3402에서 스택 다이 조립체의 상부 클립(예를 들어, 420a 또는 620)의 상면 또는 상부면에 터치하거나 접촉하는 것이 가능하다. 더욱이, 동작 3402에서 상부 몰드와 클립의 상부면 사이에 위치된 연성 또는 가요성 필름에 의해, 클립의 상부면의 적어도 일부는 몰딩 화합물이 없이 유지될 수 있고, 반면에 스택 다이 조립체의 나머지는 동작 3402에서 몰딩 화합물에 의해 덮여지거나 캡슐화된다. 실시예에서, 동작 3402에서 성형 프로세스는 필름 보조식 성형(Film Assisted Molding)이라 칭할 수 있지만, 이에 한정되는 것은 아니다. 동작 3402는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 34의 동작 3404에서, 상부 클립의 노출된 상부면을 하나 이상의 금속으로 도금해야 하는지 여부에 대한 판정이 이루어질 수 있다. 만일 아니면, 방법(3400)은 동작 3408로 진행할 수 있다. 그러나, 동작 3404에서, 상부 클립의 노출된 상부면이 하나 이상의 금속으로 도금되어야 한다고 판정되면, 방법(3400)은 동작 3406으로 진행할 수 있다. 동작 3404는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 동작 3404에서, 클립의 상부면을 히트싱크에 이후에 납땜하기 위해 상부 클립의 노출된 상부면을 하나 이상의 금속으로 도금하도록 결정될 수 있다. 대안적으로, 실시예에서, 동작 3404에서, 클립의 상부면을 히트싱크에 납땜하려는 요구가 존재하지 않기 때문에, 상부 클립의 노출된 상부면을 하나 이상의 금속으로 도금하지 않도록 결정될 수 있다. 게다가, 실시예에서, 동작 3404에서, 가능하게는 이후의 프로세스(예를 들어, 인쇄 회로 기판 리플로우 프로세스)가 도금을 용융하고 스택 다이 패키지의 상부면(예를 들어, 몰딩 화합물의) 내에 구현된 레이저 마킹을 불명료하게 하는 것을 회피하기 위해 상부 클립의 노출된 상부면을 하나 이상의 금속으로 도금하지 않도록 결정될 수 있다. 동작 3404는 본 명세서에 설명된 것들과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
동작 3406에서, 스택 다이 패키지의 클립의 노출된 상부면은 이들에 한정되는 것은 아니지만 하나 이상의 금속(예를 들어, 주석)으로 도금되어 노출된 도금 패드(예를 들어, 706)를 생성할 수 있다. 동작 3406은 광범위한 다양한 방식으로 구현될 수 있다는 것을 주목하라. 예를 들어, 실시예에서, 도 7은 상부 클립(620)의 상부면 상에 노출된 주석 도금된 패드(706)의 형성을 야기하는 주석 도금된 상부 클립(620)의 상부면을 도시한다. 동작 3406은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다. 이 방식으로, "이중 냉각"은 그 리드 프레임을 거친 스택 다이 패키지의 열 방출 및 그 노출된 도금된 패드를 거친 열 방출에 의해 성취될 수 있다.
도 34의 동작 3408에서, 스택 다이 패키지의 상부 클립의 노출된 상부면은 스택 다이 패키지의 도금 프로세스(예를 들어, 하나 이상의 금속을 사용하는) 중에 도금되는 것이 방지된다. 동작 3408은 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 필름은 상부 클립의 노출된 상부면이 스택 다이 패키지의 도금 프로세스 중에 도금되는 것을 방지하기 위해 동작 3408에 스택 다이 패키지의 상부면 상에 또는 위에 도포될 수 있다. 동작 3408은 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
실시예에서, 방법(3400)의 동작 3406 또는 3408을 수행한 후에, 방법(1200)의 동작 1222 내지 1226이 본 명세서에 설명된 바와 같이 수행될 수 있다는 것이 주목된다. 더욱이, 일 실시예에서, 방법(3400)의 동작 3406 또는 3408을 수행한 후에, 방법(2300)의 동작 2322 내지 2326(도 23)이 본 명세서에 설명된 바와 같이 수행될 수도 있다는 것을 주목하라.
도 34의 방법(3400)은 단일의 "이중 냉각" 스택 다이 패키지를 제조하는 것을 참조하여 설명되었지만, 방법(3400)은 다수의 "이중 냉각" 스택 다이 패키지를 실질적으로 동시에 제조하기 위해 본 발명의 다양한 실시예에 따라 수정될 수 있다는 점이 주목된다.
도 37은 본 발명의 다양한 실시예에 따른 하나 이상의 스택 다이 패키지를 제조하기 위한 방법(3700)의 흐름도이다. 특정 동작이 도 37에 개시되어 있지만, 이러한 동작은 예이다. 방법(3700)은 도 37에 의해 예시된 모든 동작을 포함하지는 않을 수도 있다. 또한, 방법(3700)은 다양한 다른 동작 및/또는 도시된 동작의 변형을 포함할 수 있다. 마찬가지로, 흐름도(3700)의 동작의 시퀀스는 수정될 수 있다. 흐름도(3700)의 모든 동작이 수행되지는 않을 수도 있다는 것이 이해된다. 다양한 실시예에서, 방법(3700)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있지만, 이들에 한정되는 것은 아니다. 방법(3700)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)의 제어 하에서 프로세서(들) 및 전기 구성요소에 의해 제어되거나 관리될 수 있는 본 발명의 실시예의 프로세스를 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 비휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용가능 대용량 데이터 저장 장치와 같은 데이터 저장 특징부에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독가능 매체 또는 메모리 내에 상주할 수도 있다.
도 37의 동작 1202에서, 땜납 페이스트(예를 들어, 428) 또는 에폭시가 리드 프레임(예를 들어, 402) 상에 증착될 수 있다. 동작 1202는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 일 실시예에서, 도 38은 동작 1202에서 리드 프레임(402)의 리드(404, 406, 408) 상에 분배되거나 인쇄된 땜납 페이스트(428)(또는 에폭시)의 측단면도를 도시하지만, 이들에 한정되는 것은 아니다. 동작 1202에서, 땜납 페이스트 또는 에폭시는 리드 프레임(예를 들어, 402)의 리드(예를 들어, 404 내지 412) 중 하나 이상 상에 증착될 수 있다는 것을 주목하라. 동작 1202는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
실시예에서, 방법(3700)의 동작 1202를 수행한 후에, 방법(3700)의 동작 1204 내지 1212가 도 12를 참조하여 본 명세서에 설명된 바와 같이 수행될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
도 37의 동작 3702에서, 제 2 다이 또는 칩(예를 들어, 418)이 리드 프레임에 결합되거나 부착될 수 있다. 동작 3702는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 39는 동작 3702에서 리드 프레임(402)의 리드(412) 및 상부 다이(418)의 드레인 접점(430)에 결합되거나 부착된 와이어(3904)를 도시한다. 게다가, 도 39는 동작 3702에서 리드 프레임(402)의 리드(410) 및 상부 다이(418)의 게이트 접점(434)에 결합되거나 부착된 와이어(3902)를 도시한다. 실시예에서, 동작 3702에서, 와이어(3902, 3904)는 와이어 본딩을 거쳐 제 2 다이 및 리드 프레임에 결합되거나 부착될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다. 실시예에서, 제 2 다이 또는 칩은 이들에 한정되는 것은 아니지만, 하나 이상의 와이어, 하나 이상의 클립, 하나 이상의 와이어와 하나 이상의 클립의 임의의 조합 등을 이용하여, 동작 3702에서 리드 프레임에 결합되거나 부착될 수 있다. 동작 3702는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
실시예에서, 방법(3700)의 동작 3702를 수행한 후에, 방법(3700)의 동작 1218 내지 1226은 도 12를 참조하여 본 명세서에 설명된 바와 같이 수행될 수 있지만, 이에 한정되는 것은 아니라는 것을 주목하라. 방법(3700)의 동작 1222에서, 패키지 절삭 프로세스 또는 동작은 몰딩 화합물 또는 재료로 덮여진 스택 다이 조립체 상에서 수행될 수 있다는 점이 주목된다. 동작 1222는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 40은 이들에 한정되는 것은 아니지만, 리드 프레임(402)의 리드(404, 412) 부근에 위치된 실질적으로 수직 표면을 갖는 스택 다이 패키지를 생성하는 동작 1222에서 패키지 절삭 프로세스의 발생을 도시하고 있다. 동작 1222는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 37의 방법(3700)은 단일의 스택 다이 패키지를 제조하는 것을 참조하여 설명되었지만, 방법(3700)은 다중 스택 다이 패키지를 실질적으로 동시에 제조하기 위해 본 발명의 다양한 실시예에 따라 수정될 수 있다는 점이 주목된다.
도 41은 본 발명의 다양한 실시예에 따른 하나 이상의 스택 다이 패키지를 제조하기 위한 방법(4100)의 흐름도이다. 특정 동작이 도 41에 개시되어 있지만, 이러한 동작은 예이다. 방법(4100)은 도 41에 의해 예시된 모든 동작을 포함하지는 않을 수도 있다. 또한, 방법(4100)은 다양한 다른 동작 및/또는 도시된 동작의 변형을 포함할 수 있다. 마찬가지로, 흐름도(4100)의 동작의 시퀀스는 수정될 수 있다. 흐름도(4100)의 모든 동작이 수행되지는 않을 수도 있다는 것이 이해된다. 다양한 실시예에서, 방법(4100)의 동작들 중 하나 이상은 소프트웨어에 의해, 펌웨어에 의해, 하드웨어에 의해 또는 이들의 임의의 조합에 의해 제어되거나 관리될 수 있지만, 이들에 한정되는 것은 아니다. 방법(4100)은 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)의 제어 하에서 프로세서(들) 및 전기 구성요소에 의해 제어되거나 관리될 수 있는 본 발명의 실시예의 프로세스를 포함할 수 있다. 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 예를 들어, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 휘발성 메모리, 컴퓨터 또는 컴퓨팅 디바이스 사용가능 비휘발성 메모리, 및/또는 컴퓨터 또는 컴퓨팅 디바이스 사용가능 대용량 데이터 저장 장치와 같은 데이터 저장 특징부에 상주할 수 있다. 그러나, 컴퓨터 또는 컴퓨팅 디바이스 판독가능 및 실행가능 인스트럭션(또는 코드)은 임의의 유형의 컴퓨터 또는 컴퓨팅 디바이스 판독가능 매체 또는 메모리 내에 상주할 수도 있다.
도 41의 동작 2302에서, 땜납 페이스트(예를 들어, 628) 또는 에폭시가 리드 프레임(예를 들어, 602) 상에 증착될 수 있다. 동작 2302는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 일 실시예에서, 도 42는 동작 2302에서 리드 프레임(602)의 리드(604, 606, 608, 610) 상에 분배되거나 인쇄된 땜납 페이스트(628)(또는 에폭시)의 측단면도를 도시하지만, 이들에 한정되는 것은 아니다. 동작 2302에서, 땜납 페이스트 또는 에폭시는 리드 프레임(예를 들어, 602)의 리드(예를 들어, 604 내지 612) 중 하나 이상 상에 증착될 수 있다는 것을 주목하라. 동작 2302는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
실시예에서, 방법(4100)의 동작 2302를 수행한 후에, 방법(4100)의 동작 2304 내지 2312가 도 23을 참조하여 본 명세서에 설명된 바와 같이 수행될 수 있지만, 이에 한정되는 것은 아니라는 것이 주목된다.
도 41의 동작 4102에서, 제 2 다이 또는 칩(예를 들어, 618)이 리드 프레임에 결합되거나 부착될 수 있다. 동작 4102는 광범위한 다양한 방식으로 구현될 수 있다는 점이 주목된다. 예를 들어, 실시예에서, 도 43은 동작 4102에서 리드 프레임(602)의 리드(612) 및 상부 다이(618)의 드레인 접점(630)에 결합되거나 부착된 와이어(4302)를 도시한다. 실시예에서, 동작 4102에서, 와이어(4302)는 와이어 본딩을 거쳐 제 2 다이 및 리드 프레임에 결합되거나 부착될 수 있지만, 이에 한정되는 것은 아니라는 점이 주목된다. 실시예에서, 제 2 다이 또는 칩은 이들에 한정되는 것은 아니지만, 하나 이상의 와이어, 하나 이상의 클립, 하나 이상의 와이어와 하나 이상의 클립의 임의의 조합 등을 이용하여, 동작 4102에서 리드 프레임에 결합되거나 부착될 수 있다. 동작 4102는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
실시예에서, 방법(4100)의 동작 4102를 수행한 후에, 방법(4100)의 동작 2318 내지 2326은 도 23을 참조하여 본 명세서에 설명된 바와 같이 수행될 수 있지만, 이에 한정되는 것은 아니라는 것을 주목하라. 방법(3700)의 동작 2322에서, 패키지 절삭 프로세스 또는 동작은 몰딩 화합물 또는 재료로 덮여진 스택 다이 조립체 상에서 수행될 수 있다는 점이 주목된다. 동작 2322는 광범위한 다양한 방식으로 구현될 수 있다는 것이 주목된다. 예를 들어, 실시예에서, 도 44는 이들에 한정되는 것은 아니지만, 리드 프레임(602)의 리드(604, 612) 부근에 위치된 실질적으로 수직 표면을 갖는 스택 다이 패키지를 생성하는 동작 2322에서 패키지 절삭 프로세스의 발생을 도시하고 있다. 동작 2322는 본 명세서에 설명된 것과 유사한 임의의 방식으로 구현될 수 있지만, 이에 한정되는 것은 아니다.
도 41의 방법(4100)은 단일의 스택 다이 패키지를 제조하는 것을 참조하여 설명되었지만, 방법(4100)은 다중 스택 다이 패키지를 실질적으로 동시에 제조하기 위해 본 발명의 다양한 실시예에 따라 수정될 수 있다는 점이 주목된다.
다양한 실시예에서, 본 명세서에 설명된 땜납 페이스트들 중 하나 이상은 대신에 도전성 에폭시 또는 도전성 접착제로 구현될 수 있지만, 이들에 한정되는 것은 아니라는 것이 주목된다.
본 발명에 따른 다양한 특정 실시예의 상기 설명은 예시 및 설명의 목적으로 제시되었다. 이들 설명은 배제적인 것으로 또는 개시된 정확한 형태에 본 발명을 한정하는 것으로 의도된 것은 아니며, 다수의 수정 및 변형이 상기 교시의 견지에서 가능하다. 본 발명은 청구범위 및 이들의 등가물에 따라 해석되어야 한다.
본 명세서에 설명된 모든 요소, 부분 및 단계는 바람직하게 포함된다. 당 기술 분야의 숙련자들에게 명백할 것과 같이, 임의의 이들 요소, 부분 및 단계는 다른 요소, 부분 및 단계로 대체될 수도 있고 또는 함께 삭제될 수도 있다는 것이 이해되어야 한다.
개념
상기 설명은 적어도 이하의 개념을 제시한다.
개념 1. 스택 다이 패키지에 있어서,
리드 프레임;
제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 1 표면에 대향하는 상기 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이 - 상기 게이트 및 소스는 상기 리드 프레임에 결합되는 플립칩임 -; 및
제 2 다이의 제 1 표면 상에 배치된 게이트 및 드레인과, 상기 제 1 표면에 대향하는 상기 제 2 다이의 제 2 표면 상에 배치된 소스를 포함하는 제 2 다이 - 상기 제 2 다이의 상기 소스는 상기 제 1 다이의 상기 드레인에 대면함 - 를 포함하는 스택 다이 패키지.
개념 2. 개념 1의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 클립을 추가로 포함하는 스택 다이 패키지.
개념 3. 개념 1 또는 2의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 결합된 클립을 추가로 포함하는 스택 다이 패키지.
개념 4. 개념 3의 스택 다이 패키지에 있어서,
상기 제 1 다이, 제 2 다이, 및 클립을 덮는 몰딩 재료를 추가로 포함하고, 상기 클립의 상부면의 부분은 상기 몰딩 재료가 없는 스택 다이 패키지.
개념 5. 개념 1의 스택 다이 패키지에 있어서,
상기 리드 프레임, 상기 제 1 다이의 상기 드레인, 및 상기 제 2 다이의 상기 소스에 결합된 제 1 클립을 추가로 포함하는 스택 다이 패키지.
개념 6. 개념 5의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 제 2 클립을 추가로 포함하는 스택 다이 패키지.
개념 7. 개념 5 또는 6의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 결합된 제 3 클립을 추가로 포함하는 스택 다이 패키지.
개념 8. 개념 1 내지 7의 스택 다이 패키지에 있어서, 상기 제 1 다이는 분할 게이트 기술을 포함하는 스택 다이 패키지.
개념 9. 개념 1 내지 8의 스택 다이 패키지에 있어서, 상기 제 2 다이는 측면 확산 금속 산화물 반도체(LDMOS) 기술을 포함하는 스택 다이 패키지.
개념 10. 스택 다이 패키지에 있어서,
리드 프레임;
제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 1 표면에 대향하는 상기 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 1 다이 - 상기 게이트 및 소스는 상기 리드 프레임에 결합되는 플립칩임 -; 및
제 2 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 1 표면에 대향하는 상기 제 2 다이의 제 2 표면 상에 배치된 드레인을 포함하는 제 2 다이 - 상기 제 2 다이의 상기 소스는 상기 제 1 다이의 상기 드레인에 대면함 - 를 포함하는 스택 다이 패키지.
개념 11. 개념 10의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 클립을 추가로 포함하는 스택 다이 패키지.
개념 12. 개념 10 또는 11의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 결합된 클립을 추가로 포함하는 스택 다이 패키지.
개념 13. 개념 12의 스택 다이 패키지에 있어서,
상기 제 1 다이, 제 2 다이, 및 클립을 덮는 몰딩 재료를 추가로 포함하고, 상기 클립의 상부면의 부분은 상기 몰딩 재료가 없는 스택 다이 패키지.
개념 14. 개념 10의 스택 다이 패키지에 있어서,
상기 리드 프레임, 상기 제 1 다이의 상기 드레인, 및 상기 제 2 다이의 상기 소스에 결합된 제 1 클립을 추가로 포함하는 스택 다이 패키지.
개념 15. 개념 14의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 제 2 클립을 추가로 포함하는 스택 다이 패키지.
개념 16. 개념 14 또는 15의 스택 다이 패키지에 있어서,
상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 결합된 제 3 클립을 추가로 포함하는 스택 다이 패키지.
개념 17. 개념 10 내지 16의 스택 다이 패키지에 있어서, 상기 제 1 다이는 분할 게이트 기술을 포함하는 스택 다이 패키지.
개념 18. 개념 10 내지 17의 스택 다이 패키지에 있어서, 상기 제 2 다이는 분할 게이트 기술을 포함하는 스택 다이 패키지.
<부록 A>
듀얼 리드 프레임 반도체 패키지 및 제조 방법(DUAL LEAD FRAME SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURE)
발명의 배경
집적 회로의 제조는 반도체칩의 패키징을 포함한다. 도 1, 도 2 및 도 3은 반도체 패키지를 제조하기 위한 종래의 방법을 도시한다. 도 1을 참조하면, 리드 프레임이 제공된다. 리드 프레임(1)은 적어도 하나의 드레인 핀(11), 적어도 하나의 소스 핀(13) 및 적어도 하나의 게이트 핀(14)을 포함한다. 드레인 핀(11), 소스 핀(13) 및 게이트 핀은 대응 연장부(12)에 의해 프레임(도시 생략)에 접속된다. 소스 핀(13) 및 게이트 핀(14)은 드레인 핀(11)의 측면에 대면하고, 소스 핀(13)과 드레인 핀(11)의 측면 사이 및 게이트 핀(14)과 드레인 핀(11)의 측면 사이에는 간격이 존재한다.
이제, 도 2를 참조하면, 적어도 하나의 칩(2)이 제공된다. 칩(2)은 상부면(21) 및 하부면(도시 생략)을 갖는다. 상부면(21)은 소스 도전성 영역(22) 및 게이트 도전성 영역(23)을 갖는다. 하부면은 드레인 도전성 영역(도시 생략)을 갖는다. 칩(2)은 드레인 도전성 영역이 드레인 핀(11)에 전기적으로 접속되도록 배치된다.
이제, 도 3을 참조하면, 배선 프로세스가 수행된다. 제 1 와이어(31)가 리드 프레임(1)의 소스 핀(13)과 칩(2)의 소스 도전성 영역(22)을 접속하는데 사용되고, 제 2 와이어(32)가 리드 프레임(1)의 게이트 핀(14)과 칩(2)의 게이트 도전성 영역(23)을 접속하는데 사용된다. 방법은 이어서 반도체 패키지를 더 형성하기 위해 성형 프로세스 및 절단 프로세스로 계속될 수도 있다.
반도체 패키지를 제조하기 위한 종래의 방법은 이하의 단점을 갖는다. 제 1 와이어(31) 및 제 2 와이어(32)는 금 와이어이므로, 재료 비용이 높다. 더욱이, 와이어 본딩 프로세스 중에, 배선 기계는 제 1 와이어(31)와 제 2 와이어(32)를 1개씩 형성하는데 사용되는데, 이는 시간 소비적이다. 또한, 배선 기계의 배선 헤드의 이동을 위해 특정 간격이 제 1 와이어(31)와 제 2 와이어(32) 사이에 확보되어야 하므로, 제 1 와이어(31)와 제 2 와이어(32) 사이의 간격이 효과적으로 좁아질 수가 없다. 칩(2)의 크기가 특정 정도로 축소되면, 종래의 방법은 적용 가능하지 않다.
따라서, 상기 문제점을 해결하기 위해, 개량된 반도체 패키지 및 그 제조 방법을 제공하는 지속적인 요구가 존재한다.
발명의 요약
본 발명의 기술은 반도체 패키지 및 그 제조 방법에 관한 것인 본 발명의 기술의 실시예를 예시하는데 사용된 첨부 도면 및 이하의 상세한 설명을 참조하여 가장 양호하게 이해될 수 있다. 기술은 하나 이상의 실시예에서, 어떠한 와이어도 없는 트랜지스터의 반도체 패키지 및 그 제조 방법을 포함한다.
일 실시예에서, 반도체 패키지의 제조 방법은 기판 리드 프레임을 제공하는 단계를 포함하고, 기판 리드 프레임은 기판 프레임, 적어도 하나의 제 1 기판 리드, 적어도 하나의 제 2 기판 리드, 및 적어도 하나의 제 3 기판 리드를 포함하고, 제 1 기판 리드는 기판 프레임에 접속되고, 제 2 기판 리드 및 제 3 기판 리드는 제 1 기판 리드의 측면에 대면하고, 제 2 기판 리드는 기판 프레임에 접속된 제 1 연장부를 갖고, 제 3 기판 리드는 기판 프레임에 접속된 제 2 연장부를 갖는다. 적어도 하나의 IC 칩이 또한 제공되고, 적어도 하나의 IC 칩은 상부면 및 하부면을 갖고, 상부면은 제 2 도전성 영역 및 제 3 도전성 영역을 갖고, 하부면은 제 1 도전성 영역을 갖는다. 적어도 하나의 IC 칩은 기판 프레임 상에 배치되고, 제 1 도전성 영역은 적어도 하나의 제 1 기판에 전기적으로 접속된다. 클립 리드 프레임이 또한 제공되고, 클립 리드 프레임은 클립 프레임, 적어도 하나의 제 1 클립 리드, 및 적어도 하나의 제 2 클립 리드를 포함하고, 적어도 하나의 제 1 클립 리드는 클립 프레임에 접속되고, 적어도 하나의 제 2 클립은 클립 프레임에 접속된다. 클립 리드 프레임은 적어도 하나의 IC 칩 상에 배치되고, 제 1 클립 리드는 적어도 하나의 IC 칩의 제 2 도전성 영역에 전기적으로 접속되고, 제 2 클립 리드는 적어도 하나의 IC 칩의 제 3 도전성 영역에 전기적으로 접속된다. 성형 프로세스가 수행되고, 이어서 적어도 하나의 IC 칩을 각각 포함하는 적어도 하나의 반도체 패키지를 형성하도록 제거를 위한 절단 프로세스가 수행된다.
다른 실시예에서, 반도체 패키지는 기판 리드 프레임, 적어도 하나의 칩, 클립 리드 프레임 및 몰딩 화합물을 포함한다. 기판 리드 프레임은 적어도 하나의 기판 프레임, 적어도 하나의 제 1 기판 리드, 적어도 하나의 제 2 기판 리드, 및 적어도 하나의 제 3 기판 리드를 포함하고, 제 1 기판 리드는 기판 프레임에 접속되고, 제 2 기판 리드 및 제 3 기판 리드는 제 1 기판 리드의 측면에 대면하고, 제 2 기판 리드는 제 1 연장부를 갖고, 제 3 기판 리드는 제 2 연장부를 갖는다. 적어도 하나의 칩은 각각의 제 1 기판 리드 상에 각각 배치되고 상부면 및 하부면을 갖고, 상부면은 제 2 도전성 영역 및 제 3 도전성 영역을 갖고, 하부면은 제 1 도전성 영역을 갖고, 제 1 도전성 영역은 제 1 기판 리드에 전기적으로 접속된다. 클립 리드 프레임은 적어도 하나의 칩 상에 배치되고 적어도 하나의 제 1 클립 리드, 및 적어도 하나의 제 2 클립 리드를 포함하고, 제 1 클립 리드는 제 2 기판 리드 및 적어도 하나의 칩의 제 2 도전성 영역에 각각 전기적으로 접속되고, 제 2 클립 리드는 제 3 기판 리드 및 적어도 하나의 칩의 제 3 도전성 영역에 각각 전기적으로 접속된다. 몰딩 화합물은 기판 리드 프레임, 적어도 하나의 칩, 및 클립 리드 프레임을 캡슐화하고, 적어도 하나의 제 1 기판 리드, 적어도 하나의 제 2 기판 리드, 적어도 하나의 제 3 기판 리드는 몰딩 화합물의 측면에 노출된다.
또 다른 실시예에서, 반도체 패키지의 제조 방법은 복수의 기판 리드 세트부 및 기판 프레임부를 포함하는 기판 리드 프레임을 수용하는 단계를 포함하고, 각각의 기판 리드 세트는 제 1 기판 리드, 제 2 기판 리드 및 제 3 기판 리드를 포함하고, 제 1 기판 리드, 제 2 기판 리드 및 제 3 기판 리드의 각각은 하나 이상의 기판 연장부에 의해 기판 프레임부에 결합된다. 복수의 IC 칩이 또한 수용되고, 각각의 IC 칩은 제 1 표면 상에 제 1 도전성 영역, 제 2 표면 상에 제 2 도전성 영역 및 제 3 도전성 영역을 포함한다. 복수의 IC 칩의 각각이 제 1 기판 리드 상에 배치된다. 클립 리드 프레임이 또한 수용되고, 클립 리드 프레임은 복수의 클립 리드 세트부 및 클립 프레임부를 포함하고, 각각의 클립 리드 세트는 제 1 클립 리드 및 제 2 클립 리드를 포함하고, 제 1 클립 리드 및 제 2 클립 리드의 각각은 하나 이상의 클립 연장부에 의해 클립 프레임부에 결합된다. 클립 리드 프레임이 복수의 IC 칩 상에 배치되고, 제 1 클립 리드의 각각은 각각의 IC 칩 상의 제 2 도전성 영역과 기판 리드 프레임의 각각의 제 2 기판 리드 사이에 배치되고, 제 2 클립 리드의 각각은 각각의 IC 칩 상의 제 3 도전성 영역과 기판 리드 프레임의 각각의 제 3 기판 리드 사이에 배치된다. 제 1 기판 리드가 각각의 IC 칩의 제 1 도전성 영역에 결합된다. 제 1 클립 리드가 각각의 IC 칩 상의 제 2 도전성 영역과 제 2 기판 리드 사이에 결합된다. 제 2 클립 리드가 각각의 IC 칩 상의 제 3 도전성 영역과 복수의 IC 칩의 각각을 위한 제 3 기판 리드 사이에 결합된다. 기판 리드 프레임, 복수의 IC 칩 및 클립 리드 프레임은 이어서, 제 1 기판 리드, 제 2 기판 리드 및 제 3 기판 리드를 기판 프레임으로부터 그리고 제 1 클립 리드 및 제 2 클립 리드를 클립 프레임으로부터 분리하여, 각각의 IC 칩에 결합된 제 1 기판 리드, 각각의 IC 칩과 제 2 기판 리드 사이에 결합된 제 1 클립 리드, 및 각각의 IC 칩과 제 3 기판 리드 사이에 결합된 제 2 클립 리드를 각각 포함하는 패키지를 형성하기 위해, 리드 프레임, 복수의 IC 칩 및 클립 리드 프레임을 복수의 사전 결정된 위치에서 절단하기 전에, 캡슐화된다.
이 발명의 요약은 상세한 설명에서 이하에 더 설명되는 개념의 단순화된 형태의 선택을 소개하도록 제공된 것이다. 이 발명의 요약은 청구된 요지의 주요 특징 또는 본질적인 특징을 식별하도록 의도된 것도 아니고, 또한 청구된 요지의 범주를 한정하는데 사용되도록 의도된 것도 아니다.
도면의 간단한 설명
본 발명의 기술의 실시예는 유사한 도면 부호가 유사한 요소를 나타내고있는 첨부 도면에 한정이 아니라 예로서 도시되어 있다.
도 1, 도 2 및 도 3은 종래 기술에 따른 반도체 패키지를 제조하는 방법의 다양한 스테이지를 예시하는 개략도를 도시한다.
도 4 내지 도 23은 본 발명의 기술의 일 실시예에 따른, 반도체 패키지를 제조하는 방법의 다양한 스테이지를 예시하는 개략도를 도시한다.
발명의 상세한 설명
이제, 그 예가 첨부 도면에 도시되어 있는 본 발명의 기술의 실시예를 상세히 참조할 것이다. 본 발명의 기술은 이들 실시예와 함께 설명될 것이지만, 이들 실시예는 본 발명을 이들 실시예에 한정하도록 의도된 것은 아니라는 것이 이해될 수 있을 것이다. 대조적으로, 본 발명은, 청구범위에 의해 규정된 바와 같은 본 발명의 범주 내에 포함될 수 있는 대안, 변형 및 등가물을 커버하도록 의도된다. 더욱이, 본 발명의 기술의 이하의 상세한 설명에서, 수많은 특정 상세가 본 발명의 기술의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 발명이 이들 특정 상세 없이 실시될 수도 있다는 것이 이해된다. 다른 경우에, 공지의 방법, 절차, 구성요소, 및 회로는 본 발명의 기술을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않았다.
이 출원에서, 이접어의 사용은 접속어를 포함하도록 의도된다. 정관사 또는 부정관사의 사용은 카디널리티(cardinality)를 지시하도록 의도된 것은 아니다. 특히, 단수의 객체의 언급은 가능한 복수의 이러한 객체 중 하나를 또한 나타내도록 의도된다. 본 명세서에 사용된 전문어 및 용어는 설명의 목적이고, 한정으로서 간주되어서는 안된다는 것이 또한 이해되어야 한다.
본 발명의 기술의 실시예는 반도체 패키징 기술에 관한 것이다. 이제, 도 4를 참조하면, 본 발명의 기술의 일 실시예에 다른 반도체 패키지의 제조에 있어서의 스테이지가 도시되어 있다. 도 4에 도시된 스테이지는 도 4의 부분 확대도인 도 5를 참조하여 더 설명될 것이다. 도 4 및 도 5는 프레임부(405) 및 복수의 리드 세트(410, 420, 430)부를 포함하는 기판 리드 프레임(400)을 도시한다. 각각의 세트의 리드에 대해, 제 1 기판 리드(410)는 하나 이상의 연장부(415)에 의해 프레임부(405)에 결합된다. 제 2 기판 리드(420) 및 제 3 기판 리드(430)가 하나 이상의 각각의 연장부(4245, 435)에 의해 프레임부(405)에 결합된다. 제 2 기판 리드(420) 및 제 3 기판 리드(430)는 제 1 기판 리드(410)의 제 1 측면(411)을 따라 제 1 기판 리드(410)로부터 간격만큼 분리된다. 일 구현예에서, 제 1 기판 리드(410)는 제 1 드레인 상호접속부이고, 제 2 기판 리드(420)는 제 1 소스 상호접속부이고, 제 3 기판 리드(430)는 제 1 게이트 상호접속부이다. 다른 구현예에서, 제 1 기판 리드(410)는 제 1 소스 상호접속부이고, 제 2 기판 리드(420)는 제 1 드레인 상호접속부이고, 제 3 기판 리드(430)는 제 1 게이트 상호접속부이다.
이제, 도 6을 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 다른 스테이지가 도시되어 있다. 도 6에 도시된 스테이지는 도 6의 부분 확대도인 도 7을 참조하여 더 설명될 것이다. 제 1 땜납(510)이 제 1 기판 리드(410) 상에 형성되고, 제 2 땜납(520)이 제 2 기판 리드(420) 상에 형성되고, 제 3 땜납(530)이 제 3 기판 리드(430) 상에 형성된다.
이제, 도 8을 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 8에 도시된 스테이지는 도 8의 부분 확대도인 도 9를 참조하여 더 설명될 것이다. 집적 회로(IC) 칩(600)이 기판 리드 프레임의 각각의 세트의 리드의 제 1 기판 리드(410) 상에 배치된다. 일 구현예에서, IC 칩(600)은 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 각각의 IC 칩(600)은 상부면(610) 및 하부면(640)(도 8 및 도 9에는 도시되어 있지 않음)을 갖는다. 하부면은 기판 리드 프레임(400)의 제 1 기판 리드(410) 상의 제 1 땜납(520) 상에 배치된 제 1 도전성 영역(도 8 및 도 9에는 도시되어 있지 않음)을 갖는다. IC 칩(600)의 상부면(610)은 제 2 도전성 영역(620) 및 제 3 도전성 영역(630)을 갖는다. 일 구현예에서, 제 1 도전성 영역은 드레인 도전성 영역이고, 제 2 도전성 영역(620)은 소스 도전성 영역이고, 제 3 도전성 영역(630)은 게이트 도전성 영역이다. 다른 구현예에서, 제 1 도전성 영역은 소스 도전성 영역이고, 제 2 도전성 영역(620)은 드레인 도전성 영역이고, 제 3 도전성 영역(630)은 게이트 도전성 영역이다.
이제, 도 10을 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 10에 도시된 스테이지는 도 10의 부분 확대도인 도 11을 참조하여 더 설명될 것이다. 도 10 및 도 11에 도시된 바와 같이, 제 4 땜납(540)은 제 2 도전성 영역(620) 상에 형성되고, 제 5 땜납(550)은 IC 칩(600)의 제 3 도전성 영역(630) 상에 형성된다.
이제, 도 12를 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서 또 다른 스테이지가 도시되어 있다. 도 12에 도시된 스테이지는 도 13, 도 14 및 도 15를 참조하여 더 설명될 것이다. 도 13은 도 12의 부분 확대도이다. 도 14는 라인 14-14를 따라 취한 도 12의 단면도이고, 도 15는 라인 15-15를 따라 취한 도 12의 단면도이다. 도 12 내지 도 15는 프레임부(705) 및 복수의 리드 세트(710, 720)부를 포함하는 클립 리드 프레임(700)을 도시한다. 각각의 세트의 클립 리드(710, 720)는 하나 이상의 각각의 연장부(730)에 의해 프레임부(705)에 결합된다. 일 구현예에서, 프레임부(705)는 흡수에 의해 요구되는 영역을 제공하기 위한 하나 이상의 더 큰 물리적 영역을 포함한다. 일 구현예에서, 제 1 클립 리드(710)는 제 2 소스 상호접속부이고, 제 2 클립 리드(720)는 제 2 게이트 상호접속부이다. 다른 구현예에서, 제 1 클립 리드(710)는 제 2 드레인 상호접속부이고, 제 2 클립 리드(720)는 제 2 게이트 상호접속부이다.
각각의 제 1 클립 리드(710)는 제 1 단부(711), 제 2 단부(712), 제 1 리세스(713) 및 제 2 리세스(714)를 포함한다. 각각의 제 2 클립 리드(720)는 제 1 단부(721), 제 2 단부(722), 제 1 리세스(723), 및 제 2 리세스(724)를 포함한다.
이제, 도 16을 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 16에 도시된 스테이지는 도 17 및 도 18을 참조하여 더 설명될 것이다. 도 17은 도 16의 부분 확대도이다. 도 18은 라인 18-18을 따라 취한 도 16의 단면도이다. 도 16 내지 도 18은 기판 리드 프레임(400), IC 칩(600), 및 칩 리드 프레임(700)의 조립체를 도시한다. 제 1 클립 리드(710)는 제 2 기판 리드(420) 상의 제 2 땜납(520) 상의 제 1 리세스(712)에 배치되고, 제 1 클립 리드(710)의 제 2 단부(712)는 IC 칩(600)의 제 2 도전성 영역(620) 상의 제 4 땜납(540) 상에 배치된다. 제 2 클립 리드(720)는 제 3 기판 리드(430) 상의 제 3 땜납(530) 상의 제 1 리세스(724)에 배치되고, 제 2 클립 리드(720)의 제 2 단부(722)는 IC 칩(600)의 제 3 도전성 영역(630) 상의 제 5 땜납(550) 상에 배치된다.
땜납 리플로우 프로세스가 클립 리드 프레임(700)의 클립 리드(710, 720), IC 칩(600) 및 기판 리드 프레임(400)의 기판 리드(410, 420, 430)를 함께 전기적으로 그리고 기계적으로 접속하도록 수행된다. 그 결과, 제 1 클립 리드(710)는 제 1 리세스(712)에서 제 2 기판 리드(420)에 전기적으로 그리고 기계적으로 결합되고, 제 1 클립 리드(710)의 제 2 단부(712)는 IC 칩(600)의 제 2 도전성 영역(620)에 전기적으로 그리고 기계적으로 결합된다. 제 1 리세스(724)에서의 제 2 클립 리드(720)는 제 3 기판 리드(430)에 전기적으로 그리고 기계적으로 결합되고, 제 2 클립 리드(720)의 제 2 단부(722)는 IC 칩(600)의 제 3 도전성 영역(630)에 전기적으로 그리고 기계적으로 결합된다.
이제, 도 19를 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 19에서, 성형 프로세스가 수행된다. 함께 결합된 기판 리드 프레임(400), IC 칩(600) 및 클립 리드 프레임(700)은 몰드 캐비티(도시 생략) 내에 배치되고, 이어서 몰딩 화합물(800)이 몰드 캐비티 내에 충전되어 기판 리드 프레임(400), IC 칩(600) 및 클립 리드 프레임(700)을 캡슐화한다. 일 구현예에서, 제 1, 제 2 및 제 3 기판 리드(410, 420, 430)는 몰딩 화합물(800) 외부에 노출된다.
이제, 도 20 및 도 21을 참조하면, 본 발명의 기술의 일 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 20에 도시된 바와 같이, 절단 프로세스가 제 1 절단 라인(L1)을 따라 수행될 수 있다. 도 21에 도시된 바와 같이, 대안 절단 프로세스가 제 2 절단 라인(L2)을 따라 수행될 수 있다. 라인(L1 또는 L2)을 따른 절단은 기판 프레임(405)으로부터 그리고 서로로부터 기판 리드(410, 420, 430)를 분리한다. 라인(L1 또는 L2)을 따른 절단은 또한 클립 프레임(705)으로부터 그리고 서로로부터 클립 리드(710, 720)를 분리한다. 그러나, 제 2 기판 리드(420)는 제 1 클립 리드(710)에 전기적으로 그리고 기계적으로 결합되어 유지되고, 제 3 기판 리드(430)는 제 2 클립 리드(720)에 전기적으로 그리고 기계적으로 결합되어 유지된다.
이제, 도 22 및 도 23을 참조하면, 본 발명의 기술의 다른 실시예에 따른 반도체 패키지의 제조에 있어서의 또 다른 스테이지가 도시되어 있다. 도 22는 몰딩 화합물 내부의 반도체 패키지(900)의 평면도를 도시한다. 도 23은 반도체 패키지(900)의 측단면도를 도시한다. 도 22는 도 21의 절단 라인(L2)을 따른 절단으로부터 발생하는 2개의 IC 칩(600)을 포함하는 반도체 패키지(900)를 도시한다.
반도체 패키지(900)는 본 발명의 실시예에 따르면, 하나 이상의 IC 칩(400)을 포함한다. 각각의 IC 칩(400)의 제 1 표면 상의 제 1 도전성 영역은 제 1 기판 리드(410)에 전기적으로 그리고 기계적으로 결합된다. 제 1 클립 리드(710)가 각각의 IC 칩(400)의 제 2 표면 상의 제 2 도전성 영역과 제 2 기판 리드(420) 사이에 전기적으로 그리고 기계적으로 결합된다. 제 2 클립 리드(720)가 각각의 IC 칩(400)의 제 2 표면 상의 제 3 도전성 영역과 제 3 기판 리드(420) 사이에 전기적으로 그리고 기계적으로 결합된다. 하나 이상의 IC 칩(400), 각각의 제 1, 제 2 및 제 3 기판 리드(410, 420, 430) 및 제 1 및 제 2 클립 리드(710, 720)는 제 1, 제 2 및 제 3 기판 리드(410, 420, 430)의 패키지 접촉부를 제외하고는, 캡슐화된다. 일 구현예에서, 제 1 기판 리드(410)는 드레인 상호접속부이고, 함께 결합된 제 1 클립 리드(710) 및 제 2 기판 리드(420)는 소스 상호접속부이고, 함께 결합된 제 2 클립 리드(720) 및 제 3 기판 리드(430)는 패키지(900) 내의 각각의 IC 칩(400)의 게이트 상호접속부이다. 다른 구현예에서, 제 1 기판 리드(410)는 소스 상호접속부이고, 함께 결합된 제 1 클립 리드(710) 및 제 2 기판 리드(420)는 드레인 상호접속부이고, 함께 결합된 제 2 클립 리드(720) 및 제 3 기판 리드(430)는 패키지(900) 내의 각각의 IC 칩(400)의 게이트 상호접속부이다.
본 발명의 기술의 실시예는 유리하게는 하나 이상의 IC 칩을 포함하는 집적 회로 패키지를 제조하는데 적응 가능하다. 더욱이, 본 발명의 기술의 실시예는 패키지 상호접속부에 금 와이어를 이용하지 않는데, 이는 재료 비용을 효과적으로 절약한다. 게다가, 본 발명의 기술의 전체 클립 리드 프레임(700)은 프로세싱 시간을 효과적으로 절약하도록 집적 배치된다. 클립 리드 프레임(700)은 클립 리드(710, 720) 사이의 간격을 좁게 하기 위해 에칭 또는 다른 복잡한 기술을 통해 제조될 수도 있어, 클립 리드 프레임(700)이 작은 크기를 갖는 IC 칩(600)에 적용 가능하게 된다.
본 발명의 기술의 특정 실시예의 상기 설명이 예시 및 설명의 목적으로 제시되었다. 이들 설명은 배제적인 것으로 또는 개시된 정확한 형태에 본 발명을 한정하는 것으로 의도된 것은 아니며, 명백하게 다수의 수정 및 변형이 상기 교시의 견지에서 가능하다. 실시예는 본 발명의 기술 및 그 실용적인 용례의 원리를 가장 양호하게 설명하기 위해 선택되고 설명되었고, 이에 의해 당 기술 분야의 숙련자들이 고려되는 특정 용도에 적합한 바와 같이 다양한 수정을 갖는 다양한 실시예 및 본 발명의 기술을 가장 양호하게 이용하는 것을 가능하게 한다. 본 발명의 범주는 여기에 첨부된 청구범위 및 이들의 등가물에 의해 규정되는 것으로 의도된다.
특허청구범위
1. 반도체 패키지의 제조 방법에 있어서,
(a) 기판 리드 프레임을 제공하는 단계 - 상기 기판 리드 프레임은 기판 프레임, 적어도 하나의 제 1 기판 리드, 적어도 하나의 제 2 기판 리드, 및 적어도 하나의 제 3 기판 리드를 포함하고, 상기 제 1 기판 리드는 상기 기판 프레임에 접속되고, 상기 제 2 기판 리드 및 상기 제 3 기판 리드는 상기 제 1 기판 리드의 측면에 대면하고, 상기 제 2 기판 리드는 상기 기판 프레임에 접속된 제 1 연장부를 갖고, 상기 제 3 기판 리드는 상기 기판 프레임에 접속된 제 2 연장부를 가짐 -;
(b) 적어도 하나의 IC 칩을 제공하는 단계 - 상기 적어도 하나의 IC 칩은 상부면 및 하부면을 갖고, 상기 상부면은 제 2 도전성 영역 및 제 3 도전성 영역을 갖고, 상기 하부면은 제 1 도전성 영역을 가짐 -;
(c) 상기 기판 프레임 상에 적어도 하나의 IC 칩을 배치하는 단계 - 상기 제 1 도전성 영역은 상기 적어도 하나의 제 1 기판에 전기적으로 접속됨 -;
(d) 클립 리드 프레임을 제공하는 단계 - 상기 클립 리드 프레임은 클립 프레임, 적어도 하나의 제 1 클립 리드, 및 적어도 하나의 제 2 클립 리드를 포함하고, 상기 적어도 하나의 제 1 클립 리드는 상기 클립 프레임에 접속되고, 상기 적어도 하나의 제 2 클립은 상기 클립 프레임에 접속됨 -;
(e) 상기 적어도 하나의 IC 칩 상에 클립 리드 프레임을 배치하는 단계 - 상기 제 1 클립 리드는 상기 적어도 하나의 IC 칩의 제 2 도전성 영역에 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 적어도 하나의 IC 칩의 제 3 도전성 영역에 전기적으로 접속됨 -;
(f) 성형 프로세스를 수행하는 단계; 및
(g) 상기 적어도 하나의 IC 칩을 각각 포함하는 적어도 하나의 반도체 패키지를 형성하도록 제거를 위한 절단 프로세스를 수행하는 단계를 포함하는 반도체 패키지의 제조 방법.
2. 제 1 항에 있어서, 상기 단계 (a)에서, 상기 기판 리드 프레임은 상기 기판 프레임, 상기 적어도 하나의 제 1 기판 리드, 상기 적어도 하나의 제 2 기판 리드, 및 상기 적어도 하나의 제 3 기판 리드를 접속하기 위한 복수의 고정된 접속 세그먼트를 추가로 포함하는 반도체 패키지의 제조 방법.
3. 제 1 항에 있어서, 상기 단계 (a)에서, 상기 제 2 기판 리드와 상기 제 1 기판 리드의 측면 사이 및 상기 제 3 기판 리드와 상기 제 1 기판 리드의 측면 사이에 간격이 존재하는 반도체 패키지의 제조 방법.
4. 제 1 항에 있어서, 상기 단계 (b) 후에, 상기 방법은 상기 제 1 기판 리드, 상기 제 2 기판 리드, 및 상기 제 3 기판 리드 상에 제 1 땜납을 형성하는 단계를 추가로 포함하고, 상기 단계 (c) 후에, 상기 방법은 상기 제 1 클립 리드 및 상기 제 2 클립 리드 상에 제 2 땜납을 형성하는 단계를 추가로 포함하고, 상기 단계 (e) 후에, 상기 방법은 땜납 리플로우 프로세스를 수행하는 단계를 추가로 포함하는 반도체 패키지의 제조 방법.
5. 제 1 항에 있어서, 상기 단계 (d)에서, 상기 적어도 하나의 제 1 클립 리드는 제 1 단부 및 제 2 단부를 갖고, 상기 적어도 하나의 제 2 클립 리드는 제 3 단부 및 제 4 단부를 갖고, 상기 적어도 하나의 제 1 클립 리드의 제 2 단부 및 상기 적어도 하나의 제 2 클립 리드의 제 4 단부의 모두는 적어도 하나의 중간 접속 세그먼트에 접속되고, 상기 단계 (e)에서, 상기 제 1 클립 리드의 제 1 단부는 상기 적어도 하나의 칩의 제 2 도전성 영역에 전기적으로 접속되고, 상기 제 2 클립 리드의 제 3 단부는 상기 적어도 하나의 칩의 제 3 도전성 영역에 전기적으로 접속되는 반도체 패키지의 제조 방법.
6. 제 1 항에 있어서, 상기 단계 (d)에서, 상기 적어도 하나의 제 1 클립 리드는 제 1 리세스 및 제 2 리세스를 갖고, 상기 적어도 하나의 제 2 클립 리드는 제 3 리세스 및 제 4 리세스를 갖고, 상기 적어도 하나의 제 1 클립 리드는 상기 제 1 리세스를 통해 적어도 하나의 칩의 제 2 도전성 영역에 전기적으로 접속되고, 상기 적어도 하나의 제 1 클립 리드는 상기 제 2 리세스를 통해 상기 제 2 기판 리드에 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 제 3 리세스를 통해 상기 적어도 하나의 칩의 제 3 도전성 영역에 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 제 4 리세스를 통해 상기 제 3 기판 리드에 전기적으로 접속되는 반도체 패키지의 제조 방법.
7. 제 1 항에 있어서, 상기 제 1 기판 리드는 드레인 핀이고, 상기 제 2 기판 리드는 소스 핀이고, 상기 제 3 기판 리드는 게이트 핀이고, 상기 제 1 도전성 영역은 드레인 도전성 영역이고, 상기 제 2 도전성 영역은 소스 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역이고, 상기 제 1 클립 리드는 소스 접속 세그먼트이고, 상기 제 2 클립 리드는 게이트 접속 세그먼트인 반도체 패키지의 제조 방법.
8. 제 1 항에 있어서, 상기 제 1 기판 리드는 소스 핀이고, 상기 제 2 기판 리드는 드레인 핀이고, 상기 제 3 기판 리드는 게이트 핀이고, 상기 제 1 도전성 영역은 소스 도전성 영역이고, 상기 제 2 도전성 영역은 드레인 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역이고, 상기 제 1 클립 리드는 드레인 접속 세그먼트이고, 상기 제 2 클립 리드는 게이트 접속 세그먼트인 반도체 패키지의 제조 방법.
9. 반도체 패키지에 있어서,
적어도 하나의 기판 프레임, 적어도 하나의 제 1 기판 리드, 적어도 하나의 제 2 기판 리드, 및 적어도 하나의 제 3 기판 리드를 포함하는 기판 리드 프레임 - 상기 제 1 기판 리드는 상기 기판 프레임에 접속되고, 상기 제 2 기판 리드 및 상기 제 3 기판 리드는 상기 제 1 기판 리드의 측면에 대면하고, 상기 제 2 기판 리드는 제 1 연장부를 갖고, 상기 제 3 기판 리드는 제 2 연장부를 가짐 -;
상기 각각의 제 1 기판 리드 상에 각각 배치되고 상부면 및 하부면을 갖는 적어도 하나의 칩 - 상기 상부면은 제 2 도전성 영역 및 제 3 도전성 영역을 갖고, 상기 하부면은 제 1 도전성 영역을 갖고, 상기 제 1 도전성 영역은 상기 제 1 기판 리드에 전기적으로 접속됨 -;
상기 적어도 하나의 칩 상에 배치되고 적어도 하나의 제 1 클립 리드, 및 적어도 하나의 제 2 클립 리드를 포함하는 클립 리드 프레임 - 상기 제 1 클립 리드는 상기 제 2 기판 리드 및 상기 적어도 하나의 칩의 제 2 도전성 영역에 각각 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 제 3 기판 리드 및 상기 적어도 하나의 칩의 제 3 도전성 영역에 각각 전기적으로 접속됨 -;
상기 기판 리드 프레임, 상기 적어도 하나의 칩, 및 상기 클립 리드 프레임을 캡슐화하는 몰딩 화합물 - 상기 적어도 하나의 제 1 기판 리드, 상기 적어도 하나의 제 2 기판 리드, 상기 적어도 하나의 제 3 기판 리드는 상기 몰딩 화합물의 측면에 노출됨 - 을 포함하는 반도체 패키지.
10. 제 9 항에 있어서, 상기 제 2 기판 리드와 상기 제 1 기판 리드의 측면 사이 및 상기 제 3 기판 리드와 상기 제 1 기판 리드의 측면 사이에 간격이 존재하는 반도체 패키지.
11. 제 9 항에 있어서,
상기 적어도 하나의 제 1 기판 리드와 상기 적어도 하나의 칩을 접속하고, 상기 제 2 기판 리드와 상기 제 1 클립 리드를 접속하고, 상기 제 3 기판 리드와 상기 제 2 클립 리드를 접속하기 위한 제 1 땜납; 및
상기 제 1 클립 리드와 상기 적어도 하나의 칩의 제 2 도전성 영역을 접속하고 상기 제 2 클립 리드를 상기 적어도 하나의 칩의 제 3 도전성 영역과 접속하기 위한 제 2 땜납을 추가로 포함하는 반도체 패키지.
12. 제 9 항에 있어서, 상기 적어도 하나의 제 1 클립 리드는 제 1 단부 및 제 2 단부를 갖고, 상기 적어도 하나의 제 2 클립 리드는 제 3 단부 및 제 4 단부를 갖고, 상기 제 1 클립 리드의 제 1 단부는 상기 적어도 하나의 칩의 제 2 도전성 영역에 전기적으로 접속되고, 상기 제 2 클립 리드의 제 3 단부는 상기 적어도 하나의 칩의 제 3 도전성 영역에 전기적으로 접속되는 반도체 패키지.
13. 제 9 항에 있어서, 상기 적어도 하나의 제 1 클립 리드는 제 1 리세스 및 제 2 리세스를 갖고, 상기 적어도 하나의 제 2 클립 리드는 제 3 리세스 및 제 4 리세스를 갖고, 상기 적어도 하나의 제 1 클립 리드는 상기 제 1 리세스를 통해 적어도 하나의 칩의 제 2 도전성 영역에 전기적으로 접속되고, 상기 적어도 하나의 제 1 클립 리드는 상기 제 2 리세스를 통해 상기 제 2 기판 리드에 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 제 3 리세스를 통해 상기 적어도 하나의 칩의 제 3 도전성 영역에 전기적으로 접속되고, 상기 제 2 클립 리드는 상기 제 4 리세스를 통해 상기 제 3 기판 리드에 전기적으로 접속되는 반도체 패키지.
14. 제 9 항에 있어서, 상기 제 1 기판 리드는 드레인 핀이고, 상기 제 2 기판 리드는 소스 핀이고, 상기 제 3 기판 리드는 게이트 핀이고, 상기 제 1 도전성 영역은 드레인 도전성 영역이고, 상기 제 2 도전성 영역은 소스 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역이고, 상기 제 1 클립 리드는 소스 접속 세그먼트이고, 상기 제 2 클립 리드는 게이트 접속 세그먼트인 반도체 패키지.
15. 제 9 항에 있어서, 상기 제 1 기판 리드는 소스 핀이고, 상기 제 2 기판 리드는 드레인 핀이고, 상기 제 3 기판 리드는 게이트 핀이고, 상기 제 1 도전성 영역은 소스 도전성 영역이고, 상기 제 2 도전성 영역은 드레인 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역이고, 상기 제 1 클립 리드는 드레인 접속 세그먼트이고, 상기 제 2 클립 리드는 게이트 접속 세그먼트인 반도체 패키지.
16. 반도체 패키지의 제조 방법에 있어서,
복수의 기판 리드 세트부 및 기판 프레임부를 포함하는 기판 리드 프레임을 수용하는 단계 - 각각의 기판 리드 세트는 제 1 기판 리드, 제 2 기판 리드 및 제 3 기판 리드를 포함하고, 상기 제 1 기판 리드, 상기 제 2 기판 리드 및 상기 제 3 기판 리드의 각각은 하나 이상의 기판 연장부에 의해 상기 기판 프레임부에 결합됨 -;
복수의 IC 칩을 수용하는 단계 - 각각의 IC 칩은 제 1 표면 상에 제 1 도전성 영역, 제 2 표면 상에 제 2 도전성 영역 및 제 3 도전성 영역을 포함함 -;
상기 제 1 기판 리드 상에 상기 복수의 IC 칩의 각각을 배치하는 단계;
복수의 클립 리드 세트부 및 클립 프레임부를 포함하는 클립 리드 프레임을 수용하는 단계 - 각각의 클립 리드 세트는 제 1 클립 리드 및 제 2 클립 리드를 포함하고, 상기 제 1 클립 리드 및 상기 제 2 클립 리드의 각각은 하나 이상의 클립 연장부에 의해 상기 클립 프레임부에 결합됨 -;
상기 복수의 IC 칩 상에 클립 리드 프레임을 배치하는 단계 - 상기 제 1 클립 리드의 각각은 각각의 IC 칩 상의 제 2 도전성 영역과 상기 기판 리드 프레임의 각각의 제 2 기판 리드 사이에 배치되고, 상기 제 2 클립 리드의 각각은 각각의 IC 칩 상의 제 3 도전성 영역과 상기 기판 리드 프레임의 각각의 제 3 기판 리드 사이에 배치됨 -;
상기 제 1 기판 리드를 각각의 IC 칩의 제 1 도전성 영역에, 상기 제 1 클립 리드를 각각의 IC 칩 상의 제 2 도전성 영역과 상기 제 2 기판 리드 사이에, 그리고 상기 제 2 클립 리드를 각각의 IC 칩 상의 제 3 도전성 영역과 상기 복수의 IC 칩의 각각을 위한 제 3 기판 리드 사이에 전기적으로 그리고 기계적으로 결합하는 단계;
상기 기판 리드 프레임, 상기 복수의 IC 칩 및 상기 클립 리드 프레임을 캡슐화하는 단계;
상기 제 1 기판 리드, 상기 제 2 기판 리드 및 상기 제 3 기판 리드를 상기 기판 프레임으로부터 그리고 상기 제 1 클립 리드 및 상기 제 2 클립 리드를 상기 클립 프레임으로부터 분리하여, 각각의 IC 칩에 결합된 제 1 기판 리드, 상기 각각의 IC 칩과 상기 제 2 기판 리드 사이에 결합된 제 1 클립 리드, 및 상기 각각의 IC 칩과 상기 제 3 기판 리드 사이에 결합된 제 2 클립 리드를 각각 포함하는 패키지를 형성하기 위해, 상기 캡슐화된 리드 프레임, 복수의 IC 칩 및 클립 리드 프레임을 복수의 사전 결정된 위치에서 절단하는 단계를 포함하는 반도체 패키지의 제조 방법.
17. 제 16 항에 있어서, 상기 제 2 기판 리드 및 상기 제 3 기판 리드는 상기 기판 리드 프레임 내의 제 1 기판 리드의 제 1 측면을 따라 상기 제 1 기판 리드로부터 간격만큼 분리되는 반도체 패키지의 제조 방법.
18. 제 16 항에 있어서, 상기 복수의 IC 칩은 트랜지스터이고, 상기 제 1 도전성 영역은 드레인 도전성 영역이고, 상기 제 2 도전성 영역은 소스 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역인 반도체 패키지의 제조 방법.
19. 제 16 항에 있어서, 상기 복수의 IC 칩은 트랜지스터이고, 상기 제 1 도전성 영역은 소스 도전성 영역이고, 상기 제 2 도전성 영역은 드레인 도전성 영역이고, 상기 제 3 도전성 영역은 게이트 도전성 영역인 반도체 패키지의 제조 방법.
요약서
반도체 패키지 및 그 제조 방법이 제공된다. 방법에서, 클립이 리드 프레임 및 적어도 하나의 칩을 도통하는데 사용된다. 클립은 적어도 하나의 제 2 접속 세그먼트, 적어도 하나의 제 3 접속 세그먼트, 및 적어도 하나의 중간 접속 세그먼트를 갖는다. 제 2 접속 세그먼트는 칩의 제 2 도전성 영역 및 리드 프레임의 제 2 핀에 각각 전기적으로 접속되고, 제 3 접속 세그먼트는 칩의 제 3 도전성 영역 및 리드 프레임의 제 3 핀에 각각 전기적으로 접속된다. 중간 접속 세그먼트는 적어도 하나의 제 2 접속 세그먼트 및 적어도 하나의 제 3 접속 세그먼트를 접속하고, 후속의 프로세스에서 제거된다. 이에 의해, 본 발명은 임의의 금 와이어를 사용할 필요성이 없는데, 이는 재료 비용 및 프로세싱 시간을 효과적으로 절약한다.
도면
[도 1]
Figure 112017107621201-pat00001
[도 2]
Figure 112017107621201-pat00002
[도 3]
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[도 4]
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[도 5]
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[도 6]
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[도 7]
Figure 112017107621201-pat00007
[도 8]
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[도 9]
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[도 10]
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[도 11]
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[도 12]
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[도 13]
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[도 14]
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[도 15]
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[도 16]
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[도 17]
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[도 18]
Figure 112017107621201-pat00018
[도 19]
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[도 20]
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[도 21]
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[도 22]
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[도 23]
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Claims (12)

  1. 스택 다이 패키지(stack die package)로서,
    리드 프레임(lead frame)과,
    제 1 다이 ― 상기 제 1 다이는 상기 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 1 다이의 상기 제 1 표면에 대향(opposite)하는 상기 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하며, 상기 게이트 및 소스는 상기 리드 프레임에 결합되는 플립칩(flip chip)이고, 상기 제 1 다이는 분할 게이트 기술(split gate technology)을 포함함 ― 와,
    제 2 다이 ― 상기 제 2 다이는 상기 제 2 다이의 제 1 표면 상에 배치된 게이트 및 드레인과, 상기 제 2 다이의 상기 제 1 표면에 대향하는 상기 제 2 다이의 제 2 표면 상에 배치된 소스를 포함하며, 상기 제 2 다이의 상기 소스는 상기 제 1 다이의 상기 드레인에 대면(facing)함 ― 와,
    상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 연결된 클립(clip)과,
    상기 제 1 다이, 상기 제 2 다이, 상기 클립을 덮는 몰딩 재료를 포함하고,
    상기 클립의 상부면의 일부분은 상기 몰딩 재료가 없으며,
    상기 클립의 상기 상부면의 상기 일부분은 도금(plating) 재료로 도금되어 도금된 패드(plated pad)를 형성하고, 상기 도금된 패드는 최종 패키지로 노출된
    스택 다이 패키지.
  2. 제 1 항에 있어서,
    상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 제 2 클립을 더 포함하는
    스택 다이 패키지.
  3. 제 2 항에 있어서,
    상기 리드 프레임, 상기 제 1 다이의 상기 드레인, 및 상기 제 2 다이의 상기 소스에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  4. 제 2 항에 있어서,
    상기 리드 프레임 및 상기 제 2 다이의 상기 소스에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  5. 제 2 항에 있어서,
    상기 리드 프레임 및 상기 제 1 다이의 상기 드레인에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  6. 제 1 항에 있어서,
    상기 리드 프레임 및 상기 제 2 다이의 상기 소스에 결합되거나, 또는 상기 리드 프레임 및 상기 제 1 다이의 상기 드레인에 결합된 제 2 클립을 더 포함하는
    스택 다이 패키지.
  7. 스택 다이 패키지로서,
    리드 프레임과,
    제 1 다이 ― 상기 제 1 다이는 상기 제 1 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 1 다이의 상기 제 1 표면에 대향하는 상기 제 1 다이의 제 2 표면 상에 배치된 드레인을 포함하며, 상기 게이트 및 소스는 상기 리드 프레임에 결합되는 플립칩이고, 상기 제 1 다이는 분할 게이트 기술을 포함함 ― 와,
    제 2 다이 ― 상기 제 2 다이는 상기 제 2 다이의 제 1 표면 상에 배치된 게이트 및 소스와, 상기 제 2 다이의 상기 제 1 표면에 대향하는 상기 제 2 다이의 제 2 표면 상에 배치된 드레인을 포함하며, 상기 제 2 다이의 상기 소스는 상기 제 1 다이의 상기 드레인에 대면함 ― 와,
    상기 리드 프레임 및 상기 제 2 다이의 상기 드레인에 연결된 클립과,
    상기 제 1 다이, 상기 제 2 다이, 상기 클립을 덮는 몰딩 재료를 포함하고,
    상기 클립의 상부면의 일부분은 상기 몰딩 재료가 없으며,
    상기 클립의 상기 상부면의 상기 일부분은 도금 재료로 도금되어 도금된 패드를 형성하고, 상기 도금된 패드는 최종 패키지로 노출된
    스택 다이 패키지.
  8. 제 7 항에 있어서,
    상기 리드 프레임 및 상기 제 2 다이의 상기 게이트에 결합된 제 2 클립을 더 포함하는
    스택 다이 패키지.
  9. 제 8 항에 있어서,
    상기 리드 프레임, 상기 제 1 다이의 상기 드레인, 및 상기 제 2 다이의 상기 소스에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  10. 제 8 항에 있어서,
    상기 리드 프레임, 및 상기 제 2 다이의 상기 소스에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  11. 제 8 항에 있어서,
    상기 리드 프레임, 및 상기 제 1 다이의 상기 드레인에 결합된 제 3 클립을 더 포함하는
    스택 다이 패키지.
  12. 제 7 항에 있어서,
    상기 리드 프레임 및 상기 제 2 다이의 상기 소스에 결합되거나, 또는 상기 리드 프레임 및 상기 제 1 다이의 상기 드레인에 결합된 제 2 클립을 더 포함하는
    스택 다이 패키지.
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