CN105474384A - 制造堆栈裸片封装的方法 - Google Patents

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Abstract

在一个实施例中，方法可以包括，将第一裸片的栅极和源极耦合至引线框架。第一裸片可以包括位于第一裸片的第一表面的栅极和源极以及位于与该第一表面相对的第一裸片的第二表面的漏极。此外，方法可以包括，将第二裸片的源极耦合至第一裸片的漏极。第二裸片可以包括位于第二裸片的第一表面的栅极和漏极以及位于与该第一表面相对的第二裸片的第二表面的源极。

Description

制造堆栈裸片封装的方法
相关申请的交叉引用
本申请涉及并且要求KyleTerrill等人的代理卷号为VISH-8810，名称为“StackDiePackage”的13/829,623号美国专利申请的优先权，其于2013年3月14日同时提交”。
本申请涉及并且要求序列号为13/830,041、于2013年3月14日提交的、名称为“MethodforFabricatingStackDiePackage”的美国申请的优先权，其通过整体引用并入本文中。
背景技术
在DC-DC电源中，控制和同步MOSFET(金属氧化物半导体场效应晶体管)器件在单个封装内的一起封装具有较好的面积效率并且是目前工业内的趋势。图1、2和3说明了市场中可行的这些类型的裸片封装的不同例子。特别地，图1是包括两个裸片连同引线键合的常规PPAIR封装100的等距视图。引线键合由放大图102说明。此外，图2示出了包括两个裸片连同条带(clip)键合的常规PPAIR封装200的俯视图和仰视图。条带键合由放大图202说明。而且，图3是包括两个堆栈裸片连同条带的常规堆栈裸片封装300的等距视图。与这些常规芯片封装相关的劣势已经指出。
例如，对于PPAIR封装(如100或200)，LS(低层)裸片和HS(高层)裸片在相同表面上处于彼此附近。这样，对于给定的固定封装尺寸，PPAIR封装中裸片的尺寸会受到限制，并且因此漏源电阻(Rds)和电流处理能力会受到影响。指出了，对于堆栈裸片封装(如300)，裸片尺寸可以更大。然而，由于条带的焊接过程，会污染裸片和铅柱上的焊线盘表面。因此，对封装成品率和堆栈裸片封装的键合引线的可靠性有顾虑。而且，堆栈裸片的引线键合过程可以要求在引线框架上镀银，这不利地增加了引线框架的成本。
发明内容
本发明的多个实施例设法解决了上面描述的关于典型的常规裸片封装的缺陷。
在一个实施例中，方法可以包括，将第一裸片的栅极和源极耦合至引线框架。第一裸片可以包括位于第一裸片的第一表面的栅极和源极以及位于与该第一表面相对的第一裸片的第二表面的漏极。此外，方法可以包括，将第二裸片的源极耦合至第一裸片的漏极。第二裸片可以包括位于第二裸片的第一表面的栅极和漏极以及位于与该第一表面相对的第二裸片的第二表面的源极。
在另一个实施例中，方法可以包括，将第一裸片的栅极和源极耦合至引线框架。第一裸片可以包括位于第一裸片的第一表面的栅极和源极以及位于与该第一表面相对的第一裸片的第二表面的漏极。而且，方法可以包括，将第二裸片的源极耦合至第一裸片的漏极。第二裸片可以包括位于第二裸片的第一表面的栅极和源极以及位于与该第一表面相对的第二裸片的第二表面的漏极。
在又一个实施例中，方法可以包括，将第一裸片的栅极和源极耦合至引线框架。第一裸片可以包括位于第一裸片的第一表面的栅极和源极以及位于与该第一表面相对的第一裸片的第二表面的漏极。此外，方法可以包括，将第二裸片的源极耦合至第一裸片的漏极。第二裸片可以包括位于第二裸片的第一表面的栅极和漏极以及位于与该第一表面相对的第二裸片的第二表面的源极。另外，该方法可以包括，在近似相同的时间将第一条带和第二条带耦合至第二裸片。
虽然根据本发明的特定实施例已经在本发明内容中进行了特别描述，应注意，本发明以及要求保护的客体不受到这些实施例的任何方式的限制。
附图说明
在附图中以例子且非限制性方式示出根据本发明的各个实施例。应注意，整个图中相同的附图标记表示同样的元件。
图1包括利用引线键合的常规PPAIR封装的透视图和放大图。
图2包括利用条带键合的常规PPAIR的俯视图、仰视图和放大图。
图3是常规堆栈裸片封装的等距视图。
图4是根据本发明多个实施例的堆栈裸片封装的侧剖视图。
图5是根据本发明多个实施例的电路的示意图。
图6是根据本发明多个实施例的另一堆栈裸片封装的侧剖视图。
图7包括根据本发明多个实施例的堆栈裸片封装的俯视图和侧剖视图。
图8是根据本发明多个实施例的堆栈裸片封装的等距视图。
图9是根据本发明多个实施例的多个堆栈裸片的装配过程图。
图10是根据本发明多个实施例的堆栈裸片封装的等距视图。
图11是根据本发明多个实施例的堆栈裸片封装的爆炸图。
图12是根据本发明多个实施例的方法的流程图。
图13、14、15、16、17、18、19、20、21和22是根据本发明多个实施例所选的堆栈裸片封装的制造阶段的侧剖面视图。
图23是根据本发明多个实施例的另一种方法的流程图。
图24、25、26、27、28、29、30、31、32和33是根据本发明多个实施例所选的堆栈裸片封装的制造阶段的侧剖面视图。
图34是根据本发明多个实施例的又一种方法的流程图。
图35是根据本发明多个实施例所选的堆栈裸片封装的制造阶段的侧剖视图。
图36是根据本发明多个实施例所选的另一堆栈裸片封装的制造阶段的侧剖视图。
图37是根据本发明多个实施例的再一种方法的流程图。
图38、39和40是根据本发明多个实施例所选的堆栈裸片封装的制造阶段的侧剖视图。
图41是根据本发明多个实施例的另一种方法的流程图。
图42、43和44是根据本发明多个实施例所选的堆栈裸片封装的制造阶段的侧剖视图。
除非专门说明在本文中提及的附图不应该理解为按比例而画出。
具体实施方式
现在将详细参考根据本发明的多个实施例，其例子在随附的附图中进行了说明。当描述本发明连同多个实施例时，应理解，这些多个实施例并不意图限制本发明。相反地，本发明意图覆盖根据权利要求解释的、包含在本发明范围内的替代、修改和等同。而且，在下述根据本发明各个实施例的详细描述中，给出大量具体细节以提供对本发明的深入理解。然而，应该理解的是，对于本领域普通技术人员本发明可以脱离这些具体细节或使用等同细节实施。在其他的例子中，众所周知的方法、步骤、元件和电路没有详细描述为以便不会不必要地模糊本发明的方面。
附图不是按比例而画，并且仅仅是可能在图中示出的结构的一部分，以及形成那种结构的多个层。而且，制造过程和步骤可以和此处讨论的过程和步骤一起执行；即在此处示出和描述的步骤之前、之中和/或之后可能有许多处理步骤。重要的是，根据本发明的实施例可以和这些其他(或许是常规的)过程和步骤一起实现而不明显打乱它们。总而言之，根据本发明的实施例可以取代部分常规过程而不明显影响外部过程和步骤。
图4是根据本发明多个实施例的的堆栈裸片封装400的侧剖视图。在实施例中，堆栈裸片封装400可以包括低层裸片或具有裸片结构的芯片414，其具有位于顶表面上或作为顶表面的一部分的源极接触440和栅极接触436，和位于底表面上或作为底表面的一部分的漏极接触438。低层裸片414可以是附接于或耦合至引线框架402的倒装芯片，这样源极接触440和栅极接触436都与引线框架402耦合或连接。当用这种方式耦合时，其允许低层裸片414和上层裸片418都共用相同的引线框架402，简化了封装400的设计，并且减小了封装400占用的空间。注意到，在实施例中，这种引线框架上的倒装芯片技术消除了在低层裸片414上做引线键合的需求。此外，因为源极区域440耦合至或连接至引线框架402，源极接触440产生的热量可以分散到引线框架402和印刷电路板(PCB)的电流路径上。
在一个实施例中，上层裸片或芯片418可以实现为但不限于LDMOS(横向扩散金属氧化物半导体)结构或技术，其具有位于顶表面上或作为顶表面的一部分漏极接触430和栅极接触434，以及位于底表面上或作为底表面的一部分的源极接触432。在一实施例中，低层裸片414可以实现为槽栅或分离栅技术但不限于此。指出的是如果低层裸片414实现为槽栅或分离栅技术，，低层裸片414将具有比用LDMOS技术实现的上层裸片418的每单位面积的总电阻的一半还要小的电阻。
在图4中，在一个实施例中，堆栈裸片封装400可以包括较大条带420a和较小条带420b。在上层裸片418的顶面上，在一实施例中，较大条带420a可以耦合至或附接于漏极接触区域430，并且较小条带420b可以耦合至或附接于栅极接触区域434。在一个实施例中，条带420a和420b实际上可以作为一个条带框架(未示出)的一部分制造条带。此外，条带420a和420b也可以同时或大致同时附接于上层裸片418的表面。注意到，在一实施例中，条带420a和420b具有到条带框架的拉杆(tiebar，未示出)，使得可以同时操作它们。注意到，在一个实施例中，堆栈裸片封装400可以实施为但不限于QFN(四方扁平无引脚)型封装。这样，在多个堆栈裸片封装(例如，类似于400)的装配过程中，存在封装锯切割操作，用于将所有单元彼此分开。条带420a和420b的拉杆设计为当进行封装切割操作时，拉杆被自动切割或切开。由于此切割操作在成型工艺之后进行，分离的条带420a和420b将由堆栈裸片封装400的模塑料442保持在正确位置。
注意到，堆栈裸片封装400具有若干优点。例如，在一实施例中，任何类型的引线键合可以从堆栈裸片封装400中消除。这样，堆栈裸片封装600无引线键合。此外，在一个实施例中，低层裸片414的倒装芯片允许漏极区域438和条带416间更大的接触面积，这可以为上层裸片418的更大裸片尺寸提供可能性。而且，在一实施例中，利用条带420b可以消除在上层裸片418的栅极接触434上进行引线键合的需求。这样，不需要在引线框架402上进行镀银。此外，在一个实施例中，引线键合可以在堆栈裸片封装400的装配过程中消除。因此，堆栈裸片封装400的装配成本降低。
在图4中，注意到，堆栈裸片封装400及其元件可以以广泛的多种方式实现。例如，在多个实施例中，条带420a和420b可以以任何类似于2011年9月9日提交的FrankKuo等人的，名称为“DualLeadFrameSemiconductorPackageandMethodofManufacture”的，通过引用并入本文中(见附录A)的13/229,667号美国专利申请中描述和示出的方式实施。在一实施例中，注意到，堆栈裸片封装400可以实现为功率MOSFET封装，但不限于此。指出的是，每个条带420a、420b和416可以以广泛的多种方式实现。例如，在多个实施例中，每个条带420a、420b和416可以用一种或多种导电材料(例如，一种或多种金属，比如铜)实现。
在实施例中，引线框架402可以包括但不限于DL/SH引线404，用于耦合至低层裸片414的漏极(DL)438和上层裸片418的源极(SH)432。另外，引线框架402可以包括但不限于，用于耦合至低层裸片414的栅极436的GL引线406，用于耦合至低层裸片414的源极440的SL引线408，用于耦合至上层裸片418的栅极434的GH引线410，以及用于耦合至上层裸片418的漏极430的DH引线412。低层裸片414的栅极接触436可以通过焊膏428耦合至引线406，而源极接触440可以通过焊膏428耦合至引线408。而且，条带416可以耦合至引线404。此外，条带416可以通过焊膏426耦合至低层裸片414的漏极接触438以及通过焊膏424耦合至上层裸片418的源极接触432。用这种方法，源极接触432、漏极接触438和引线404可以耦合在一起。这样，在一实施例中，条带416可以提供源极接触432和漏极接触438间的高电流路径。此外，条带416可以给引线404提供高电流路径以用于源极接触432和漏极接触438。
在图4中，条带420a可以耦合至引线412。另外，条带420a可以通过焊膏422耦合至上层裸片418的漏极接触430。另外，条带420b可以耦合至引线410。此外，条带420b可以通过焊膏422耦合至上层裸片418的栅极接触434。注意到，在本实施例中，低层裸片414位于引线框架402上方，而上层裸片418位于低层裸片414上方。用这种方式，上层裸片418堆栈在耦合至引线框架402的低层裸片414上方。在一个实施例中，堆栈裸片封装400可以包括覆盖和/或封入条带416、420a和420b，上层裸片418，下层裸片414，焊膏422、424、426和428，以及部分引线框架402的模塑442。在多个实施例中，注意到，一个或多个焊膏422、424、426和428可以替代实现为导电环氧树脂或导电粘合剂，但不限于此。
注意到，堆栈裸片封装400可以不包括图4中示出的所有元件。此外，堆栈裸片封装400可以实现为包括图4中未示出的一个或多个元件。指出的是堆栈裸片封装400可以以类似于本文描述的任何方式利用或实现，但不限于此。
图5是表示根据本发明多个实施例的堆栈裸片封装(例如，400或600)结构的电路500的示意图。电路500可以包括表示堆栈裸片封装内的上层裸片(例如，418或618)的晶体管(例如，NMOS)504，以及表示堆栈裸片封装内的低层裸片(例如，414或614)的晶体管(例如，NMOS)510。另外，晶体管504的漏极可以耦合至引线框架(例如，402或602)的DH引线502，并且晶体管504的栅极可以耦合至引线框架的GH引线504。晶体管504的源极和晶体管510的漏极都可以耦合至引线框架的DL/SH引线508。而且，晶体管510的栅极可以耦合至引线框架的GL引线512，并且晶体管510的源极可以耦合至引线框架的SL引线514。
指出的是电路500可以不包括图5中示出的所有元件。此外，电路500可以实现为包括图5中未示出的一个或多个元件。注意到，电路500可以以类似于本文描述的任何方法利用或实现，但不限于此。
图6是根据本发明多个实施例的堆栈裸片封装600的侧剖视图。在一个实施例中，堆栈裸片封装600可以包括低层裸片或具有裸片结构的条带614，其具有位于顶表面上或作为其顶表面一部分的源极接触640和栅极接触636，和位于底表面上或作为其底表面一部分的漏极接触638。低层裸片614可以是附接于或耦合至引线框架602的倒装芯片，这样源极接触640和栅极接触636都耦合至或连接到引线框架602。当以这种方式耦合时，这允许低层裸片614和上层裸片618一起共用相同的引线框架602，简化了封装600的设计，并且减小了封装600占用的空间。注意到，在一实施例中，这种引线框架上的倒装芯片技术消除了在低层裸片614上做引线键合需求。并且，因为源极区域640耦合至或连接到引线框架602，源极接触640产生的热量可以分散到引线框架602和印刷电路板(PCB)的电流路径。
在一实施例中，上层裸片或芯片618可以实现为但不限于裸片结构，其具有位于它的顶表面或作为顶表面的一部分的源极接触632和栅极接触634以及位于它的底表面或作为底表面的一部分的漏极接触630。上层裸片618可以是附接于或耦合至条带616a和616b的倒装芯片，这样源极接触632可以耦合至或连接到条带616a，而栅极接触634可以耦合至或连接到条带616b。当以这种方式耦合时，这会简化封装600的设计，并且减小封装600占用的空间。注意到，在一实施例中，这种倒装芯片技术消除了在上层裸片618做引线键合的需求。并且，因为源极区域632耦合至或连接到与引线框架602耦合的条带616a，源极接触632产生的热量可以通过条带616a分散到引线框架602和印刷电路板(PCB)的电流路径。指出的是，在一个实施例中，每个低层裸片614和上层裸片618可以实现为槽栅或分离栅技术，但不限于此。
在图6中，在一实施例中，堆栈裸片封装600可以包括较大条带616a和较小条带616b。在上层裸片618的顶表面上，在一个实施例中，较大条带616a可以耦合至或附接于源极接触区域632，并且较小条带616b可以耦合至或附接于栅极接触区域634。在一实施例中，条带616a和616b实际上可以制造为一个条带框架(未示出)的一部分。另外，条带616a和616b也可以同时或大致同时附接于低层裸片614的表面和引线框架602。注意到，在一个实施例中，条带616a和616b条带可以具有到条带框架的拉杆(tiebar，未示出)，使得可以同时控制它们。指出的是，在一实施例中，堆栈裸片封装600可以实施为但不限于QFN(四方扁平无引脚)型封装。因此，在多个堆栈裸片封装(例如，类似于600)的装配过程中，存在封装切割操作以将所有单元彼此分开。条带616a和616b的拉杆设计为样当进行封装切割操作时，拉杆被自动切割或切开。由于此切割操作在成型工艺之后进行，分离的条带616a和616b将由堆栈裸片封装600的模塑料642保持在正确位置。
注意到，堆栈裸片封装600具有若干优点。例如，在一个实施例中，任何类型的引线键合可以从堆栈裸片封装600中消除。这样，堆栈裸片封装600无引线键合。此外，在一实施例中，低层裸片614的倒装芯片允许漏极区域638和条带616a间更大的接触面积，这可以为上层裸片618的更大裸片尺寸提供可能性。此外，在一个实施例中，利用条带616b可以消除在上层裸片618的栅极接触634上进行引线键合的需求。因此，不需要在引线框架602上进行镀银。而且，在一实施例中，引线键合可以在堆栈裸片封装600的装配过程中消除。这样，堆栈裸片封装600的装配成本降低。
在图6中，堆栈裸片封装600及其元件可以以广泛的多种方式实现。例如，在多个实施例中，条带616a和616b可以以任何类似于2011年9月9日提交的FrankKuo等人的，名称为“DualLeadFrameSemiconductorPackageandMethodofManufacture”的，通过引用并入本文中(见附录A)的13/229,667号美国专利申请中描述和示出的方式实施。在一个实施例中，堆栈裸片封装600可以实现为功率MOSFET封装，但不限于此。指出的是，每个条带616a、616b和620可以以广泛的多种方式实现。例如，在多个实施例中，每个条带616a、616b和620可以用一种或多种导电材料(例如，一种或多种金属，比如铜)实现。
在一个实施例中，引线框架602可以包括但不限于DL/SH引线604，用于耦合至低层裸片614的漏极(DL)638和上层裸片618的源极(SH)632。此外，引线框架602可以包括但不限于，用于耦合至低层裸片614的栅极636的GL引线606，用于耦合至低层裸片614的源极640的SL引线608，用于耦合至上层裸片618的栅极634的GH引线610，以及用于耦合至上层裸片618的漏极630的DH引线612。低层裸片614的栅极接触636可以通过焊膏628耦合至引线606，而源极接触640可以通过焊膏628耦合至引线608。另外，条带616a可以耦合至引线604。而且，条带616a可以通过焊膏626耦合至低层裸片614的漏极接触638以及通过焊膏624耦合至上层裸片618的源极接触632。以这种方式，源极接触632、漏极接触638和引线604可以耦合在一起。因此，在一实施例中，条带616a可以提供源极接触632和漏极接触638间的高电流路径。此外，条带616a可以给引线604提供高电流路径以用于源极接触632和漏极接触638。
在图6中，条带620可以耦合至引线612。另外，条带620可以通过焊膏622耦合至上层裸片618的漏极接触630。而且，条带616b可以耦合至引线610。另外，条带616b可以通过焊膏624耦合至上层裸片618的栅极接触634。指出的是，在本实施例中，低层裸片614位于引线框架602上方，而上层裸片618位于低层裸片614上方。以这种方式，上层裸片618堆栈在耦合至引线框架602的低层裸片614上方。在一实施例中，堆栈裸片封装600可以包括模塑642，其覆盖和/或封入条带616a、616b和620，上层裸片618，下层裸片614，焊膏622、624、626和628，以及部分引线框架602。在多个实施例中，注意到，一个或多个焊膏622、624、626和628可以用导电环氧树脂或导电粘合剂替代实现，但不限于此。
注意到，堆栈裸片封装600可以不包括图6中示出的所有元件。此外，堆栈裸片封装600可以实现为包括图6中未示出的一个或多个元件。注意到，堆栈裸片封装600可以以类似于本文描述的任何方式利用或实现，但不限于此。
图7示出根据本发明多个实施例的堆栈裸片封装600和600a的俯视图702和侧剖视图704。特别地，与示出堆栈裸片封装600的“通常”结构的图7左半部分相比较，图7的右半部分示出堆栈裸片封装600a的“双冷却”结构。注意到，堆栈裸片封装600a的“双冷却”结构与堆栈裸片封装600的“通常”结构间的主要不同之处是，顶部条带620可以用于堆栈裸片封装600a的顶部冷却。在一实施例中，堆栈裸片封装600a的上部条带620的至少一部分顶面没有用模塑642a覆盖，由此使得可以通过条带620散热。这样，在一实施例中，所述“双冷却”这样实施：热量通过引线框架602从堆叠芯片封装600a散出(如本文之前描述)和热量通过条带620的顶表面的至少一部分从堆叠芯片封装600a散出条带。
在一个实施例中，除了上部条带620的至少部分顶面或上表面以外，可以利用模塑工艺用模塑料或材料642a来覆盖或封入堆栈裸片组(例如，图31中示出的)。在一实施例中，堆栈裸片封装600a的“双冷却”结构可以用可以包含特定模塑工具设计的特定模塑工艺制造。指出的是，图34是根据本发明多个实施例的用于制造一个或多个“双冷却”堆栈裸片封装的方法3400的流程图。在一实施例中，在导致条带620的至少部分顶面暴露的模塑工艺之后，然后可以进行电镀(例如，用一种或多种金属，比如锡)，导致在条带620的顶面形成暴露的镀锡盘706。因此，在完成此过程之后，堆栈裸片封装600a的俯视图702和侧剖视图704在图7的右半部分示出。注意到，在多个实施例中，条带620的顶表面可以或可以不用任何金属(例如，此处关于图34中描述的)进行电镀。指出的是，在一实施例中，为了暴露并电镀条带420a的顶表面或上表面，由此导致形成暴露的电镀盘(例如，类似于堆栈裸片封装600a的暴露的镀锡盘706)，类似的“双冷却”过程可以在堆栈裸片封装400上实施。
注意到，堆栈裸片封装600a可以不包括图7中示出的所有元件。此外，堆栈裸片封装600a可以实现为包括图7中未示出的一个或多个元件。指出的是堆栈裸片封装600a可以以类似于本文描述的任何方式利用或实现，但不限于此。
图8是根据本发明多个实施例的堆栈裸片封装400的等距视图。本实施例的堆栈裸片封装400示出所选的堆栈裸片封装400的不同内部部件的示例性形状和排列方向。例如，图8示出条带416、420a和420b，上层裸片418，下层裸片414，引线框架402和引线框架402的SL引线408和GL引线406的示例性形状和排列方向。
注意到，堆栈裸片封装400可以不包括图8中示出的所有元件。此外，堆栈裸片封装400可以实现为包括图8中未示出的一个或多个元件。指出的是，堆栈裸片封装400可以以类似于本文描述的任何方式利用或实现，但不限于此。
图9是根据本发明多个实施例的多个堆栈裸片(例如，400)的装配过程图。例如，图9的实施例示出具有多个位于引线框架402上方的低层裸片414的引线框架402(例如，其为一个整体框架)。此外，示出了多个条带416，其可以分别位于多个低层裸片414的每个的上方。图9的实施例也示出框架条带902(例如，其是一整体框架)，其包括但不限于全部耦合或连接在一起的8组条带420a和420b。在一实施例中，注意到，框架条带902可以包括将所有组的条带420a和420b耦合或连接在一起的拉杆。另外，在一实施例中，框架条带902可以包括两个较大端904，其可以用于拿起框架条带902，并且将其和所有组的条带420a和420b同时或近似同时置于多个上层裸片418以及多个下层裸片414上方。注意到，框架条带902可以实现为包括任何数目组的条带420a和420b(或条带616a和616b)，但不限于此。在一实施例中，框架条带902可以使用但不限于一种或多种导电材料(例如，一种或多种金属，例如铜)制造。
注意到，框架条带902可以不包括图9中示出的所有元件。此外，框架条带902可以实现为包括图9中未示出的一个或多个元件。指出的是，框架条带902可以以类似于本文描述的任何方式利用或实现，但不限于此。
图10是根据本发明多个实施例的堆栈裸片封装600的等距视图。本实施例的堆栈裸片封装600示出所选的堆栈裸片封装600的不同内部部件的示例性形状排列方向。例如，图10示出条带620、616a和616b，上层裸片618，下层裸片614，引线框架602和引线框架602的SL引线608和GL引线606的示例性形状和排列方向。
注意到，堆栈裸片封装600可以不包括图10中示出的所有元件。此外，堆栈裸片封装600可以实现为包括图10中未示出的一个或多个元件。指出的是，堆栈裸片封装600可以以类似于本文描述的任何方式利用或实现，但不限于此。
图11是根据本发明多个实施例的堆栈裸片封装600的爆炸图。本实施例的堆栈裸片封装600示出所选的堆栈裸片封装600的不同内部部件的示例性形状和排列方向。例如，图11示出条带620、616a和616b，上层裸片618，下层裸片614，引线框架602和引线框架602的SL引线608和GL引线606的示例性性形状和排列方向。
注意到，堆栈裸片封装600可以不包括图11中示出的所有元件。此外，堆栈裸片封装600可以实现为包括图11中未示出的一个或多个元件。指出的是，堆栈裸片封装600可以以类似于本文描述的任何方式利用或实现，但不限于此。
图12是根据本发明多个实施例的用于制造一个或多个堆栈裸片封装的方法1200的流程图。虽然图12中公开了具体的操作，但这些操作是例子。方法1200可以不包括图12示出的所有操作。并且，方法1200可以包括多个其他操作和/或示出的操作的变型。而且，流程图1200中操作的顺序可以更改。应该明白的是，不是流程图1200中的所有操作都会执行。在不同的实施例中，方法1200的一个或多个操作可以用软件、固件、硬件或任何它们的组合控制或管理，但不限于此。方法1200可以包括在计算机或计算设备可读取或可执行指令(或代码)的控制下由处理器和电气元件控制或管理的本发明实施例的过程。计算机或计算设备可读或可执行指令(或代码)可以存在于，例如数据存储部件中，比如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储设备。然而，计算机或计算设备可读取或可执行指令(或代码)可以存在于任何类型的计算机或计算设备可读介质或存储器中。
在图12的操作1202中，焊膏(例如，428)或环氧树脂可以被沉积到引线框架(例如，402)上。注意到，操作1202可以以广泛的多种方式实现。例如，在一个实施例中，图13示出在操作1202中分配或压印到引线框架402的引线404、406、408、410和412上的焊膏428(或环氧树脂)的侧剖视图，但不限于此。操作1202可以以类似于本文描述的任何方式实现，但不限于此。
在操作1204中，第一裸片或芯片(例如，414)可以耦合至或附接于引线框架。注意到，操作1204可以以广泛的多种方式实现。例如，在一实施例中，图14示出在操作1204中利用引线框架上倒装芯片技术，但不限于此，将低层裸片414的栅极接触436和源极接触440分别耦合至或附接于引线框架402的引线406和408。在一个实施例中，在操作1204中，低层裸片414可以从晶元上抬起，翻转，并置于之前在操作1202中沉积在引线框架402上的焊膏428(或环氧树脂)上。操作1204可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1206中，焊膏(例如，426)或环氧树脂可以被沉积到第一裸片或芯片的背面。指出的是，操作1206可以以广泛的多种方式实现。例如，在一实施例中，图15示出在操作1206中，焊膏426(或环氧树脂)被分配或压印到低层裸片414的漏极接触438(例如，背面)上，但不限于此。操作1206可以以类似于本文描述的任何方式实现，但不限于此。
在操作1208中，第一条带(例如，416)可以耦合至或附接于第一裸片和引线框架。注意到，操作1208可以以广泛的多种方式实现。例如，一在实施例中，图16示出在操作1208中，条带416通过焊膏426(或环氧树脂)耦合至或附接于低层裸片414并且通过焊膏428(或环氧树脂)耦合至或附接于引线框架402的引线404。操作1208可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1210中，焊膏(例如，424)或环氧树脂可以沉积在第一条带上。注意到，操作1210可以以广泛的多种方式实现。例如，在一实施例中，图17四处在操作1210中，焊膏424(或环氧树脂)被分配或压印到条带416上，但不限于此。操作1210可以以类似于本文描述的任何方式实现，但不限于此。
在操作1212中，第二裸片或芯片(例如，418)可以耦合至或附接于第一条带。指出的是，操作1212可以以广泛的多种方式实现。例如，在一实施例中，图18示出在操作1212中，上层裸片418通过焊膏424(或环氧树脂)耦合至或附接于条带416，但不限于此。操作1212可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1214中，焊膏(例如，422)或环氧树脂可以沉积在第二裸片上。注意到，操作1214可以以广泛的多种方式实现。例如，在一实施例中，图19示出在操作1214中，焊膏422(或环氧树脂)被分配或压印到上层裸片418的漏极接触430和栅极接触434，但不限于此。操作1214可以以类似于本文描述的任何方式实现，但不限于此。
在操作1216中，第二条带(例如，420a)和第三条带(例如，420b)可以耦合至或附接于第二裸片和引线框架。注意到，操作1216可以以广泛的多种方式实现。例如，在一个实施例中，图20示出在操作1216中，第二条带420a通过焊膏422(或环氧树脂)耦合至或附接于上层裸片418的漏极接触430并且通过焊膏428(或环氧树脂)耦合至或附接于引线框架402的引线412。另外，图20示出在操作1216中，第三条带420b通过焊膏422(或环氧树脂)耦合至或附接于上层裸片418的栅极接触434并且通过焊膏428(或环氧树脂)耦合至或附接于引线框架402的引线410。在一实施例中，指出的是在操作1216中，第二和第三条带可以同时或大致同时(例如，利用类似于条带框架902的条带框架)耦合至或附接于第二裸片和引线框架。操作1216可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1218中，可以在已有的堆栈裸片组上(例如，如图20示出的)执行回流工艺。指出的是，操作1218可以以广泛的多种方式实现。例如，在一实施例中，操作1218中的回流工艺可以通过升高堆栈裸片组的温度(例如，大于350℃或大于370℃)实现，但不限于此。注意到，在这些条件下，在一个实施例中，熔剂可用从焊膏中去除，并且当温度降低时，焊料与接头处结合在一起。在一实施例中，操作1218可以实现为包括发生在回流工艺之后的清洗工艺。操作1218可以以类似于本文描述的任何方式实现，但不限于此。
在操作1220中，堆栈裸片组可以由模塑料或材料覆盖或封入。注意到，操作1220可以以广泛的多种方式实现。例如，在一实施例中，图21示出在操作1220中，模塑料或材料442覆盖或封入堆栈裸片组，但不限于此。操作1220可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1222中，封装切割工艺或操作在用模塑料或材料覆盖的堆栈裸片组上执行。注意到，操作1222可以以广泛的多种方式实现。例如，在一实施例中，图22示出在操作1222中，封装切割工艺的发生导致了堆栈裸片封装具有但不限于位于引线框架404的引线404和412附近的大体垂直的表面。在一个实施例中，封装切割工艺可以自动切割耦合第二条带(例如，420a)和第三条带(例如，420b)的拉杆(例如，904)。因此，第二条带和第三条带被分离，变成可使用的，并且通过模塑(例如，442)保持在正确位置。操作1222可以以类似于本文描述的任何方式实现，但不限于此。
在操作1224中，可以在堆栈裸片封装上执行电测试，以确定它是否正常运行。指出的是，操作1224可以以广泛的多种方式实现。例如，操作1224可以以类似于本文描述的任何方式实现，但不限于此。
在图12的操作1226中，可以在堆栈裸片封装上执行编带卷装(tapeandreel)。注意到，操作1226可以以广泛的多种方式实现。例如，在一实施例中，操作1226中的编带卷装可以包括将堆栈裸片封装放入封装材料中以在运送到期望位置期间保护它。操作1226可以以类似于本文描述的任何方式实现，但不限于此。
在多个实施例中，注意到，此处描述的一个或多个焊膏可以用导电环氧树脂或导电黏合剂替代实现，但不限于此。此外，在一实施例中，如果在方法1200中没有使用焊膏，则可以不执行操作1218。
指出的是尽管参照制造单个堆栈裸片封装描述方法1200，根据本发明的多个实施例，方法1200可以改进为大致同时制造多个堆栈裸片封装。
图23是根据本发明多个实施例的用于制造一个或多个堆栈裸片封装的方法2300的流程图。虽然图23中公开了具体的操作，但这些操作是例子。方法2300可以不包括图23示出的所有操作。并且，方法2300可以包括多个其他操作和/或示出的操作的变型。而且，流程图2300中操作的顺序可以更改。应该明白不是流程图2300中的所有操作都会执行。在不同的实施例中，方法2300的一个或多个操作可以用软件、固件、硬件或任何它们的组合控制或管理，但不限于此。方法2300可以包括在计算机或计算设备可读或可执行指令(或代码)的控制下由处理器和电气元件控制或管理的本发明实施例中的过程。计算机或计算设备可读或可执行指令(或代码)可以存在于，例如数据存储部件中，比如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储设备。然而，计算机或计算设备可读或可执行指令(或代码)可以存在于任何类型的计算机或计算设备可读介质或存储器中。
在图23的操作2302中，焊膏(例如，628)或环氧树脂可以被沉积到引线框架(例如，602)上。注意到，操作2302可以以广泛的多种方式实现。例如，在一实施例中，图24示出在操作2302中分配或压印到引线框架602的引线604、606、608、610和612上的焊膏628(或环氧树脂)的侧剖视图，但不限于此。操作2302可以以类似于本文描述的任何方式实现，但不限于此。
在操作2304中，第一裸片或芯片(例如，614)可以耦合至或附接于引线框架。注意到，操作2304可以以广泛的多种方式实现。例如，在一实施例中，图25示出在操作2304中利用引线框架上倒装芯片技术，但不限于此，低层裸片614的栅极接触636和源极接触640分别耦合至或附接于引线框架602的引线606和608。在一个实施例中，在操作2304中，低层裸片614可以从晶元上抬起，翻转，并置于之前沉积在引线框架602上的焊膏628(或环氧树脂)上。操作2304可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2306中，焊膏(例如，626)或环氧树脂可以被沉积到第一裸片或芯片的背面。指出的是操作2306可以以广泛的多种方式实现。例如，在一实施例中，图26示出在操作2306中，焊膏626(或环氧树脂)被分配或压印到低层裸片614的漏极接触638(例如，背面)上，但不限于此。操作2306可以以类似于本文描述的任何方式实现，但不限于此。
在操作2308中，第一条带(例如，616a)和第二条带(例如，616b)可以耦合至或附接于引线框架，而第一条带还耦合至或附接于第一裸片。注意到，操作2308可以以广泛的多种方式实现。例如，在一实施例中，图27示出在操作2308中，第一条带616a和第二条带616b通过焊膏628(或环氧树脂)分别耦合至或附接于引线框架602的引线604和610，而第一条带616a还通过焊膏626(或环氧树脂)耦合至或附接于第一裸片614的漏极接触638。在一实施例中，指出的是，在操作2308中，第一和第二条带可以耦合至或附接于引线框架，而第一条带也可以同时或大致同时(例如，利用类似于条带框架902的条带框架)耦合至或附接于第一裸片。操作2308可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2310中，焊膏(例如，624)或环氧树脂可以沉积在第一和第二条带上。注意到，操作2310可以以广泛的多种方式实现。例如，在一实施例中，图28示出在操作2310中，焊膏624(或环氧树脂)被分配或压印到条带616a和616b上，但不限于此。操作2310可以以类似于本文描述的任何方式实现，但不限于此。
在操作2312中，第二裸片或芯片(例如，618)可以耦合至或附接于第一和第二条带。指出的是，操作2312可以以广泛的多种方式实现。例如，在一实施例中，图29示出在操作2312中，上层裸片618的源极接触632通过焊膏624(或环氧树脂)耦合至或附接于条带616a，并且上层裸片618的栅极接触634通过焊膏624(或环氧树脂)耦合至或附接于条带616b，但不限于此。操作2312可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2314中，焊膏(例如，622)或环氧树脂可以沉积在第二裸片上。注意到，操作2314可以以广泛的多种方式实现。例如，在一实施例中，图30示出在操作2314中，焊膏622(或环氧树脂)被分配或压印到上层裸片618的漏极接触630，但不限于此。操作2314可以以类似于本文描述的任何方式实现，但不限于此。
在操作2316中，第三条带(例如，620)可以耦合至或附接于第二裸片和引线框架。注意到，操作2316可以以广泛的多种方式实现。例如，在一实施例中，图31示出在操作2316中，条带620通过焊接膏622(或环氧树脂)耦合至或附接于上层裸片614的漏极接触630并且通过焊接膏628(或环氧树脂)耦合至或附接于引线框架602的引线612。操作2316可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2318中，可以在已有的堆栈裸片组上(例如，如图31示出的)执行回流工艺。指出的是，操作2318可以以广泛的多种方式实现。例如，在一实施例中，操作2318中的回流工艺可以通过升高堆栈裸片组的温度(例如，大于350℃或大于370℃)实现，但不限于此。注意到，在这些条件下，在一个实施例中，熔剂从焊膏中去除，并且当温度降低时，焊膏在接头处结合。在一实施例中，操作2318可以实现为包括发生在回流工艺之后的清洗工艺。操作2318可以以类似于本文描述的任何方式实现，但不限于此。
在操作2320中，堆栈裸片组可以由模塑料或材料覆盖或封入。注意到，操作2320可以以广泛的多种方式实现。例如，在一实施例中，图32示出在操作2320中，模塑料或材料642覆盖或封入堆栈裸片组，但不限于此。操作2320可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2322中，封装切割工艺或操作在用模塑料或材料覆盖的堆栈裸片组上执行。注意到，操作2322可以以广泛的多种方式实现。例如，在一实施例中，图33示出在操作2322中，封装切割工艺的发生导致了堆栈裸片封装具有但不限于位于引线框架604的引线604和612附近的大体垂直的表面。在一个实施例中，封装切割工艺可以自动切割耦合第一条带(例如，616a)和第二条带(例如，616b)的拉杆(例如，904)。因此，第一条带和第二条带被分离，变成可使用的，并且通过模塑(例如，642)保持在正确位置。操作2322可以以类似于本文描述的任何方式实现，但不限于此。
在操作2324中，可以在堆栈裸片封装上执行电测试，以确定它是否正常运行。指出的是，操作2324可以以广泛的多种方式实现。例如，操作2324可以以类似于本文描述的任何方式实现，但不限于此。
在图23的操作2326中，可以在堆栈裸片封装上执行编带卷装。注意到，操作2326可以以广泛的多种方式实现。例如，在一实施例中，操作2326中的编带卷装可以包括将堆栈裸片封装放入封装材料中以在运送到期望位置期间保护它。操作2326可以以类似于本文描述的任何方式实现，但不限于此。
在多个实施例中，注意到，此处描述的一个或多个焊膏可以用导电环氧树脂或导电黏合剂替代实现，但不限于此。此外，在一实施例中，如果在方法2300中没有使用焊膏，则可以不执行操作2318。
指出的是，即使参照制造单个堆栈裸片封装描述方法2300，根据本发明的多个实施例，方法2300可以改进为大致同时制造多个堆栈裸片封装。
图34是根据本发明多个实施例的用于制造一个或多个“双冷却”堆栈裸片封装的方法3400的流程图。虽然图34中公开了具体的操作，但这样的操作是例子。方法3400可以不包括图34示出的所有操作。并且，方法3400可以包括多个其他操作和/或示出的操作的变型。而且，流程图3400中操作的顺序可以更改。应该明白不是流程图3400中的所有操作都会执行。在不同的实施例中，方法3400的一个或多个操作可以用软件、固件、硬件或任何它们的组合控制或管理，但不限于此。方法3400可以包括在计算机或计算设备可读或可执行指令(或代码)的控制下由处理器和电气元件控制或管理的本发明实施例中的过程。计算机或计算设备可读取或可执行指令(或代码)可以存在于，例如数据存储部件中，比如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储设备。然而，计算机或计算设备可读或可执行指令(或代码)可以存在于任何类型的计算机或计算设备可读介质或存储器中。
在一实施例中，注意到，在执行方法3400之前，方法1200(图12)的操作1202-1218可以按本文描述执行。例如，在一实施例中，在完成图12的操作1218以后，方法3400(图34)可以如下面描述的执行。另外，在一个实施例中，指出的是，在执行方法3400之前，方法2300(图23)的操作2302-2318可以按本文描述执行。例如，在一实施例中，在完成图23的操作2318以后，方法3400(图34)可以如下面描述的执行。
在操作3402中，除了堆栈裸片组的上部条带(例如，420a或620)的至少部分顶表面或上表面以外，堆栈裸片组(例如，如图20和图31所示)可以由模塑料或材料覆盖或封入。在操作3402之后，在一实施例中，上部条带的至少部分顶表面可以没有模塑料或材料。注意到，操作3402可以以广泛的多种方式实现。例如，在一实施例中，图35示出图20中除了上部条带420a的至少部分顶表面或上表面以外由模塑料或材料442a覆盖或封入的堆栈裸片组的侧剖视图。另外，在一个实施例中，图36示出图31中除了上部条带620的至少部分顶面或上表面以外由模塑料或材料642a覆盖或封入的堆栈裸片组的侧剖视图。而且，图7示出作为它的制造过程的一部分的堆栈裸片封装600a，在一实施例中，可以包含于操作3402的模塑工艺中，其中除了上部条带620的至少部分顶表面或上表面以外，模塑642a覆盖或封入堆栈裸片组。
在一实施例中，注意到，可以在操作3402中使用“双冷却”模塑工具，其与图21或图32示出的、典型地用于完全封入堆栈裸片组的模塑工具相比，具有较低的模槽高度(cavityheight)。另外，在操作3402中，“双冷却”模塑工具的顶部模塑面能够触及或接触堆栈裸片组的上部条带(例如，420a或620)的顶表面或上表面。而且，在操作3402中，伴随柔软或有弹性的薄膜位于顶部模塑和条带的上表面之间，条带的至少部分上表面可以保持无模塑料，而堆栈裸片组的余下部分在操作3402中由模塑料覆盖或封入。在一实施例中，操作3402中的模塑过程可以被称为薄膜辅助模塑(FilmAssistedMolding)，但不限于此。操作3402可以以类似于本文描述的任何方式实现，但不限于此。
在图34的操作3404中，可以确定是否给上部用一种或多种金属电镀条带的暴露的顶表面。如果不，方法3400可以前进至操作3408。然而，如果在操作3404中确定用一种或多种金属电镀上部条带的暴露的顶表面，则方法3400可以前进至操作3406。注意到，操作3404可以以广泛的多种方式实现。例如，在一实施例中，为了在后面将条带的上表面焊接到散热片，在操作3404中可以决定用一种或多种金属电镀上部条带的暴露的顶表面。可选地，在一实施例中，由于没有将条带的上表面焊接到散热片的期望，在操作3404中可以决定不用一种或多种金属电镀上部条带的暴露的顶表面镀。另外，在一实施例中，在操作3404中可以决定不用一种或多种金属电镀上部条带的暴露的顶表面，以避免后面的操作(例如，印刷电路板的回流工艺)可能会熔化镀层以及掩盖由堆栈裸片封装的顶表面(例如，模塑料的)实现的激光标记。操作3404可以以类似于本文处描述的任何方式实现，但不限于此。
在操作3406中，堆栈裸片封装的条带的暴露的顶表面可以使用但不限于一种或多种金属(例如，锡)进行电镀，以制造暴露的镀盘(如，706)。注意到，操作3406可以以广泛的多种方式实现。例如，在一实施例中，图7示出上部条带620的顶表面镀锡导致在上部条带620的顶表面形成了裸露的镀锡盘706。操作3406可以以类似于本文描述的任何方式实现，但不限于此。以这种方式，可以通过热量经由引线框架散出堆叠芯片封装以及热量经由其暴露的电镀盘散出来实现“双冷却”。
在图34的操作3408中，在堆栈裸片封装的电镀工艺(例如，利用一种或多种金属)器件，阻止对堆栈裸片封装的上部条带的暴露的顶面进行电镀。指出的时，操作3408可以以广泛的多种方式实现。例如，在一实施例中，在操作3408中，薄膜可以应用在堆栈裸片封装的顶部，以阻止在堆栈裸片封装的电镀工艺中对上部条带的暴露的顶面进行电镀。操作3408可以以类似于本文描述的任何方式实现，但不限于此。
在一实施例中，注意到，在执行方法3400的操作3406和3408之后，可以按本文描述执行方法1200(图12)的操作1222-1226。而且，在一个实施例中，注意到，在执行方法3400的操作3406或3408之后，可以按本文描述执行方法2300(图23)的操作2322-2326。
指出的是，即使参照制造单个“双冷却”堆栈裸片封装描述图34的方法3400，根据本发明的多个实施例，方法3400可以改进为大致同时制造多个“双冷却”堆栈裸片封装。
图37是根据本发明多个实施例的用于制造一个或多个堆栈裸片封装的方法3700的流程图。虽然图37中公开了具体的操作，但这样的操作是例子。方法3700可以不包括图37示出的所有操作。并且，方法3700可以包括多个其他操作和/或示出的操作的变型。而且，流程图3700中操作的顺序可以更改。应该明白不是流程图3700中的所有操作都会执行。在不同的实施例中，方法3700的一个或多个操作可以用软件、固件、硬件或任何它们的组合控制或管理，但不限于此。方法3700可以包括在计算机或计算设备可读或可执行指令(或代码)的控制下由处理器和电气元件控制或管理的本发明实施例中的过程。计算机或计算设备可读或可执行指令(或代码)可以存在于，例如数据存储部件中，比如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储设备。然而，计算机或计算设备可读或可执行指令(或代码)可以存在于任何类型的计算机或计算设备可读介质或存储器中。
在图37的操作1202中，焊膏(例如，428)或环氧树脂可以被沉积到引线框架(例如，402)上。注意到，操作1202可以以广泛的多种方式实现。例如，在一个实施例中，图38示出在操作1202中分配或压印到引线框架402的引线404、406和408上的焊膏428(或环氧树脂)的侧剖视图，但不限于此。注意到，在操作1202中，焊膏或环氧树脂可以沉积到引线框架(例如，402)的一个或多个引线(例如，404-412)上。操作1202可以以类似于本文描述的任何方式实现，但不限于此。
在一实施例中，注意到，在执行方法3700的操作1202之后，方法3700的操作1204-1212可以按本文参照图12的描述执行，但不限于此。
在图37的操作3702中，第二裸片或芯片(如，418)可以耦合至或附接于引线框架。指出的是，操作3702可以以广泛的多种方式实现。例如，在一实施例中，图39示出在操作3702中，引线3904耦合至或附接于上层裸片418的漏极接触430以及引线框架402的引线412。另外，图39示出在操作3702中，引线3902耦合至或附接于上层裸片418的栅极接触434和引线框架402的引线410。在一实施例中，指出的是，在操作3702中，引线3902和3904可以通过引线键合耦合至或附接于第二裸片和引线框架，但不限于此。在一实施例中，注意到，在操作3702中，第二裸片或芯片可以利用但不限于一个或多个引线、一个或多个条带、一个或多个引线和一个或多个条带的任意组合等，耦合至或附接于引线框架。操作3702可以以类似于本文描述的任何方式实现，但不限于此。
在一实施例中，注意到，在执行方法3700的操作3702之后，方法3700的操作1218-1226可以按本文参照图12的描述执行，但不限于此。指出的是，在方法3700的操作1222中，封装切割工艺或操作可以在用模塑料或材料覆盖的堆栈裸片组上执行。注意到，操作1222可以以广泛的多种方式实现。例如，在一实施例中，图40示出在操作1222中，封装切割工艺的发生导致了堆栈裸片封装具有但不限于位于引线框架404的引线404和412附近的大体垂直的表面。操作1222可以以类似于本文描述的任何方式实现，但不限于此。
指出的是，即使参照制造单个堆栈裸片封装描述图37的方法3700，根据本发明的多个实施例，方法3700可以改进为大致同时制造多个堆栈裸片封装。
图41是根据本发明多个实施例的用于制造一个或多个堆栈裸片封装的方法4100的流程图。虽然图41中公开了具体的操作，但这样的操作是例子。方法4100可以不包括图41示出的所有操作。并且，方法4100可以包括多个其他操作和/或示出的操作的变型。而且，流程图4100中操作的顺序可以更改。应该明白，不是流程图4100中的所有操作都会执行。在不同的实施例中，方法4100的一个或多个操作可以用软件、固件、硬件或任何它们的组合控制或管理，但不限于此。方法4100可以包括在计算机或计算设备可读或可执行指令(或代码)的控制下由处理器和电气元件控制或管理的本发明实施例中的过程。计算机或计算设备可读或可执行指令(或代码)可以存在于，例如数据存储部件中，比如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储设备。然而，计算机或计算设备可读或可执行指令(或代码)可以存在于任何类型的计算机或计算设备可读介质或存储器中。
在图41的操作2302中，焊膏(例如，628)或环氧树脂可以被沉积到引线框架(例如，602)上。注意到，操作2302可以以广泛的多种方式实现。例如，在一个实施例中，图42示出在操作2302中分配或压印到引线框架602的引线604、606、608和610上的焊膏628(或环氧树脂)的侧剖视图，但不限于此。注意到，在操作2302中，焊膏或环氧树脂可以沉积到引线框架(例如，602)的一个或多个引线(例如，604-612)上。操作2302可以以类似于本文描述的任何方式实现，但不限于此。
在一实施例中，注意到，在执行方法4100的操作2302之后，方法4100的操作2304-2312可以按本文参照图23的描述执行，但不限于此。
在图41的操作4102中，第二裸片或芯片(如，618)可以耦合至或附接于引线框架。指出的是，操作4102可以以广泛的多种方式实现。例如，在一实施例中，图43示出在操作4102中，引线4302耦合至或附接于上层裸片618的漏极接触630以及引线框架602的引线612。在一实施例中，指出的是，在操作4102中，引线4302可以通过引线键合耦合至或附接于第二裸片和引线框架，但不限于此。在一实施例中，注意到，在操作4102中，第二裸片或芯片可以利用但不限于一个或多个引线、一个或多个条带、一个或多个引线和一个或多个条带的任意组合等，耦合至或附接于引线框架。操作4102可以以类似于本文描述的任何方式实现，但不限于此。
在一实施例中，注意到，在执行方法4100的操作4102之后，方法4100的操作2318-2326可以按本文参照图23的描述执行，但不限于此。指出的是，在方法3700的操作2322中，封装切割工艺或操作可以在用模塑料或材料覆盖的堆栈裸片组上执行。注意到，操作2322可以以广泛的多种方式实现。例如，在一实施例中，图44示出在操作2322中，封装切割工艺的发生导致了堆栈裸片封装具有但不限于位于引线框架602的引线604和612附近的大体垂直的表面。操作2322可以以类似于本文描述的任何方式实现，但不限于此。
指出的是，即使参照制造单个堆栈裸片封装描述图41的方法4100，根据本发明的多个实施例，方法4100可以改进为大致同时制造多个堆栈裸片封装。
在多个实施例中，注意到，此处描述的一个或多个焊膏可以用导电环氧树脂或导电黏合剂替代实现，但不限于此。
上述说明书出于说明目的，根据本发明各个具体实施例进行描述。它们不意欲将本发明穷尽或限制到所讨论的精确形式，并且鉴于上述教导各种改进和变型是可能的。本发明可以根据权利要求和它们的等同进行解释。
优选包括本文描述的所有元件、部分和步骤。可以理解的是对于本领域技术人员显而易见的，这些元件、部分和步骤可以中的任一可以由其它元件、部分或步骤替代或完全删除。
概念
前面的说明至少提出以下概念。
概念1.一种方法，包括：
将第一裸片的栅极和源极耦合至引线框架，所述第一裸片包括位于所述第一裸片的第一表面的所述栅极和所述源极以及位于与所述第一表面相对的所述第一裸片的第二表面的漏极；以及
将第二裸片的源极耦合至所述第一裸片的所述漏极，所述第二裸片包括位于所述第二裸片的第一表面的栅极和漏极以及位于与所述第一表面相对的所述第二裸片的第二表面的所述源极。
概念2.根据概念1所述的方法，进一步包括：
耦合所述引线框架和所述第二裸片的所述栅极。
概念3.根据概念1或2所述的方法，进一步包括：
将条带耦合至所述引线框架和所述第二裸片的所述漏极。
概念4.根据概念3所述的方法，进一步包括：
用模塑材料覆盖所述第一裸片、第二裸片和条带，同时所述条带的一部分上表面没有所述模塑材料。
概念5.根据概念1所述的方法，进一步包括：
将第一条带耦合至所述引线框架、所述第一裸片的所述漏极以及所述第二裸片的所述源极。
概念6.根据概念5所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述栅极。
概念7.根据概念5所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述漏极。
概念8.根据概念7所述的方法，进一步包括：
将第三条带耦合至所述引线框架和所述第二裸片的所述栅极。
概念9.根据概念1-8所述的方法，其中所述第一裸片包括分离栅技术。
概念10.根据概念1-9所述的方法，其中所述第二裸片包括横向扩散金属氧化物半导体(LDMOS)技术。
概念11.一种方法，包括：
将第一裸片的栅极和源极耦合至引线框架，所述第一裸片包括位于所述第一裸片的第一表面的所述栅极和所述源极以及位于与所述第一表面相对的所述第一裸片的第二表面的漏极；以及
将第二裸片的源极耦合至所述第一裸片的所述漏极，所述第二裸片包括位于所述第二裸片的第一表面的栅极和所述源极以及位于与所述第一表面相对的所述第二裸片的第二表面的漏极。
概念12.根据概念11所述的方法，进一步包括：
耦合所述引线框架和所述第二裸片的所述栅极。
概念13.根据概念11或12所述的方法，进一步包括：
将条带耦合至所述引线框架和所述第二裸片的所述漏极。
概念14.根据概念13所述的方法，进一步包括：
用模塑材料覆盖所述第一裸片、第二裸片和条带，而所述条带的一部分上表面没有所述模塑材料。
概念15.根据概念11所述的方法，进一步包括：
将第一条带耦合至所述引线框架、所述第一裸片的所述漏极以及所述第二裸片的所述源极。
概念16.根据概念15所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述栅极。
概念17.根据概念16所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述漏极。
概念18.根据概念17所述的方法，进一步包括：
将第三条带耦合至所述引线框架和所述第二裸片的所述栅极。
概念19.根据概念11-18所述的方法，其中所述第一裸片包括分离栅技术。
概念20.根据概念11-19所述的方法，其中所述第二裸片包括分离栅技。
附录A

Claims (20)

1.一种方法，包括：
将第一裸片的栅极和源极耦合至引线框架，所述第一裸片包括位于所述第一裸片的第一表面上的所述栅极和所述源极以及位于与所述第一表面相对的所述第一裸片的第二表面上的漏极；以及
将第二裸片的源极耦合至所述第一裸片的所述漏极，所述第二裸片包括位于所述第二裸片的第一表面上的栅极和漏极以及位于与所述第一表面相对的所述第二裸片的第二表面上的所述源极。
2.根据权利要求1所述的方法，进一步包括：
耦合所述引线框架和所述第二裸片的所述栅极。
3.根据权利要求1或2所述的方法，进一步包括：
将条带耦合至所述引线框架和所述第二裸片的所述漏极。
4.根据权利要求3所述的方法，进一步包括：
用模塑料覆盖所述第一裸片、第二裸片和条带，而所述条带的一部分上表面没有所述模塑料。
5.根据权利要求1所述的方法，进一步包括：
将第一条带耦合至所述引线框架、所述第一裸片的所述漏极以及所述第二裸片的所述源极。
6.根据权利要求5所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述栅极。
7.根据权利要求5所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述漏极。
8.根据权利要求7所述的方法，进一步包括：
将第三条带耦合至所述引线框架和所述第二裸片的所述栅极。
9.一种方法，包括：
将第一裸片的栅极和源极耦合至引线框架，所述第一裸片包括位于所述第一裸片的第一表面上的所述栅极和所述源极以及位于与所述第一表面相对的所述第一裸片的第二表面上的漏极；以及
将第二裸片的源极耦合至所述第一裸片的所述漏极，所述第二裸片包括位于所述第二裸片的第一表面上的栅极和所述源极以及位于与所述第一表面相对的所述第二裸片的第二表面上的漏极。
10.根据权利要求9所述的方法，进一步包括：
耦合所述引线框架和所述第二裸片的所述栅极。
11.根据权利要求9所述的方法，进一步包括：
将条带耦合至所述引线框架和所述第二裸片的所述漏极。
12.根据权利要求11所述的方法，进一步包括：
用模塑料覆盖所述第一裸片、第二裸片和条带，而所述条带的一部分上表面没有所述模塑料。
13.根据权利要求9所述的方法，进一步包括：
将第一条带耦合至所述引线框架、所述第一裸片的所述漏极以及所述第二裸片的所述源极。
14.根据权利要求13所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述栅极。
15.根据权利要求14所述的方法，进一步包括：
将第二条带耦合至所述引线框架和所述第二裸片的所述漏极。
16.根据权利要求15所述的方法，进一步包括：
将第三条带耦合至所述引线框架和所述第二裸片的所述栅极。
17.一种方法，包括：
将第一裸片的栅极和源极耦合至引线框架，所述第一裸片包括位于所述第一裸片的第一表面上的所述栅极和所述源极以及位于与所述第一表面相对的所述第一裸片的第二表面上的漏极；
将第二裸片的源极耦合至所述第一裸片的所述漏极，所述第二裸片包括位于所述第二裸片的第一表面上的栅极和漏极以及位于与所述第一表面相对的所述第二裸片的第二表面上的所述源极；以及
在大致相同的时间内将第一条带和第二条带耦合至所述第二裸片。
18.根据权利要求17所述的方法，其中所述第一条带耦合至所述第二裸片的所述栅极。
19.根据权利要求17所述的方法，其中所述第二条带耦合至所述第二裸片的所述漏极。
20.根据权利要求19所述的方法，其中所述第一条带耦合至所述第二裸片的所述栅极。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261596A (zh) * 2018-12-03 2020-06-09 杰米捷韩国株式会社 利用多个夹件结构的半导体封装及其制造方法
US11652078B2 (en) 2021-04-20 2023-05-16 Infineon Technologies Ag High voltage semiconductor package with pin fit leads
US11984376B2 (en) * 2021-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070262346A1 (en) * 2006-05-10 2007-11-15 Ralf Otremba Electronic Component and a Method for its Production
CN100435324C (zh) * 2004-12-20 2008-11-19 半导体元件工业有限责任公司 具有增强散热性的半导体封装结构
US20110024917A1 (en) * 2009-07-31 2011-02-03 Anup Bhalla Multi-die package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP2006216940A (ja) * 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
WO2007056253A2 (en) 2005-11-03 2007-05-18 International Rectifier Corporation A semiconductor package that includes stacked semiconductor die
JP2008011029A (ja) * 2006-06-28 2008-01-17 Epson Toyocom Corp 圧電発振器
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
JP4985009B2 (ja) * 2007-03-20 2012-07-25 トヨタ自動車株式会社 半導体装置とその半導体装置をパッケージする方法
US7800208B2 (en) * 2007-10-26 2010-09-21 Infineon Technologies Ag Device with a plurality of semiconductor chips
JP2010034350A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 半導体装置
JP2010109255A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
JP5443837B2 (ja) * 2009-06-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US20120326287A1 (en) 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US8586419B2 (en) * 2010-01-19 2013-11-19 Vishay-Siliconix Semiconductor packages including die and L-shaped lead and method of manufacture
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US8426952B2 (en) * 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US8669650B2 (en) * 2011-03-31 2014-03-11 Alpha & Omega Semiconductor, Inc. Flip chip semiconductor device
US9048338B2 (en) * 2011-11-04 2015-06-02 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435324C (zh) * 2004-12-20 2008-11-19 半导体元件工业有限责任公司 具有增强散热性的半导体封装结构
US20070262346A1 (en) * 2006-05-10 2007-11-15 Ralf Otremba Electronic Component and a Method for its Production
US20110024917A1 (en) * 2009-07-31 2011-02-03 Anup Bhalla Multi-die package

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