CN105378917B - 堆叠芯片封装 - Google Patents

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Abstract

在一实施例中，一种堆叠芯片封装可以包括引线框架和第一芯片，所述第一芯片包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与所述第一表面相对的第二表面上的漏极。所述栅极和源极倒装耦合至所述引线框架。所述堆叠芯片封装可以包括第二芯片，其包括位于所述第二芯片的第一表面上的栅极和漏极以及位于所述第二芯片的与所述第一表面相对的第二表面上的源极。所述第二芯片的所述源极朝向所述第一芯片的所述漏极。

Description

堆叠芯片封装
相关申请的交叉引用
本申请涉及并要求Kyle Terrill等人的代理卷号为VISH-8811，名称为“Methodfor Fabricating Stack Die Package”的13/830,041号美国专利申请的优先权，其在2013年3月14日同时提交。
本申请涉及并要求提交日为2013年3月14日，名称为“STACK DIE PACKAGE”，序列号为13/829,623的美国申请的优先权，其通过引用整体并入本文中。
背景技术
在DC-DC电源中，在单一封装中协同封装控制和同步MOSFET(金属氧化物半导体场效应晶体管)器件二者具有更好的面积效率，并且是当前工业趋势。图1、图2和图3示出市场上可用的这种类型的芯片封装的不同示例。尤其是，图1是包括两个芯片连同引线结合的常规PPAIR封装100的等轴侧视图。引线键合通过放大图102示出。另外，图2示出包括两个芯片连同条带键合的常规PPAIR封装200的俯视图和仰视图。条带键合(clip bonding)通过放大图202示出。进一步地，图3是包括两个堆叠芯片和条带的常规堆叠芯片封装300的等轴侧视图。与这些常规芯片封装相关的劣势已经指出。
对于，对于PPAIR封装(例如100或200)，LS(低侧)芯片和HS(高侧)芯片在同一表面位于彼此附近。这样，对于给定的固定封装尺寸，在PPAIR封装中的芯片尺寸会受限，并因此漏-源电阻(Rds)和电流应付能力受影响。已经指出对于堆叠芯片封装(例如300)，芯片尺寸可以较大。然而，由于条带焊接工艺，其可以污染芯片上的引线盘表面和后引线。因此，存在关于堆叠芯片封装的组合良率和键合引线的可靠性的考虑。进一步地，堆叠芯片封装的引线键合工艺需要在引线框架上镀银，这不利地增加了引线框架的成本。
发明内容
根据本发明的各个实施例可以致力于与典型常规芯片封装相关的上述劣势。
在一实施例中，堆叠芯片封装可以包括引线框架和第一芯片，该第一芯片包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与第一表面相对的第二表面上的漏极。所述栅极和源极倒装耦合至所述引线框架。所述堆叠芯片封装可以包括第二芯片，该第二芯片包括位于所述第二芯片的第一表面上的栅极和漏极以及位于所述第二芯片的与所述第一表面相对的第二表面上的源极。所述第二芯片的源极朝向所述第一芯片的漏极。
在另一实施例中，堆叠芯片封装可以包括包括引线框架和第一芯片，该第一芯片包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与第一表面相对的第二表面上的漏极。所述栅极和源极倒装耦合至所述引线框架。所述堆叠芯片封装可以包括第二芯片，该第二芯片包括位于所述第二芯片的第一表面上的栅极和源极以及位于所述第二芯片的与所述第一表面相对的第二表面上的漏极。所述第二芯片的源极朝向所述第一芯片的漏极。
在又一实施例中，堆叠芯片封装可以包括包括引线框架和第一芯片，该第一芯片包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与第一表面相对的第二表面上的漏极。所述栅极和源极倒装耦合至所述引线框架。所述第一芯片包括分离栅技术。所述堆叠芯片封装可以包括第二芯片，该第二芯片包括位于所述第二芯片的第一表面上的栅极和漏极以及位于所述第二芯片的与所述第一表面相对的第二表面上的源极。所述第二芯片的源极朝向所述第一芯片的漏极。
尽管在本简要中明确描述了根据本发明的特定实施例，应当注意的是，本发明以及所要保护的客体不被这些实施例以任何方式限制。
附图说明
在附图中以示例且非限制性方式示出根据本发明的各个实施例。应该注意的是整个附图中相似的附图标记表示相似的元件。
图1示出使用引线键合的常规PPAIR封装的透视图和放大图；
图2包括使用条带键合的常规PPAIR封装的俯视图、仰视图和放大图；
图3是常规堆叠芯片封装的等轴侧视图；
图4是根据本发明各个实施例的堆叠芯片封装的侧剖视图；
图5是根据本发明各个实施例的电路的示意图；
图6是根据本发明各个实施例的另一堆叠芯片封装的侧剖视图；
图7包括根据本发明各个实施例的堆叠芯片封装的俯视图和侧剖视图；
图8是根据本发明各个实施例的堆叠芯片封装的等轴侧视图；
图9是根据本发明各个实施例的多个堆叠芯片的装配过程图示；
图10是根据本发明各个实施例的堆叠芯片封装的等轴侧视图；
图11是根据本发明各个实施例的堆叠芯片封装的分解图；
图12是根据本发明各个实施例的方法流程图；
图13、14、15、16、17、18、19、20、21和22是根据本发明各个实施例的所选的堆叠芯片封装制造阶段的侧剖视图；
图23是根据本发明各个实施例的另一方法流程图；
图24、25、26、27、28、29、30、31、32和33是根据本发明各个实施例的所选的堆叠芯片封装制造阶段的侧剖视图；
图34是根据本发明各个实施例的又一方法流程图；
图35是根据本发明各个实施例的所选的堆叠芯片封装制造阶段的侧剖视图；
图36是根据本发明各个实施例的所选的另一堆叠芯片封装制造阶段的侧剖视图；
图37是根据本发明各个实施例的再一方法流程图；
图38、39和40是根据本发明各个实施例的所选的堆叠芯片封装制造阶段的侧剖视图；
图41是根据本发明各个实施例的另一方法流程图；
图42、43和44是根据本发明各个实施例的所选的堆叠芯片封装制造阶段的侧剖视图。
除非专门说明，在本文中提及的附图不应理解为按比例绘制。
具体实施方式
现在详细参考根据本发明的各个实施例、其示例在附图中示出。尽管结合各个实施例描述本发明，但是，可以理解的是，它们并不意欲将本公开限制在这些实施例。相反，本公开旨在覆盖如所附权利要求限定的包括在本公开精神和范围内的替换、变形和等同。而且，在下述根据本发明各个实施例的详细描述中，给出大量具体细节以提供对本发明的透彻理解。然而，对于本领域普通技术人员显然的是，本发明可以脱离这些具体细节或使用等同细节实施。在其他实例中，众所周知的方法、程序、部件和电路不必详细描述，以便不会不必要地模糊本发明的方面。
附图不是按比例绘制，并且仅部分结构，以及形成这些结构的各层可以在附图中示出。进一步地，制造工艺和步骤可以连同本文讨论的工艺和步骤执行；即，在本文示出和描述的步骤之前、之中和/或之后可以有许多工艺步骤。重要的是，根据本发明的实施例可以连同使用这些其它(可能常规的)工艺和步骤实施而不显著扰乱它们。总而言之，根据本发明的实施例可以替换常规工艺的部分而不显著影响次要工艺和步骤。
图4是根据本发明各个实施例的堆叠芯片封装400的侧剖视图。在一实施例中，堆叠芯片封装400可以包括具有芯片结构的下部芯片(die)或芯片(chip)414，该芯片结构具有位于其顶表面上或作为顶表面的一部分的源极接触440和栅极接触436和位于其底表面上或作为底表面的一部分的漏极接触438。下部芯片414倒装附接或耦合在引线框架402以便源极接触440和栅极接触436与引线框架402耦合或连接。当以这种方式耦合时，允许下部芯片414和上部芯片418共用相同的引线框架402，简化封装400的设计，并减少封装400的脚印(footprint)。应当注意的是，在一实施例中这种引线框架倒装技术消除在下部芯片414上做引线键合的需求。另外，由于源极区域440耦合或连接到引线框架402，由源极接触440产生的热量可以分散至引线框架402和印刷电路板(PCB)电路通道。
在一实施例中，上部芯片(die)或芯片418可以用但不限于LDMOS(横向扩散金属氧化物半导体)结构或技术实施，其具有位于其顶表面上或作为顶表面的一部分的漏极接触430和栅极接触434和位于其底表面上或作为底表面的一部分的源极接触432。在一实施例中，下部芯片414可以用沟槽栅或分离栅技术实施，但不限于此。需要指出的是如果下部芯片414用沟槽栅或分离栅技术实施，下部芯片414会具有比用LDMOS技术的实施的上部芯片418的每单元面积总阻抗的一半小的每单元面积总阻抗。
在图4中，在一实施例中，堆叠芯片封装400可以包括较大的条带420a和较小的条带420b。在上部芯片418的顶表面上，在一实施例中，较大条带420a可以耦合或附接到漏极接触区域430，并且较小条带420b可以耦合或附接到栅极接触区域434。在一实施例中，条带420a和420b实际上可以作为一个引线框架的一部分(未示出)制造。另外，条带420a和420b也可以同时或大约同时附接到上部芯片418的表面。应当注意的是，在一实施例中，条带420a和420b可以具有到引线框架的导杆(tie bars，未示出)，因此使它们能够被同时操作。注意在一实施例中，堆叠芯片封装400可以实施为但不限于QFN(四方扁平无引脚)型封装。这样，在多个堆叠芯片封装(例如，类似于400)的装配过程中，存在用于使各个单元彼此分离的封装切割操作。条带420a和420b的导杆设计为当做封装切割操作时，所述导杆自动被割断或切断。由于切割操作在模塑成型工艺之后完成，分离的条带420a和420b会由堆叠芯片封装400的模塑化合物442保持位置。
应当注意的是堆叠芯片封装400存在几个优势。例如，在一实施例中，可以从堆叠芯片封装400中消除任何类型的引线键合。这样，堆叠芯片封装600是无引线键合的。另外，在一实施例中，下部芯片414的倒装允许漏极区域438和源极区域416之间较大的接触面积，这提供了更大尺寸的上部芯片418的可能性。进一步地，在一实施例中，使用条带420b消除在上部芯片418的栅极接触434上做引线键合的需要。这样，无需在引线框架402上镀银。此外，在一实施例中，在堆叠芯片封装400的装配过程中可以消除引线键合。因此，堆叠芯片封装400的装配成本降低。
在图4中，应当注意的是堆叠芯片封装400及其部件可以以多种方式实施。例如，在各个实施例中，条带420a和420b可以以任何类似于2011年9月9日提交的Frank Kuo等人的，名称为“Dual Lead Frame Semiconductor Package and Method of Manufacture”的，通过引用并入本文中的13/229,667号美国专利申请中描述和示出的方式实施。在一实施例中，注意堆叠芯片封装400可以实施为功率MOSFET封装，但不限于此。需要指出的是条带420a、420b和416每个可以以多种方式实施。例如，在各个实施例中，条带420a、420b和416每个可以用一种或多种导电材料(例如，一种或多种金属，诸如铜)实施。
在一实施例中，引线框架402可以包括但不限于用于耦合下部芯片414的漏极(DL)438和上部芯片418的源极(SH)432的DL/SH引线404。另外，引线框架402包括但不限于用于耦合下部芯片414的栅极436的GL引线406、用于耦合下部芯片414的源极440的SL引线408，用于耦合上部芯片418的栅极434的GH引线410，以及用于耦合上部芯片418的漏极430的DH引线412。下部芯片414的栅极接触436可以通过焊膏428耦合至引线406，同时源极接触440通过焊膏428耦合至引线408。进一步地，条带416可以耦合至引线404。此外，条带416可以耦合至下部芯片414的漏极接触438(经由焊膏426)和上部芯片418的源极接触432(经由焊膏424)二者上。用这种方式，源极接触432、漏极接触438和引线404可以耦合在一起。这样，条带416可以在源极接触432和漏极接触438之间提供大电流通道。另外地，条带416可以提供到源极接触432和漏极接触438的引线404的大电流通道。
在图4中，条带420a可以耦合至引线412。另外，条带420a可以通过焊膏422耦合至上部芯片418的漏极接触430。另外地，条带420a可以耦合至引线410。此外，条带420b可以经由焊膏422耦合至上部芯片418的栅极接触434。应当注意的是在本实施例中，下部芯片414位于引线框架402之上，同时上部芯片418位于下部芯片414之上。以这种方式，上部芯片418堆叠在耦合至引线框架402的下部芯片414之上。在一实施例中，堆叠芯片封装400可以包括覆盖和/或封入条带416、420a和420b、上部芯片418、下部芯片414、焊膏422、424、426和428，以及部分引线框架402的模塑442。在各个实施例中，应当注意的是一个或多个焊膏422、424、426和428可以用但不限于导电环氧基树脂或导电粘合剂替代实施。
应当注意的是堆叠芯片封装400可以不包括图4示出的所有元件。另外，堆叠芯片封装400可以实施为包括一个或多个图4未示出的元件。需要指出的是堆叠芯片封装400可以以类似于本文描述但不限于此的任何方式使用或实施。
图5是表示根据本发明各个实施例的堆叠芯片封装(例如，400或600)结构的电路500的示意图。电路500可以包括表示堆叠芯片封装中的上部芯片(例如418或618)的晶体管(例如，NMOS)504，和表示堆叠芯片封装中的下部芯片(例如414或614)的晶体管(例如，NMOS)510。另外，晶体管504的漏极耦合至引线框架(例如402或602)DH引线502，并且晶体管504的栅极耦合至引线框架GH引线504。晶体管504的源极和晶体管510的漏极二者可以耦合至引线框架的DL/SL引线508。进一步地，晶体管510的栅极可以耦合至引线框架的GL引线512，并且晶体管510的源极可以耦合至引线框架的SL引线514。
需要指出的是电路500可以不包括图5示出的所有元件。另外地，电路500可以实施为包括一个或多个图5未示出的元件。应当注意的是，电路500可以以类似于本文描述的但不限于此的任何方式使用或实施。
图6是根据本发明各个实施例的堆叠芯片封装600的侧剖视图。在一实施例中，堆叠芯片封装600可以包括具有芯片结构的下部芯片(die)或芯片(chip)614，该芯片结构具有位于其顶表面上或作为顶表面的一部分的源极接触640和栅极接触636和位于其底表面上或作为底表面的一部分的漏极接触638。下部芯片614可以倒装附接或耦合在引线框架602以便源极接触640和栅极接触636与引线框架602耦合或连接。当以这种方式耦合时，允许下部芯片614和上部芯片618共用相同的引线框架602，简化封装600的设计，并减少封装600的脚印。注意在一实施例中这种引线框架倒装技术消除在下部芯片614上做引线键合的需要。另外，由于源极区域640耦合或连接到引线框架602，由源极接触640产生的热量可以分散至引线框架402和印刷电路板(PCB)电路通道。
在一实施例中，上部芯片(die)或芯片618可以用但不限于这样的芯片结构实施：其具有位于其顶表面上或作为顶表面的一部分的源极接触632和栅极接触634和位于其底表面上或作为底表面的一部分的漏极接触630。在一实施例中，上部芯片618可以倒装附接或耦合至条带616a和616b以便源极接触632可以与条带616a耦合或连接，同时栅极接触634可以与条带616b耦合或连接。当以这种方式耦合时，简化封装600的设计，并减少封装600的脚印。注意在一实施例中这种倒装技术消除在上部芯片618上做引线键合的需要。此外，由于源极区域632耦合或连接到与引线框架602耦合的条带616a，由源极接触632产生的热量可以通过条带616a分散至引线框架602和印刷电路板(PCB)电路通道。需要指出的是在一实施例中下部芯片614和上部芯片618每个可以用当不限于沟槽栅或分离栅技术实施。
在图6中，在一实施例中，堆叠芯片封装600可以包括较大的条带616a和较小的条带616b。在上部芯片618的顶表面上，在一实施例中，较大条带616a可以耦合或附接到源极接触区域632，并且较小条带616b可以耦合或附接到栅极接触区域634。在一实施例中，条带616a和616b实际上可以作为一个引线框架的一部分(未示出)制造。另外，条带616a和616b也可以同时或大约同时附接到下部芯片614和引线框架602的表面。注意在一实施例中，条带616a和616b可以具有到引线框架的导杆(未示出)，因此使它们能够被同时操作。需要指出的是在一实施例中，堆叠芯片封装600可以实施为但不限于QFN(四方扁平无引脚)型封装。相应地，在多个堆叠芯片封装(例如，类似于600)的装配过程中，存在用于使各个单元彼此分离的封装切割操作。条带616a和616b的导杆设计为当做封装切割操作时，所述导杆自动被割断或切断。由于切割操作在模塑成型工艺之后完成，分离的条带616a和616b会由堆叠芯片封装600的模塑化合物642保持位置。
注意堆叠芯片封装600存在几个优势。例如，在一实施例中，可以从堆叠芯片封装600中消除任何类型的引线键合。这样，堆叠芯片封装600是无引线键合的。另外，在一实施例中，下部芯片614的倒装允许漏极区域638和条带616a之间更大的接触面积，这提供了更大尺寸的上部芯片618的可能性。另外，在一实施例中，使用条带616b消除在上部芯片618的栅极接触634上做引线键合的需要。因此，无需在引线框架602上镀银。进一步地，在一实施例中，在堆叠芯片封装600的装配过程中可以消除引线键合。这样，堆叠芯片封装600的装配成本降低。
在图6中，堆叠芯片封装600及其组件可以以多种方式实现。例如，在各个实施例中，条带616a和616b可以以任何类似于2011年9月9日提交的Frank Kuo等人的，名称为“Dual Lead Frame Semiconductor Package and Method of Manufacture”的，通过引用并入本文中的13/229,667号美国专利申请中描述和示出的方式实施。在一实施例中，堆叠芯片封装600可以实现为功率MOSFET封装，但不限于此。需要指出的是条带616a、616b和620每个可以以多种方式实现。例如，在各个实施例中，条带616a、616b和620每个可以用一种或多种导电材料(例如，一种或多种金属，诸如铜)实现。
在一实施例中，引线框架602可以包括但不限于用于耦合下部芯片614的漏极(DL)638和上部芯片618的源极(SH)632的DL/SH引线604。另外，引线框架602包括但不限于用于耦合下部芯片614的栅极636的GL引线606、用于耦合下部芯片614的源极640的SL引线608，用于耦合上部芯片618的栅极634的GH引线610，以及用于耦合上部芯片618的漏极630的DH引线612。下部芯片614的栅极接触636可以经由焊膏628耦合至引线606，同时源极接触640经由焊膏628耦合至引线608。另外，条带616a可以耦合至引线604。进一步地，条带616a可以耦合至下部芯片614的漏极接触638(经由焊膏626)和上部芯片618的源极接触632(经由焊膏624)二者上。用这种方式，源极接触632、漏极接触638和引线604可以耦合在一起。因此，在一实施例中，条带616a可以在源极接触632和漏极接触638之间提供大电流通道。另外地，条带616a可以提供大电流通道至源极接触632和漏极接触638的引线604。
在图6中，条带620可以耦合至引线612。另外，条带620可以经由焊膏622耦合至上部芯片618的漏极接触630。进一步地，条带616b可以耦合至引线610。另外，条带616b可以经由焊膏624耦合至上部芯片618的栅极接触634。需要指出的是在本实施例中，下部芯片614位于引线框架602之上，同时上部芯片618位于下部芯片614之上。以这种方式，上部芯片618堆叠在耦合至引线框架602的下部芯片614之上。在一实施例中，堆叠芯片封装600可以包括覆盖和/或封入条带616a、616b和620、上部芯片618、下部芯片614、焊膏622、624、626和628，以及部分引线框架602的模塑642。在各个实施例中，应当注意的是一个或多个焊膏622、624、626和628可以用导电环氧基树脂或导电粘合剂替代实施，但不限于此。
应当注意的是堆叠芯片封装600可以不包括图6示出的所有元件。另外，堆叠芯片封装600可以实施为包括一个或多个图6未示出的元件。应当注意的是堆叠芯片封装600可以以类似于本文描述但不限于此的任何方式使用或实施。
图7示出根据本发明各个实施例的堆叠芯片封装600和600a的俯视图702和侧剖视图704。具体地，图7的右半部分示出“双冷却”结构的堆叠芯片封装600a，相比之下图7的左半部分示出“正常”结构的堆叠芯片封装600。应当注意的是“双冷却”结构的堆叠芯片封装600a和“正常”结构的堆叠芯片封装600之间的主要差别是是顶部条带620用于堆叠芯片封装600a的顶部侧冷却。在一实施例中，堆叠芯片封装600a的上部条带620的顶表面的至少一部分未用模塑642a覆盖，因而使热量能够经由条带620散出。这样，在一实施例中，所述“双冷却”这样实施：热量经由引线框架602从堆叠芯片封装600a散出(如本文之前描述)和热量经由条带620的顶表面的至少一部分从堆叠芯片封装600a散出。
在一实施例中，可以使用这样的模塑工艺：用于模塑化合物或材料642a覆盖或封入堆叠芯片组(例如图31中所示)除了上部条带620的顶或上表面的至少一部分。在一实施例中，“双冷却”结构的堆叠芯片封装600a可以使用包含特定模塑工具设计的特定的模塑工艺制造。需要指出的是图34是用于制造一个或多个根据本发明多个实施例的“双冷却”堆叠芯片封装的方法3400的流程图。在一实施例中，在模塑工艺导条带620的顶表面的至少一部分暴露后，其可以接着进行电镀(例如，使用一种或多种金属，诸如锡)，导致在条带620的顶表面上形成暴露的锡电镀盘706。因此，在完成该工艺后，在图7的右半部分示出堆叠芯片封装600a的俯视图702个侧剖视图704。需要指出的是，在各个实施例中，条带620的顶部表面可以用任何金属电镀，或可以不电镀(例如，此处参照图34所描述的)。需要指出的是，在一实施例中，在堆叠芯片封装400上执行类似“双冷却”工艺以暴露和电镀条带420a的顶或上表面，因而导致形成暴露的电镀盘(例如，类似于堆叠芯片封装600a的暴露的锡电镀盘706)。
应当注意的是堆叠芯片封装600a可以不包括图7所示的所有元件。另外，堆叠芯片封装600a可以实现为包括一个或多个图7未示出的元件。需要指出的是堆叠芯片封装600a可以以类似于本文描述的但不限于此的任何方式使用或实现。
图8是根据本发明各个实施例的堆叠芯片封装400的等轴侧视图。本实施例的堆叠芯片封装400示出所选的堆叠芯片封装400的不同内部组件的示例性形状和方位。例如，图8示出条带416、420a和420b，上部芯片418、下部芯片414、引线框架402以及引线框架402的SL引线408和GL引线406的示例性形状和方位。
应当注意的是堆叠芯片封装400可以不包括图8所示的所有元件。另外，堆叠芯片封装400可以实现为包括一个或多个图8未示出的元件。需要指出的是堆叠芯片封装400可以以类似于本文描述的但不限于此的任何方式使用或实现。
图9是根据本发明各个实施例的多个堆叠芯片(例如，400)的装配过程视图。例如，本实施例的图9示出具有多个位于引线框架402之上的下部芯片的引线框架402(例如，其是一个整体框架)。另外，示出多个可以单独放置在多个下部芯片每个之上的条带416。本实施例的图9还示出包括但不限于全部耦合或连接在一起的8组条带420a和420b的框架条带902(例如，其是一个整体框架)。在一实施例中，应当注意的是框架条带902包括耦合或连接所有组条带420a和420b的导杆。另外，在一实施例中，框架条带902可以包括两个用于拿起框架条带902的较大端904，其使框架条带902和所有组的条带420a和420b同时或大约同时定位在多个上部芯片418和多个下部芯片414之上。应当注意的是框架条带902可以实现为包括任何数量组的条带420a和420b(或条带616a和616b)，但不限于此。在一实施例中，框架条带902可以由但不限于一种或多种导电材料(例如，一种或多种金属，诸如铜)制造。
应当注意的是框架条带902可以不包括图9所示的所有元件。另外，框架条带902可以实施为包括一个或多个图9未示出的元件。需要指出的是框架条带902可以以类似于本文描述的但不限于此的任何方式使用或实现。
图10是根据本发明多个实施例的堆叠芯片封装600的等轴侧视图。本实施例的堆叠芯片封装600示出所选的堆叠芯片封装600的不同内部部件的示例性形状和方位。例如，图10示出条带620、616a和616b，上部芯片618、下部芯片614、引线框架602以及引线框架602的SL引线608和GL引线606的示例性形状和方位。
应当注意的是，堆叠芯片封装600可以不包括图10所示的所有元件。另外，堆叠芯片封装600可以实现为包括一个或多个图10未示出的元件。需要指出的是堆叠芯片封装600可以以类似于本文描述的但不限于此的任何方式使用或实现。
图11是根据本发明多个实施例的堆叠芯片600的分解图。本实施例的堆叠芯片封装600示出所选的堆叠芯片封装600的不同内部组件的示例性形状和方位。例如，图11示出条带620、616a和616b，上部芯片618、下部芯片614、引线框架602以及引线框架602的SL引线608和GL引线606的示例性形状和方位。
应当注意的是，堆叠芯片封装600可以不包括图11所示的所有元件。另外，堆叠芯片封装600可以实现为包括一个或多个图11未示出的元件。需要指出的是堆叠芯片封装600可以以类似于本文描述的但不限于此的任何方式使用或实现。
图12是根据本发明实施例的用于制造一个或多个堆叠芯片封装的方法1200的流程图。尽管图12中公开具体操作，这种操作是示例。方法1200可以不包括图12所示的所有操作。此外，方法1200可以包括各种其它操作和/或所示操作的变型。同样地，流程图1200的操作的顺序可以改变。应当明白的是流程图1200中不是所有操作都执行。在各个实施例中，方法1200的一个或多个操作可以由软件、固件、硬件或其任何组合控制或管理，但不限于此。方法1200可以包括本发明实施例的在计算机或计算机或计算设备可读且可执行指令(或编码)的控制下由一个或多个处理器和电子组件控制或管理的工艺。计算机或计算设备可读且可执行指令(或编码)可以存在于例如数据存储特征中，诸如计算机或计算设备可用的易失性存储器、计算机或计算设备可用的非易失性存储器和/或计算机或计算设备可用的大容量数据存储装置。然而，计算机或计算设备可读且可执行指令(或编码)可用驻于任何类型的计算机或计算设备可读介质或存储器中。
在图12的操作1202中，在引线框架(例如402)上沉积焊膏(例如，428)或环氧基树脂。应当注意的是操作1202可以以多种方式实施。例如，在一实施例中，图13示出在操作1202中在引线框架402的引线404、406、408、410和412上分配或印刷的焊膏428(或环氧基树脂)的侧剖视图，但不限于此。操作1202可以以类似于本文描述的但不限于此的任何方式实现。
在操作1204中，第一芯片(例如，414)可以耦合或附接到引线框架上。注意操作1204可以以多种方式实施。例如，在一实施例中，图14示出在引线框架上使用倒装技术但不限于此，在操作1204中下部芯片414的栅极接触436和源极接触440分别耦合或附接到引线框架402的引线406和408。在一实施例中，在操作1204中，下部芯片414可从晶圆选择，翻转并放置到在操作1202中预先沉积在引线框架402上的焊膏428(或环氧基树脂)上。操作1204可以以类似于本文描述的但不限于此的任何方式实施。
在图12的操作1206中，焊膏(例如426)或环氧基树脂可以沉积在第一芯片的背面。需要指出的是操作1206可以以多种方式实现。例如，在一实施例中，图15示出在操作1206中在下部芯片414的漏极接触438(例如，背面)上分配或印刷的焊膏426(或环氧基树脂)，但不限于此。操作1206可以以类似于本文描述的但不限于此的任何方式实现。
在操作1208中，第一条带(例如416)可以耦合或附接到第一芯片和引线框架。注意操作1208可以以多种方式实现。例如，在一实施例中，图16示出在操作1208中，条带416经由焊膏426(或环氧基树脂)耦合或附接到下部芯片414上，且经由焊膏428(或环氧基树脂)耦合或附接到引线框架402的引线404上。操作1208可以以类似于本文描述的但不限于此的任何方式实现。
在图12的操作1210中，可以在第一条带上沉积焊膏(例如424)或环氧基树脂。应当注意的是操作1210可以以多种方式实现。例如，在一实施例中，图17示出在操作1210中在条带416上分配或印刷的焊膏424(或环氧基树脂)，但不限于此。操作1210可以以类似于本文描述的但不限于此的任何方式实现。
在操作1212中，第二芯片(例如，418)可以耦合或附接到第一条带上。需要指出的是操作1212可以以多种方式实施。例如，在一实施例中，图18示出在操作1212中，上部芯片418经由焊膏424(或环氧基树脂)耦合或附接到条带416上，但不限于此。操作1212可以以类似于本文描述的但不限于此的任何方式实现。
在图12的操作1214中，在第二芯片上沉积焊膏(例如，422)或环氧基树脂。注意操作1214可以以多种方式实现。例如，在一实施例中，图19示出在操作1214中，在上部芯片418的漏极接触430和栅极接触434上分配或印刷的焊膏422(或环氧基树脂)，但不限于此。操作1214可以以类似于本文描述的但不限于此的任何方式实现。
在操作1216中，第二条带(例如，420a)和第三条带(例如，420b)可以耦合或附接到第二芯片和引线框架。应当注意的是操作1216可以以多种方式实现。例如，在一实施例中，图20示出在操作1216中，第二条带420a通过焊膏422(或环氧基树脂)耦合或附接到上部芯片418的漏极接触430，且通过焊膏428(或环氧基树脂)耦合或附接到引线框架402的引线412。另外，图12示出第三条带420b经由焊膏422(或环氧基树脂)耦合或附接到上部芯片418的栅极接触434，且经由焊膏428(或环氧基树脂)耦合或附接到引线框架402的引线410。在一实施例中，需要指出的是在操作1216中，第二条带和第三条带同时或大约同时耦合或附接到第二芯片和引线框架(例如，使用类似于条带框架902的条带框架)。操作1216可以以类似于本文描述的但不限于此的任何方式实现。
在图12的操作1218中，在当前的堆叠芯片组(例如，图20所示)上执行回流工艺。需要指出的是操作1218可以以多种方式实现。例如，在一实施例中，操作1218的回流工艺可以通过增加堆叠芯片组的温度(例如，大于350℃或大于370℃)实现，但不限于此。注意在这些条件下，在一实施例中，熔剂可以从焊膏去除并且当温度下降时，焊料与接合处结合。在一实施例中，操作1218可以实现为包括发生在回流工艺之后的清洗工艺。操作1218可以以类似于本文描述的但不限于此的任何方式实现。
在操作1220中，可以通过模塑化合物或材料覆盖或封入堆叠芯片组。注意操作1220可以以多种方式实现。例如，在一实施例中，图21示出在操作1220中覆盖或封入堆叠芯片组的模塑化合物或材料442，但不限于此。操作1220可以以类似于本文描述的但不限于此的任何方式实现。
在图12的操作1222中，在用模塑化合物或材料覆盖的堆叠芯片组上执行封装切割工艺或操作。应当注意的是操作1222可以以多种方式实现。例如，在一实施例中，图22示出在操作1222的封装切割工艺的发生导致堆叠芯片封装具有但不限于位于引线框架404的引线404和412附近的大致垂直的表面。在一实施例中，封装切割工艺可以自动切断耦合第二条带(例如420a)和第三条带(例如420b)的导杆(例如904)。因此，第二条带和第三条带分离，变成功能的，并由模塑(例如442)保持位置。操作1222可以以类似于本文描述的但不限于此的任何方式实现。
在操作1224中，在堆叠芯片封装中执行电学测试以确定是否恰当运行。需要指出的是操作1124可以以多种方式实现，例如，操作1224可以以类似于本文描述的但不限于此的任何方式实现。
在图12的操作1226中，在堆叠芯片封装上实现编带卷装(tape andreel)。注意操作1226可以以多种方式实现，例如，在一实施例中，在操作1226的编带卷装可以包括件堆叠芯片封装放入封装材料中以在运输至期望位置期间保护它。操作1226可以以类似于本文描述的但不限于此的任何方式实现。
在各个实施例中，应当注意的是本文描述的一种或多种焊膏可以用导电环氧基树脂或导电粘合剂替代实现，但不限于此。另外，在一实施例中，如果方法1200没有使用焊膏，则可以不执行操作1218。
需要指出的是即使参考制造单个堆叠芯片封装描述方法1200，方法1200可以根据本发明各个实施例改进用于大致同时的制造多个堆叠芯片封装。
图23是根据本发明多个实施例的用于制造一个或多个堆叠芯片封装的方法2300的流程图。尽管图23中公开具体操作，但这种操作是示例。方法2300可以不包括图23所示的所有操作。此外，方法2300可以包括各种其它操作和/或所示操作的变型。同样地，流程图2300的操作的顺序可以改变。应当明白的是流程图2300中不是所有操作都执行。在各个实施例中，方法2300的一个或多个操作可以由软件、固件、硬件或其任何组合控制或管理，但不限于此。方法2300可以包括本发明实施例的在计算机或计算机或计算设备可读且可执行指令(或编码)的控制下由一个或多个处理器和电子组件控制或管理的工艺。计算机或计算设备可读且可执行指令(或编码)可以存在于例如数据存储特征中，诸如计算机或计算设备可用的挥发性存储器、计算机或计算设备可用的非挥发性存储器和/或计算机或计算设备可用的大容量数据存储装置。然而，计算机或计算设备可读且可执行指令(或编码)可用存在于任何类型的计算机或计算设备可读介质或存储器中。
在图23的操作2302中，在引线框架(例如602)上沉积焊膏(例如，628)或环氧基树脂。应当注意的是操作2302可以以多种方式实现。例如，在一实施例中，图24示出在操作2302中在引线框架602的引线604、606、608、610和612上分配或印刷的焊膏628(或环氧基树脂)的侧剖视图，但不限于此。操作2302可以以类似于本文描述的但不限于此的任何方式实现。
在操作2304中，第一芯片(例如，614)可以耦合或附接到引线框架上。注意操作2304可以以多种方式实现。例如，在一实施例中，图25示出在引线框架上使用倒装技术但不限于此，在操作2304中下部芯片614的栅极接触636和源极接触640分别耦合或附接到引线框架602的引线606和608。在一实施例中，在操作2304中，下部芯片614可从晶圆选择，翻转并放置到预先沉积在引线框架602上的焊膏628(或环氧基树脂)上。操作2304可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2306中，焊膏(例如626)或环氧基树脂可以沉积在第一芯片的背面。需要指出的是操作2306可以以多种方式实现。例如，在一实施例中，图26示出在操作2306中在下部芯片614的漏极接触638(例如，背面)上分配或印刷的焊膏626(或环氧基树脂)，但不限于此。操作2306可以以类似于本文描述的但不限于此的任何方式实现。
在操作2308中，第一条带(例如616a)和第二条带(例如616b)可以耦合或附接到引线框架，同时第一条带还耦合或附接到第一芯片。注意操作2308可以以多种方式实现。例如，在一实施例中，图27示出在操作2308中，第一条带616a和第二条带616b通过焊膏628(或环氧基树脂)分别耦合或附接到引线框架602的引线604和610上，同时，第一条带616a还经由焊膏428(或环氧基树脂)耦合或附接到下部芯片614的漏极接触638上。在一实施例中，需要指出的是在操作2308中，在第一条带和第二条带可以耦合或附接到引线框架的同时或大约同时，第一条带还可耦合或附接到第一芯片(例如使用类似于条带框架902的条带框架)。操作2308可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2310中，可以在第一和第二条带上沉积焊膏(例如624)或环氧基树脂。应当注意的是操作2310可以以多种方式实现。例如，在一实施例中，图28示出在操作2310中在条带616a和616b上分配或印刷的焊膏624(或环氧基树脂)，但不限于此。操作2310可以以类似于本文描述的但不限于此的任何方式实现。
在操作2312中，第二芯片(例如，618)可以耦合或附接到第一条带和第二条带上。需要指出的是操作2312可以以多种方式实现。例如，在一实施例中，图29示出在操作2312中，上部芯片618的源极接触632经由焊膏624(或环氧基树脂)耦合或附接到条带616a上，并且上部芯片618的栅极接触634经由焊膏624(或环氧基树脂)耦合或附接到条带616b上，但不限于此。操作2312可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2314中，在第二芯片上沉积焊膏(例如，622)或环氧基树脂。注意操作2314可以以多种方式实现。例如，在一实施例中，图30示出在操作2314中，在上部芯片618的漏极接触630和栅极接触434上分配或印刷的焊膏622(或环氧基树脂)，但不限于此。操作2314可以以类似于本文描述的但不限于此的任何方式实现。
在操作2316中，第三条带(例如，620)可以耦合或附接到第二芯片和引线框架。应当注意的是操作2316可以以多种方式实现。例如，在一实施例中，图31示出在操作2316中，条带620经由焊膏622(或环氧基树脂)耦合或附接到上部芯片614的漏极接触630，且经由焊膏628(或环氧基树脂)耦合或附接到引线框架602的引线612。操作2316可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2318中，在当前的堆叠芯片组(例如，图31所示)上实现回流工艺。需要指出的是操作2318可以以多种方式实现。例如，在一实施例中，操作2318的回流工艺可以通过增加堆叠芯片组的温度(例如，大于350℃或大于370℃)实现，但不限于此。应当注意的是在这些条件下，在一实施例中，熔剂可以从焊膏去除并且当温度下降时，焊料与接合处结合。在一实施例中，操作2318可以实现为包括发生在回流工艺之后的清洗工艺。操作2318可以以类似于本文描述的但不限于此的任何方式实现。
在操作2320中，可以通过模塑化合物或材料覆盖或封入堆叠芯片组。需要指出的是操作2320可以以多种方式实现。例如，在一实施例中，图32示出在操作1220中覆盖或封入堆叠芯片组的模塑化合物或材料642，但不限于此。操作2320可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2322中，在用模塑化合物或材料覆盖的堆叠芯片组上实现封装切割工艺或操作。应当注意的是操作2322可以以多种方式实现。例如，在一实施例中，图33示出操作2322的封装切割工艺的发生导致堆叠芯片封装具有但不限于位于引线框架604的引线604和612附近的大致垂直的表面。在一实施例中，封装切割工艺可以自动切断耦合第一条带(例如616a)和第二条带(例如616b)的导杆(例如904)。因此，第一条带和第二条带分离，变成功能的，并由模塑(例如642)保持位置。操作2322可以以类似于本文描述的但不限于此的任何方式实现。
在操作2324中，在堆叠芯片封装中执行电学测试以确定是否恰当运行。需要指出的是操作2324可以以多种方式实现，例如，操作2324可以以类似于本文描述的但不限于此的任何方式实现。
在图23的操作2326中，在堆叠芯片封装上执行编带卷装。注意操作2326可以以多种方式实现，例如，在一实施例中，在操作2326的编带卷装可以包括件堆叠芯片封装放入封装材料中以在运输至期望位置期间保护它。操作2326可以以类似于本文描述的但不限于此的任何方式实现。
在各个实施例中，应当注意的是本文描述的一种或多种焊膏可以用导电环氧基树脂或导电粘合剂替代实现，但不限于此。另外，在一实施例中，如果方法2300没有使用焊膏，则可以不执行操作2318。
需要指出的是即使参考制造单个堆叠芯片封装描述方法2300，方法2300可以根据本发明各个实施例改进用于大致同时的制造多个堆叠芯片封装。
图34是根据本发明多个实施例的用于制造一个或多个“双冷却”堆叠芯片封装的方法3400的流程图。尽管图34中公开具体操作，但这种操作是示例。方法3400可以不包括图34所示的所有操作。此外，方法3400可以包括各种其它操作和/或所示操作的变型。同样地，流程图3400的操作的顺序可以改变。应当明白的是流程图3400中不是所有操作都执行。在各个实施例中，方法3400的一个或多个操作可以由软件、固件、硬件或其任何组合控制或管理，但不限于此。方法3400可以包括本发明实施例的在计算机或计算机或计算设备可读且可执行指令(或编码)的控制下由一个或多个处理器和电子组件控制或管理的工艺。计算机或计算设备可读且可执行指令(或编码)可以存在于例如数据存储特征中，诸如计算机或计算设备可用的易失性存储器、计算机或计算设备可用的非易失性存储器和/或计算机或计算设备可用的大容量数据存储装置。然而，计算机或计算设备可读且可执行指令(或编码)可用存在于任何类型的计算机或计算设备可读介质或存储器中。
在一实施例中，在执行方法3400之前，可以执行如本文描述的方法1200(图12)的操作1202-1218。例如，在一实施例中，在完成图12的操作1218之后，方法3400(图34)可以按以下描述执行。另外，在一实施例中，需要指出的是，在执行方法3400之前，可以执行如本文描述的方法2300(图23)的操作2302-2318。例如，在一实施例中，在完成图23的操作2318之后，方法3400(图34)可以按以下描述执行。
在操作3402中，用模塑化合物或材料覆盖或封入堆叠芯片组(例如，图20或图31所示)，除了堆叠芯片组的上部芯片(例如，420a或620)的顶或上表面的至少一部分。在操作3402之后，在一实施例中，上部芯片的顶表面的至少一部分无模塑化合物或材料。应当注意的是操作3402可以以多种方式实现。例如，在一实施例中，图35示出在操作3402中，除了堆叠芯片组的上部芯片420a的顶或上表面的至少一部分之外，由模塑化合物或材料442a覆盖或封入的图20的堆叠芯片组的侧剖视图。另外，在一实施例中，图36示出在操作3402中，除了堆叠芯片组的上部芯片620的顶或上表面的至少一部分之外，由模塑化合物或材料642a覆盖或封入的图31的堆叠芯片组的侧剖视图。进一步地，图7示出作为其制造工艺的一部分堆叠芯片封装600a，在一实施例中可以包含在操作3402的模塑工艺中，其中模塑642a覆盖或封入堆叠芯片组，除了上部芯片620的顶或上表面的至少一部分。
在一实施例中，应当注意的是可以在操作3402中使用这样的“双冷却”模塑工具：其具有比模塑工具典型地用于如图21或图32所示完全封入堆叠芯片组的模塑工具小的腔体高度。另外，在操作3402中“双冷却”模塑工具的顶部模塑表面能够触摸或接触堆叠芯片组的上部芯片(例如420a或620)的顶或上表面。进一步地，在操作3402中具有位于在顶部模塑和条带的上表面之间的柔软或有弹性的薄膜，在操作3402中条带的上表面的至少一部分可以保持无模塑化合物，同时堆叠芯片组的其余部分由模塑化合物覆盖或封入。在一实施例中，在操作3402中模塑工艺可以被称为薄膜辅助成型，但不限于此。操作3402可以以类似于本文描述的但不限于此的任何方式实现。
在图34的操作3404中，确定是否用一种或多种金属电镀上部条带暴露的顶表面。如果不，方法3400可以进入到操作3408。然而，如果在操作3404中确定用一种或多种金属电镀上部条带暴露的顶表面，方法3400进入到操作3406。注意操作3404可以以多种方式实现。例如，在一实施例中，为了后续将条带的上表面焊接至散热片，在操作3404中可以决定用一种或多种金属电镀上部条带暴露的顶表面。可选地，在一实施例中，在操作3404中可以决定不在上部条带暴露的顶表面用一种或多种金属电镀，因为这里没有将条带的上表面焊接至散热片的要求。另外，在一实施例中，在操作3404中可以决定不在上部条带暴露的顶表面用一种或多种金属电镀，以避免后续工艺(例如，印刷电路板回流工艺)融化镀层并且模糊在堆叠芯片封装的顶表面(例如模塑化合物的)内实现的激光标记的可能。操作3404可以以类似于本文描述的但不限于此的任何方式实现。
在操作3406中，堆叠芯片封装的条带的暴露的顶表面可以用但不限于一种或多种金属(例如，锡)电镀以产生暴露的电镀盘(例如，706)。注意操作3406可以以多种方式实现。例如，在一实施例中，图7示出上部条带620的顶表面镀锡导致在上部条带620的顶表面上形成暴露的锡电镀盘706。操作3406可以以类似于本文描述的但不限于此的任何方式实现。在这种方式中，所述“双冷却”可以通过其引线框架散出堆叠芯片封装以及通过其暴露的电镀盘散出热量实现。
在图34的操作3408中，防止堆叠芯片封装的上部条带暴露的顶表面在堆叠芯片封装的电镀工艺(例如，使用一种或多种金属)期间进行电镀。需要指出的是操作3408以多种方式实现。例如，在一实施例中，在操作3408中在堆叠芯片封装的顶面上或之上施加薄膜以防止上部条带的暴露的顶表面在堆叠芯片封装的电镀工艺期间被电镀。操作3408可以以类似于本文描述的但不限于此的任何方式实现。
在一实施例中，应当注意的是在执行方法3400的操作3406或3408之后，可以执行如本文描述的方法1200(图12)的操作1222-1226。进一步地，在一实施例中，注意在执行方法3400的操作3406或3408之后，可以执行如本文描述的方法2300(图12)的操作2322-2326。
需要指出的是即使参考制造单个“双冷却”堆叠芯片封装描述图34的方法3400，方法3400可以根据本发明各个实施例改进以大致同时的制造多个“双冷却”堆叠芯片封装。
图37是根据本发明多个实施例的用于制造一个或多个堆叠芯片封装的方法3700的流程图。尽管图37中公开具体操作，但这种操作是示例。方法3700可以不包括图37所示的所有操作。此外，方法3700可以包括各种其它操作和/或所示操作的变型。同样地，流程图3700的操作的顺序可以改变。应当明白的是流程图3700中不是所有操作都执行。在各个实施例中，方法3700的一个或多个操作可以由软件、固件、硬件或其任何组合控制或管理，但不限于此。方法3700可以包括本发明实施例的在计算机或计算机或计算设备可读且可执行指令(或编码)的控制下由一个或多个处理器和电子组件控制或管理的工艺。计算机或计算设备可读且可执行指令(或编码)可以存在于例如数据存储特征中，诸如计算机或计算设备可用的易失性存储器、计算机或计算设备可用的非易失性存储器和/或计算机或计算设备可用的大容量数据存储装置。然而，计算机或计算设备可读且可执行指令(或编码)可用存在于任何类型的计算机或计算设备可读介质或存储器中。
在图37的操作1202中，在引线框架(例如402)上沉积焊膏(例如，428)或环氧基树脂。应当注意的是操作1202可以以多种方式实现。例如，在一实施例中，图38示出在操作1202中在引线框架402的引线404、406和412上分配或印刷的焊膏428(或环氧基树脂)的侧剖视图，但不限于此。注意在操作1202中，可以在引线框架(例如402)的一个或多个引线(例如，404-412)上沉积焊膏。操作1202可以以类似于本文描述的但不限于此的任何方式实现。
在一实施例中，应当注意的是在执行方法3700的操作1202之后，可以按参考图12的本文描述执行方法3700的操作1204-1212，但不限于此。
在图37的操作3702中，第二芯片(例如，418)可以耦合或附接到引线框架上。需要指出的是操作3702可以以多种方式实现。例如，在一实施例中，图39示出在操作3702中，线3904耦合或附接到上部芯片418的漏极接触430和引线框架402的引线412。另外，图39示出在操作3702中线3902耦合或附接到上部芯片418的栅极接触434和引线框架402的引线410。在一实施例中，需要指出的是在操作3702中线3902和3904可以通过引线键合耦合或附接到第二芯片和引线框架上，但不限于此。在一实施例中，注意在操作3702中第二芯片可以使用但不限于一个或多个线，一个或多个条带、一个或多个线和一个或多个条带的任意组合等耦合或附接到引线框架上。操作3702可以以类似于本文描述的但不限于此的任何方式实现。
在一实施例中，应当注意的是在执行方法3700的操作3702之后，可以按参考图12的本文描述执行方法3700的操作1218-1226，但不限于此。需要指出的是在方法3700的操作1222中，可以在用模塑化合物或材料覆盖的堆叠芯片组上执行封装切割工艺或操作。应当注意的是操作1222可以以多种方式实现。例如，在一实施例中，图40示出在操作1222中封装切割工艺的发生导致堆叠芯片封装具有但不限于位于引线框架402的引线404和412附近的大致垂直表面。操作1222可以以类似于本文描述的但不限于此的任何方式实现。
需要指出的是即使参考制造单个堆叠芯片封装描述图37的方法3700，方法3700可以根据本发明各个实施例改进以大致同时的制造多个堆叠芯片封装。
图41是根据本发明多个实施例的用于制造一个或多个堆叠芯片封装的方法4100的流程图。尽管图41中公开具体操作，但这种操作是示例。方法4100可以不包括图41所示的所有操作。此外，方法4100可以包括各种其它操作和/或所示操作的变型。同样地，流程图4100的操作的顺序可以改变。应当明白的是流程图4100中不是所有操作都执行。在各个实施例中，方法4100的一个或多个操作可以由软件、固件、硬件或其任何组合控制或管理，但不限于此。方法4100可以包括本发明实施例的在计算机或计算机或计算设备可读且可执行指令(或编码)的控制下由一个或多个处理器和电子组件控制或管理的工艺。计算机或计算设备可读且可执行指令(或编码)可以存在于例如数据存储特征中，诸如计算机或计算设备可用的易失性存储器、计算机或计算设备可用的非易失性存储器和/或计算机或计算设备可用的大容量数据存储装置。然而，计算机或计算设备可读且可执行指令(或编码)可用存在于任何类型的计算机或计算设备可读介质或存储器中。
在图41的操作2302中，在引线框架(例如602)上沉积焊膏(例如，628)或环氧基树脂。应当注意的是操作2302可以以多种方式实现。例如，在一实施例中，图42示出在操作2302中在引线框架602的引线604、606和、608和610上分配或印刷的焊膏628(或环氧基树脂)的侧剖视图，但不限于此。注意在操作2302中，可以在引线框架(例如602)的一个或多个引线(例如，604-612)上沉积焊膏。操作2302可以以类似于本文描述的但不限于此的任何方式实现。
在一实施例中，应当注意的是在执行方法4100的操作2302之后，可以按参考图23的本文描述执行方法4100的操作2304-2312，但不限于此。
在图41的操作4102中，第二芯片(例如，618)可以耦合或附接到引线框架上。需要指出的是操作4102可以以多种方式实现。例如，在一实施例中，图43示出在操作4102中，线4302耦合或附接到上部芯片618的漏极接触630和引线框架602的引线612上。在一实施例中，需要指出的是在操作4102中线4302可以通过引线键合耦合或附接到第二芯片和引线框架上，但不限于此。在一实施例中，注意在操作4102中第二芯片可以使用但不限于一个或多个线，一个或多个条带、一个或多个线和一个或多个条带的任意组合等耦合或附接到引线框架上。操作4102可以以类似于本文描述的但不限于此的任何方式实现。
在一实施例中，应当注意的是在执行方法4100的操作4102之后，可以按参考图23的本文描述执行方法4100的操作2318-2326，但不限于此。需要指出的是在方法4100的操作2322中，可以在用模塑化合物或材料覆盖的堆叠芯片组上执行封装切割工艺或操作。应当注意的是操作2322可以以多种方式实现。例如，在一实施例中，图44示出在操作2322中封装切割工艺的发生导致堆叠芯片封装具有但不限于位于引线框架602的引线604和612附近的大致垂直表面。操作2322可以以类似于本文描述的但不限于此的任何方式实现。
需要指出的是即使参考制造单个堆叠芯片封装描述图41的方法4100，方法4100可以根据本发明各个实施例改进以大致同时的制造多个堆叠芯片封装。
在各个实施例中，应当注意的是本文描述的一种或多种焊膏可以用导电环氧基树脂或导电粘合剂替代实现，但不限于此。
上述说明书出于说明目的，根据本发明各个具体实施例进行描述。它们不意欲将本发明穷尽或限制到所讨论的精确形式。鉴于上述教导各种改进和变型是可能的。本发明解释为根据权利要求及其等同。
优选包括本文描述的所有元件、部分和步骤。可以理解的是对于本领域技术人员显而易见的，这些元件、部分和步骤可以中的任一可以由其它元件、部分或步骤替代或完全删除。
概念
前述描述提出至少以下概念。
概念1.一种堆叠芯片封装，包括：
引线框架；
第一芯片，其包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与所述第一表面相对的第二表面上的漏极，所述栅极和源极倒装耦合至所述引线框架；和
第二芯片，其包括位于所述第二芯片的第一表面上的栅极和漏极以及位于所述第二芯片的与所述第一表面相对的第二表面上的源极，所述第二芯片的所述源极朝向所述第一芯片的所述漏极。
概念2.如概念1的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的条带。
概念3.如概念1或2的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述漏极的条带。
概念4.如概念3的堆叠芯片封装，进一步包括：
覆盖所述第一芯片、第二芯片和条带的模塑材料，同时所述条带的上表面的的一部分无所述模塑材料。
概念5.如概念1的堆叠芯片封装，进一步包括：
耦合至所述引线框架、所述第一芯片的所述漏极和所述第二芯片的所述源极的第一条带。
概念6.如概念5的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的第二条带。
概念7.如概念5或6的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述漏极的第三条带。
概念8.如概念1-7之一的堆叠芯片封装，其中所述第一芯片包括分离栅技术。概念9.如概念1-8之一的堆叠芯片封装，其中所述第二芯片包括横向扩散金属氧化物(LDMOS)技术。
概念10.一种堆叠芯片封装，包括：
引线框架；
第一芯片，其包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与所述第一表面相对的第二表面上的漏极，所述栅极和源极倒装耦合至所述引线框架；和
第二芯片，其包括位于所述第二芯片的第一表面上的栅极和源极以及位于所述第二芯片的与所述第一表面相对的第二表面上的漏极，所述第二芯片的所述源极朝向所述第一芯片的所述漏极。
概念11.如概念10的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的条带。
概念12.如概念10或11的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述漏极的条带。
概念13.如概念12的堆叠芯片封装，进一步包括：
覆盖所述第一芯片、第二芯片和条带的模塑材料，同时所述条带的上表面的的一部分无所述模塑材料。
概念14.如概念10的堆叠芯片封装，进一步包括：
耦合至所述引线框架、所述第一芯片的所述漏极和所述第二芯片的所述源极的第一条带。
概念15.如概念14的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的第二条带。
概念16.如概念14或15的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述漏极的第三条带。
概念17.如概念10-16之一的堆叠芯片封装，其中所述第一芯片包括分离栅技术。
概念18.如概念10-17之一的堆叠芯片封装，其中所述第二芯片包括分离栅技术。

Claims (16)

1.一种堆叠芯片封装，包括：
引线框架；
第一芯片，其包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与所述第一表面相对的第二表面上的漏极，所述栅极和源极倒装耦合至所述引线框架；
第二芯片，其包括位于所述第二芯片的第一表面上的栅极和漏极以及位于所述第二芯片的与所述第一表面相对的第二表面上的源极，所述第二芯片的所述源极朝向所述第一芯片的所述漏极；
耦合至所述引线框架和所述第二芯片的所述漏极的条带；
第二条带，所述第二条带耦合至所述引线框架并且耦合在所述第一芯片的第二表面与所述第二芯片的第二表面之间；以及
覆盖所述第一芯片、第二芯片和条带的模塑材料，同时所述条带的上表面的一部分无所述模塑材料。
2.如权利要求1所述的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的第三条带。
3.如权利要求1所述的堆叠芯片封装，
其中所述第二条带耦合至所述第二芯片的所述源极。
4.如权利要求1所述的堆叠芯片封装，
其中所述第二条带耦合至所述第一芯片的所述漏极和所述第二芯片的所述源极。
5.如权利要求2所述的堆叠芯片封装，
其中所述第二条带耦合至所述第二芯片的所述源极。
6.如权利要求1所述的堆叠芯片封装，
其中所述第二条带耦合至所述第一芯片的所述漏极。
7.如权利要求1-6之一所述的堆叠芯片封装，其中所述第一芯片包括分离栅技术。
8.如权利要求1-6之一所述的堆叠芯片封装，其中所述第二芯片包括横向扩散金属氧化物半导体(LDMOS)技术。
9.一种堆叠芯片封装，包括：
引线框架；
第一芯片，其包括位于所述第一芯片的第一表面上的栅极和源极以及位于所述第一芯片的与所述第一表面相对的第二表面上的漏极，所述栅极和源极倒装耦合至所述引线框架；
第二芯片，其包括位于所述第二芯片的第一表面上的栅极和源极以及位于所述第二芯片的与所述第一表面相对的第二表面上的漏极，所述第二芯片的所述源极朝向所述第一芯片的所述漏极；
耦合至所述引线框架和所述第二芯片的所述漏极的条带；
第二条带，所述第二条带耦合至所述引线框架并且耦合在所述第一芯片的第二表面与所述第二芯片的第一表面之间；以及
覆盖所述第一芯片、第二芯片、条带和第二条带的模塑材料，同时所述条带的上表面的一部分无所述模塑材料。
10.如权利要求9所述的堆叠芯片封装，进一步包括：
耦合至所述引线框架和所述第二芯片的所述栅极的第三条带。
11.如权利要求9所述的堆叠芯片封装，
其中所述第二条带耦合至所述第二芯片的所述源极。
12.如权利要求9所述的堆叠芯片封装，
其中所述第二条带耦合至所述第一芯片的所述漏极和所述第二芯片的所述源极。
13.如权利要求10所述的堆叠芯片封装，
其中所述第二条带耦合至所述第二芯片的所述源极。
14.如权利要求9所述的堆叠芯片封装，
其中所述第二条带耦合至所述第一芯片的所述漏极。
15.如权利要求9-14之一所述的堆叠芯片封装，其中所述第一芯片包括分离栅技术。
16.如权利要求9-14之一所述的堆叠芯片封装，其中所述第二芯片包括分离栅技术。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261596A (zh) * 2018-12-03 2020-06-09 杰米捷韩国株式会社 利用多个夹件结构的半导体封装及其制造方法
US11652078B2 (en) 2021-04-20 2023-05-16 Infineon Technologies Ag High voltage semiconductor package with pin fit leads
US11984376B2 (en) * 2021-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435324C (zh) * 2004-12-20 2008-11-19 半导体元件工业有限责任公司 具有增强散热性的半导体封装结构
CN102714201A (zh) * 2010-01-19 2012-10-03 维西埃-硅化物公司 半导体封装和方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP2006216940A (ja) * 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
US7615854B2 (en) 2005-11-03 2009-11-10 International Rectifier Corporation Semiconductor package that includes stacked semiconductor die
US7569920B2 (en) * 2006-05-10 2009-08-04 Infineon Technologies Ag Electronic component having at least one vertical semiconductor power transistor
JP2008011029A (ja) * 2006-06-28 2008-01-17 Epson Toyocom Corp 圧電発振器
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
JP4985009B2 (ja) * 2007-03-20 2012-07-25 トヨタ自動車株式会社 半導体装置とその半導体装置をパッケージする方法
US7800208B2 (en) * 2007-10-26 2010-09-21 Infineon Technologies Ag Device with a plurality of semiconductor chips
JP2010034350A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 半導体装置
JP2010109255A (ja) * 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体装置
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
JP5443837B2 (ja) * 2009-06-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US8164199B2 (en) * 2009-07-31 2012-04-24 Alpha and Omega Semiconductor Incorporation Multi-die package
US8450149B2 (en) 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US20120326287A1 (en) * 2011-06-27 2012-12-27 National Semiconductor Corporation Dc/dc convertor power module package incorporating a stacked controller and construction methodology
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US8426952B2 (en) * 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US8669650B2 (en) * 2011-03-31 2014-03-11 Alpha & Omega Semiconductor, Inc. Flip chip semiconductor device
US9048338B2 (en) * 2011-11-04 2015-06-02 Infineon Technologies Ag Device including two power semiconductor chips and manufacturing thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100435324C (zh) * 2004-12-20 2008-11-19 半导体元件工业有限责任公司 具有增强散热性的半导体封装结构
CN102714201A (zh) * 2010-01-19 2012-10-03 维西埃-硅化物公司 半导体封装和方法

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