CN101673729B - 半导体器件 - Google Patents

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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/3754—Coating
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
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    • H01L2224/4005—Shape
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

本发明提供一种半导体器件。在半导体器件(SM1)的封装(PA)内包装了形成有功率金氧半场效晶体管的半导体芯片(4PH，4PL)、和形成有控制其动作的控制电路的半导体芯片(4D)，半导体芯片(4PH，4PL，4D)各自被搭载在印模焊垫(7D1，7D2，7D3)上。高边的半导体芯片(4PH)的源电极用的接合焊垫(12S1，12S2)，经由金属板(8A)与印模焊垫(7D2)电连接。在印模焊垫(7D2)的上表面设有形成于搭载了半导体芯片(4PL)的区域的电镀层(9b)、以及形成于接合有金属板(8A)的区域的电镀层(9c)，电镀层(9b)和电镀层(9c)经由未形成有电镀层的区域被隔开。本发明可提高半导体器件的可靠性。

Description

半导体器件
技术领域
本发明是有关一种半导体器件，特别是有关适用含DC-DC转换器的半导体器件有效的技术。
背景技术
近几年来，为了实现电源电路等的小型化及对应高速应答，因此对用于电源电路的功率金氧半场效晶体管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)的高频化研究持续开展中。
在台式个人计算机或笔记本型个人计算机、服务器或游戏机等的CPU和DSP等方面有着大电流化及高频化的倾向。因此，为了能够对应大电流及高频的要求，构成用于控制所述CPU(CentralProcessing Unit)和DSP(Digital Signal Processor)的电源的非绝缘型DC-DC转换器的功率金氧半场效晶体管的技术开发也正在推展当中。
作为电源电路的一个例子被广泛地使用的DC-DC转换器具有将高边开关用的功率金氧半场效晶体管和低边开关用功率金氧半场效晶体管串联构成的结构。高边开关用的功率金氧半场效晶体管具有DC-DC转换器的控制用的开关功能，低边开关用的功率金氧半场效晶体管具有同步整流用的开关功能，根据这两个功率金氧半场效晶体管同步同时交替地导通/截止来进行电源电压的转换。
在日本公开特许公报特开2007-266218号公报(专利文献1)公开了一种关于半导体器件的技术，所述半导体器件是在一个封装(package)内包装形成有高边开关用功率金氧半场效晶体管的半导体芯片、形成有低边开关用的功率金氧半场效晶体管的半导体芯片、以及形成有控制其动作的控制电路的半导体芯片。
《专利文献1》
日本公开特许公报特开2007-266218号公报
发明内容
本案发明的发明者经过研究得出了以下的结果。
本案发明人对如下半导体器件加以研究，所述半导体器件为将形成有构成DC-DC转换器高边开关用的功率金氧半场效晶体管的半导体芯片、形成有低边开关用的功率金氧半场效晶体管的半导体芯片、以及形成有控制这些功率金氧半场效晶体管的动作的控制电路的半导体芯片密封于同一封装。
在所述半导体器件中，各半导体芯片分别被搭载于印模焊垫上。在DC-DC转换器的电路结构上，必须使形成有高边开关用的功率金氧半场效晶体管的半导体芯片的源电极与形成有低边开关用的功率金氧半场效晶体管的半导体芯片的漏电极电连接。这时，在形成有低边开关用的功率金氧半场效晶体管的半导体芯片由于在半导体芯片背面形成有漏极背面电极，因此，最好将半导体芯片焊接到印模焊垫上、并通过金属板将所述印模焊垫与形成有高边开关用的功率金氧半场效晶体管的半导体芯片的源电极用的接合焊垫(bondingpad)进行电连接。使用金属板比起使用接合导线(bonding wire)时更能降低导通损失，从而提高半导体器件的电特性。
在将半导体芯片或是金属板接合到印模焊垫上时，为了提高导电性和热传导性、以及提高接合强度等，最好使用焊锡。如果在对印模焊垫焊接半导体芯片和金属板时，最好在印模焊垫预先形成电镀层。特别是印模焊垫有容易加工、热传导性高、以及比较廉价这些优点，因此，最好是以铜(Cu)或铜(Cu)合金来形成，但是由于铜(Cu)或铜(Cu)合金的焊锡可湿性(solder wettability)不好，因此，如果对铜(Cu)或铜(Cu)合金来直接进行焊接则有可能使得接合区域不稳定，因此，为了提高焊锡的可湿性最好预先形成电镀层。
为此，在搭载形成有低边开关用的功率金氧半场效晶体管的半导体芯片且接合了金属板的印模焊垫的上表面，预先形成用以提高焊锡可湿性的电镀层，在所述电镀层上焊接形成有低边开关用的功率金氧半场效晶体管的半导体芯片并且焊接金属板，以此使得接合区域稳定及提高接合强度。
然而，如果在印模焊垫上表面形成的电镀层上来焊接形成有低边开关用的功率金氧半场效晶体管的半导体芯片并且焊接有金属板的情况下，将所述半导体芯片与印模焊垫接合的焊锡、和将金属板与印模焊垫连接的焊锡，在焊锡回流(reflow)工序中有可能会在电镀层上可湿性扩展相连而互相桥接。藉此，将形成有低边开关用的功率金氧半场效晶体管的半导体芯片接合到印模焊垫的焊锡厚度变薄，或是相反地将金属板接合到印模焊垫的焊锡厚度变薄，或是随着用来将金属板接合到印模焊垫的焊锡的移动有可能导致金属板也发生移动。
如果将形成有低边开关用的功率金氧半场效晶体管的半导体芯片接合到印模焊垫的焊锡厚度变薄，则所述半导体芯片的接合强度可能将会降低，或可能造成半导体芯片倾斜。并且，如果将金属板接合到印模焊垫的焊锡厚度变薄，则金属板的接合强度可能降低。并且，如果焊锡的厚度变薄，对热应力的变形将变弱。并且，一旦金属板移动，在半导体芯片中，金属板可能因接触到不必要接触的部分而产生短路不良等。这些都将造成半导体器件的可靠性降低。
为了抑制焊锡的桥接，虽然也可考虑使在印模焊垫中形成有低边开关用的功率金氧半场效晶体管的半导体芯片的搭载位置与金属板的接合位置之间的距离隔开，但是，这将会导致半导体器件的大型化(平面尺寸增大)。
本发明的目的在于提供一种可提高半导体器件可靠性的技术。
本发明的前述内容及前述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
根据具有代表性的实施方式的半导体器件包含形成有DC-DC转换器的高侧高边金氧半场效晶体管的高侧高边用半导体芯片、形成有所述DC-DC转换器的低侧低边金氧半场效晶体管的低侧低边用半导体芯片、以及形成有所述高侧高边金氧半场效晶体管和所述低侧低边金氧半场效晶体管的驱动器电路的驱动器用半导体芯片。所述高侧高边用半导体芯片、所述低侧低边用半导体芯片及所述驱动器用半导体芯片，各自被搭载在高侧高边用芯片搭载部、低侧低边用芯片搭载部及驱动器用芯片搭载部上，所述高侧高边用半导体芯片的源电极焊垫和所述低侧低边用芯片搭载部通过金属板被电连接，并被密封部件密封。在所述低侧低边用芯片搭载部的上表面设置有：在搭载所述低侧低边用半导体芯片的区域形成的低侧低边芯片连接用电镀层、和在所述金属板被接合的区域被形成的金属板连接用电镀层，所述低侧低边芯片连接用电镀层和所述金属板连接用电镀层经由未形成电镀层的区域隔开。
下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。
根据代表性的实施方式，能够提高半导体器件的可靠性。
附图说明
图1是一电路图，所示的是本发明一实施方式中的半导体器件的DC-DC转换器的一例。
图2是表示图1的DC-DC转换器的基本动作波形图。
图3是本发明实施方式之一的半导体器件的俯视图。
图4是本发明实施方式之一的半导体器件的底部图(背面图)。
图5是本发明实施方式之一的半导体器件的侧面图。
图6是本发明实施方式之一的半导体器件的平面透视图。
图7是本发明实施方式之一的半导体器件的剖面图。
图8是本发明实施方式之一的半导体器件的剖面图。
图9是本发明实施方式之一的半导体器件的剖面图。
图10是本发明实施方式之一的半导体器件的平面透视图。
图11是本发明实施方式之一的半导体器件的平面透视图。
图12是本发明实施方式之一的半导体器件的平面透视图。
图13是本发明实施方式之一的半导体器件的平面透视图。
图14是本发明实施方式之一的半导体器件所使用的金属板的平面图。
图15是本发明实施方式之一的半导体器件所使用的金属板的平面图。
图16是本发明实施方式之一的半导体器件所使用的半导体芯片的主要部分的剖面图。
图17是本发明实施方式之一的半导体器件所使用的半导体芯片的主要部分的剖面图。
图18是本发明实施方式之一的半导体器件所使用的半导体芯片的主要部分的剖面图。
图19是构成图1的DC-DC转换器的电子零部件的组装例子的主要部分的平面图。
图20是图19的组装例的侧面图。
图21是本发明实施方式之一的半导体器件工序的一例的工序流程图。
图22是本发明实施方式之一的半导体器件制造过程中所使用的引线框架平面图。
图23是本发明实施方式之一的半导体器件制造过程中所使用的引线框架平面图。
图24是图23的引线框架的剖面图。
图25是本发明实施方式之一的半导体器件的工序的平面图。
图26是与图25相同的半导体器件的工序的剖面图。
图27是续图25的半导体器件的工序的平面图。
图28是与图27相同的半导体器件的工序的剖面图。
图29是续图28的半导体器件的工序的剖面图。
图30是续图29的半导体器件的工序的平面图。
图31是续图30的半导体器件的工序的剖面图。
图32是续图31的半导体器件的工序的剖面图。
图33是本案发明人所研究的比较例的半导体器件的剖面图。
图34是本案发明人所研究的比较例的半导体器件的平面透视图。
图35是一平面图，所示的是本发明实施方式之一的半导体器件中金属板被接合到半导体芯片的状态。
图36是一平面图，所示的是本发明实施方式之一的半导体器件中金属板被接合到半导体芯片的状态。
图37是一平面图，所示的是本发明实施方式之一的半导体器件所使用的金属板的变形例。
图38是一平面图，所示的是本发明实施方式之一的半导体器件所使用的金属板的变形例。
图39是使用图37及图38的金属板的半导体器件的平面透视图。
图40是一平面图，所示的是本发明实施方式之一的半导体器件中图37的金属板被接合到半导体芯片的状态。
图41是一平面图，所示的是本发明实施方式之一的半导体器件中图38的金属板被接合到半导体芯片的状态。
图42是一平面图，所示的是本发明实施方式之一的半导体器件所使用的金属板的其它变形例。
图43是一平面图，所示的是本发明实施方式之一的半导体器件所使用的金属板的其它变形例。
图44是使用图42及图43的金属板的半导体器件的剖面图。
图45是本发明其它实施方式的半导体器件的平面透视图。
图46是图45的半导体器件所使用的金属板的平面图。
图47是图45的半导体器件所使用的金属板的平面图。
图48是一平面图，所示的是图45的半导体器件中，图46的金属板被接合到半导体芯片的状态。
图49是一平面图，所示的是图45的半导体器件中，图47的金属板被接合到半导体芯片的状态。
标号说明
1非绝缘型DC-DC转换器(DC-DC转换器)
3控制电路
4D半导体芯片
4PH半导体芯片
4PL半导体芯片
7D1，7D2，7D3印模焊垫
7L，7L1，7L2，7L3，7L4，7L5引线
7LB引线布线
8A金属板
8A1第1部分
8A2第2部分
8A3第3部分
8B金属板
8B1第1部分
8B2第2部分
8B3第3部分
8B4第4部分
8B5第5部分
9，9a，9b，9c，9d，9e1，9e2，9f电镀层
10电镀层
11焊锡粘剂
11a，11b，11c附着层(焊锡)
12G接合焊垫(栅极用)
12S1，12S2，12S3，12S4接合焊垫(源极用)
13A，13B，13C，13D，13E，13F接合焊垫
15G接合焊垫(栅极用)
15S1，15S2，15S3，15S4接合焊垫(源极用)
21半导体衬底
21a衬底本体
21b磊晶层
22场效绝缘膜
23半导体区域
24半导体区域
25沟槽
26栅极绝缘膜
27栅电极
27a栅极引出用的布线部
28绝缘膜
29a，29b接触孔
30G栅极布线
30S源极布线
31半导体区域
32保护膜
33开口部
34，34a，34b金属层
41布线衬底
42a～42e布线
43引线
51引线框架
61，61a，61b开口部
71，71a，71b缝隙
81突起
91开口部
109电镀层
111焊锡
BE背面电极
CA，CB，CC芯片零部件
Cin输入电容器
Cout输出电容器
D漏极
DR1，DR2驱动器电路
ET1引脚
ET2引脚
Dp1，Dp2寄生二极管
IM定位用的锥形
L线圈
LD负荷
N输出节点
PA封装(密封部件)
PB，PC，PD，PE，PF，PG封装
PWL1 p型阱
QH1，QL1功率金氧半场效晶体管(功率晶体管)
S源极
SM1半导体器件
T脉冲周期
Ton脉冲宽度
VIN输入电源
WA接合导线
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。
并且，在本发明中，虽然将场效晶体管记载为金氧半场效晶体管(Metal Oxide Semiconductor Field Effect Transistor)或是单记载为金氧半，但是作为栅极绝缘膜也包括非氧化膜。
(实施方式1)
图1为一电路图，所示的是具有本发明之一实施方式的半导体器件(半导体封装)SM1的DC-DC转换器、本实施方式中为非绝缘型DC-DC转换器(DC-DC转换器)1的一个例子，图2为分别示出图1的非绝缘型DC-DC转换器1的基本动作波形图。
所述非绝缘型DC-DC转换器1，如使用在台式个人计算机、笔记型个人计算机、服务器或是游戏机等之类的电子机器的电源电路，其具有半导体器件SM1、控制电路3、输入电容器Cin、输出电容器Cout、以及线圈L。并且，VIN符号表示输入电源，GND表示基准电位(如接地电位为0V)，Iout表示表示输出电流，Vout表示输出电压。
半导体器件SM1具有作为驱动电路的两个驱动器电路(驱动电路)DR1，DR2、两个功率金氧半场效晶体管(Metal OxideSemiconductor Field Effect Transistor：以下简称功率金氧半)QH1，QL1。所述驱动器电路DR1，DR2及功率金氧半场效晶体管QH1，QL1为被密封(收容)在一个同一封装PA(构成半导体器件SM1的封装PA)。
驱动器电路(驱动电路)DR1，DR2为如下电路，即：按照从所述控制电路3所供给的脉冲宽度调制(Pulse Width Modulation：PWM)信号，各自控制功率金氧半QH1，QL1栅极端子的电位，来控制功率金氧半QH1，QL1的动作。其中一方的驱动器电路DR1的输出电连接到功率金氧半QH1的栅极引脚。另一方的驱动器电路DR2的输出电连接到功率金氧半QL1的栅极引脚。这两个驱动器电路DR1，DR2形成于同一半导体芯片(驱动器用半导体芯片)4D。并且，VDIN表示驱动器电路DR1，DR2的输入电源。
所述功率金氧半QH1，QL1是在输入电源VIN的高电位(第1电源电位)供给用的引脚(第1电源引脚)ET1、和基准电位(第2电源电位)GND供给用的引脚(第2电源引脚)ET2之间串联连接。即：功率金氧半QH1的源极漏电极路径在输入电源VIN的高电位供给用引脚ET1、和输出节点(输出引脚)N之间串联连接；功率金氧半QL1，其源极漏电极路径在输出节点N和基准电位GND供给用引脚ET2之间串联连接。并且，符号的Dp1表示功率金氧半QH1的寄生二极管(内部二极管)，Dp2表示功率金氧半QL1的寄生二极管(内部二极管)。并且，符号D表示功率金氧半QH1，QL1的漏电极，S表示功率金氧半QH1，QL1的源极。
功率金氧半(场效晶体管、功率晶体管)QH1为高边开关(高电位侧：第1动作电压；以下简称为高边)用场效晶体管，具有用来在所述线圈L积蓄能源的开关功能。线圈L为向非绝缘型DC-DC转换器1的输出(负荷LD的输入)供给电力的组件。
所述高边用的功率金氧半QH1，被形成于与所述半导体芯片4D不同的半导体芯片(高边用半导体芯片)4PH上。并且，所述功率金氧半场效晶体管QH 1，如通过n通道型场效晶体管来形成于此，所述场效晶体管的通道被形成于半导体芯片4PH的厚度方向。此时，与沿着半导体芯片4PH的主面(与半导体芯片4PH的厚度方向垂直的面)来形成通道的场效晶体管相比，能够增加每单位面积的信道宽度来降低导通电阻，因此能够实现组件的小型化，从而实现封装的小型化。
另一方面，功率金氧半(场效晶体管，功率晶体管)QL1为低边开关(低电位侧：第2动作电压；以下简称为低边)用场效晶体管，具有与来自控制电路3的频率同步而降低晶体管的电阻并加以整流的功能。即功率金氧半QL1为非绝缘型DC-DC转换器1的整流用晶体管。
所述低边用的功率金氧半QL1被形成于与所述半导体芯片4D、4PH不同的半导体芯片(低边用半导体芯片)4PL上。所述功率金氧半QL1，如通过n通道型的功率金氧半来形成，与所述功率金氧半QH1一样，通道形成于半导体芯片4PL的厚度方向上。信道使用在半导体芯片4PL的厚度方向上形成的功率金氧半的理由，如图2的非绝缘型DC-DC转换器1的基本动作波形所示，低边用的功率金氧半QL1的导通时间(施加有电压的时间)长于高边用的功率金氧半QH1的导通时间，比起开关损失(switching loss)，导通电阻造成的损失看来更大。为此，信道使用在半导体芯片4PL的厚度方向来形成的场效晶体管，比起使用信道沿着半导体芯片4PL的主面来形成的场效晶体管，能够增加每单位面积的信道宽度。换言之，就是经由以在半导体芯片4PL的厚度方向形成通道的场效晶体管来形成低边用的功率金氧半QL1，能够减低导通电阻，因此，即使流过非绝缘型DC-DC转换器1的电流增大也能够提高电压转换效率。并且，在图2中，Ton为高边用的功率金氧半QH1导通时的脉冲宽度，T表示脉冲周期。
另外，能够将所述高边用的功率金氧半QH1视为在DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的高边金氧半场效晶体管(高边用金氧半场效晶体管)，而将所述低边用的功率金氧半QL1视为在DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的低边金氧半场效晶体管(低边用金氧半场效晶体管)。并且，能够将所述驱动器电路DR1、DR2视为功率金氧半QH1、QL1的驱动器电路(驱动电路)。
所述控制电路3为控制功率金氧半QH1，QL1动作的电路，如由PWM(Pulse Width Modulation)电路构成。所述PWM电路将指令信号和三角波的振幅进行比较并输出PWM信号(控制信号)。通过所述PWM信号，控制着功率金氧半QH1，QL1(即非绝缘型DC-DC转换器1)的输出电压(即功率金氧半QH1，QL1的电压开关导通的宽度(导通时间))。
所述控制电路3的输出被电连接到驱动器电路DR1，DR2的输入。驱动器电路DR1，DR2的各自输出，分别被电连接到功率金氧半QH1的栅极引脚及功率金氧半QL1的栅极引脚。
所述输入电容器Cin暂时积蓄从输入电源VIN所供给的能源(电荷)，并将所积蓄的能源供给到非绝缘型DC-DC转换器1的主电路的电源，与输入电源VIN并列电连接。所述输出电容器Cout被电连接在连接所述线圈L和负荷LD的输出布线与基准电位GND供给用引脚之间。
在连接非绝缘型DC-DC转换器1的功率金氧半QH1的源极、和功率金氧半QL1的漏极的布线中，设置了向外部供给输出用电源电位的所述输出节点N。所述输出节点N，经由输出布线与线圈L电连接，并进一步经由输出布线来与负荷LD电连接。在所述负荷LD，如有硬盘驱动器HDD、ASIC(Application Specific IntegratedCircuit)、FPGA(Field Programmable Gate Array)、扩张卡(PCICARD)，内存(DDR内存、DRAM(Dynamic RAM)、闪存等)、CPU(Central Processing Unit)等。
在像这样的非绝缘型DC-DC转换器1，通过以功率金氧半QH1，QL1一边进行同步并交替进行导通/截止来转换电源电压。即：高边用的功率金氧半QH1导通时，从引脚ET1经由功率金氧半QH1，电流(第1电流)I1流向输出节点N。另一方面，高边用的功率金氧半QH1截止时，通过线圈L的逆电压有电流I2流通。经由在所述电流I2流通时使得低边用的功率金氧半QL1导通，能够减少电压的下降。
其次，图3为形成图1半导体器件SM1外观的封装PA的主面侧的整体平面图，图4为图3的封装PA背面侧的整体平面图，图5为图3及图4的封装PA的侧面图。另外，符号X表示第1方向，符号Y表示与第1方向X垂直的第2方向。
本实施方式中，如上所述，在一个半导体封装组装(packaging)包括：形成有驱动器电路(驱动电路)DR1，DR2的半导体芯片4D、形成有高边开关用的场效晶体管的功率金氧半QH1的半导体芯片4PH、以及形成有低边开关用的场效晶体管的功率金氧半QL1的半导体芯片4PL；使其作为一个半导体器件SM1。藉此，除了能够实现非绝缘型DC-DC转换器1的小型化、薄型化之外，由于能够使得布线寄生电感(inductance)变小从而也能够实现高频化和高效率化。
如上所述，本实施方式的半导体器件SM1包含DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的半导体器件。即：半导体器件SM1为构成DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的至少一部分的半导体器件，也包含着DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的至少一部分。
本实施方式的半导体器件SM1，具有如QFN(四侧无引脚扁平封装、Quad Flat Non-leaded package)型的面安装型的封装(密封部件、密封树脂部件、密封树脂)PA。即：构成半导体器件SM1的封装PA，其外观为以彼此沿着厚度方向位于相反侧的主面(第1主面)及背面(第2主面)、和与此交叉的侧面所围起的薄板状。封装PA的主面及背面的平面形状，如形成为八角形。
封装PA的材料(密封树脂部的材料)，如由环氧类的树脂构成，但是从谋求低应力化等理由，也可以使用如添加有苯酚类硬化剂、硅酮橡胶及填充剂等的联苯(biphenyl)类的热硬化性树脂。
在所述封装PA的侧面及背面外围，沿着封装PA的外围露出有多条引线(外部引脚)7L。在此，引线7L为不向封装PA的外方大为突出的方式形成。
并且，在封装PA的背面，如露出有大致为平面矩状的3个印模焊垫(第1、第2、第3芯片搭载部)7D1，7D2，7D3的背面。其中，印模焊垫7D2的露出面积最大，其次为印模焊垫7D1的露出面积。在位于最小的印模焊垫7D3的一个角落的部分形成有定位用的锥形IM(index mark)。
但是，封装PA的结构并不限定于QFN结构而能够作各种变更，如可以使其为如QFP(Quad Flat Package)结构和SOP(Small Out-linePackage)结构等之类的另外的扁平封装结构。为QFP结构时，多条引线7L以从封装PA四周(侧面及背面外围)向外侧大为突出的状态露出。为SOP结构时，多条引线7L以从封装PA的两边(侧面及背面外围)向外侧大为突出的状态露出。
其次，图6为图1的半导体器件SM1的平面透视图，为透视封装PA内部的整体平面图。图7～图9为半导体器件SM1的剖面图(侧面剖面图)，图7为对应图6的Y1-Y1线的剖面图，图8为对应图6的X1-X1线的剖面图，图9为对应图6的X2-X2线的剖面图。图10为在图6中进一步卸下(透视)金属板8A，8B的状态下半导体器件SM1的平面透视图。图11为在图10中进一步卸下(透视)半导体芯片4D，4PH，4PL的状态下半导体器件SM1的平面透视图。图12为在图11中透视了电镀层9的状态下的半导体器件SM1的平面透视图。并且，虽然图11及图12为平面图，为了使附图易懂，在图11中对电镀层9付上剖面线，在图12中对印模焊垫7D 1，7D2，7D3、引线布线7LB及引线7L付上剖面线。并且，图13为在图6中仅示出半导体芯片4PH，4PL，4D、金属板8A，8B、接合导线WA及电镀层9的平面透视图。并且，图14为金属板8A的平面图(俯视图)，图15为金属板8B的平面图(俯视图)。另外，图13～图15中，虽然记载有表示在金属板8A，8B上表面的段差线，但是在图6中，为了使图面简单易懂，省略了表示在所述金属板8A，8B上表面的段差线。
在封装PA内部密封有：三个印模焊垫(栏标tab、芯片搭载部)7D1，7D2，7D3的一部分、在所述印模焊垫7D1～7D3各自的主面(上表面)上所搭载的所述半导体芯片4PH，4PL，4D、两块金属板(导体板)8A，8B、接合导线(以下简称为导线)WA、所述复数引线7L的一部分、以及引线布线(布线部)7LB。即印模焊垫7D1的一部分、印模焊垫7D2的一部分、印模焊垫7D3的一部分、半导体芯片4PH，4PL，4D、金属板8A，8B、多条导线WA、引线布线7LB、以及多条引线7L的一部分为被密封部件PA所覆盖密封。
印模焊垫7D1～7D3、所述引线7L和所述引线布线7LB为以铜(Cu)或铜(Cu)合金之类的金属(金属材料)为主材料来形成。
印模焊垫7D1～7D3，以互相具有规定间隔分离的状态被邻接配置。印模焊垫7D1～7D3，其各自的中心被配置为偏离封装PA中心。其中，印模焊垫7D2的整体面积最大，其次为印模焊垫7D1的整体面积，印模焊垫7D3整体面积最小。印模焊垫7D1，7D2，其各自的长边互相相沿地配置。印模焊垫7D3被配置为：其一边沿着印模焊垫7D1的短边，并且与印模焊垫7D3的所述一边交叉的另外一边被配置为沿着印模焊垫7D2的长边。印模焊垫7D1为搭载半导体芯片4PH的芯片搭载部(高边用芯片搭载部)，印模焊垫7D2为搭载半导体芯片4PL的芯片搭载部(低边用芯片搭载部)，印模焊垫7D3为搭载半导体芯片4D的芯片搭载部(驱动器用芯片搭载部)。
所述的印模焊垫7D1～7D3背面(底部)的一部分，如上所述，从封装PA的背面露出；半导体芯片4PH，4PL，4D动作时所产生的热量，主要从半导体芯片4PH，4PL，4D背面(底部)经由印模焊垫7D1～7D3向外部散热。因此，各印模焊垫7D1～7D3被形成为比被搭载在其上的各半导体芯片4PH，4PL，4D的面积还要大。由此可提高散热性。
在像这样的印模焊垫7D1～7D3、引线7L和在引线布线7LB的主面(上表面)、与半导体芯片4D，4PH，4PL所接触的区域、与导线WA所接触的区域、以及与金属板8A，8B接触的区域形成有由银(Ag)等构成的电镀层(电镀层)9。另外，在图11中，在电镀层所形成的区域付上剖面线。
电镀层9具有电镀层9a(高边芯片连接用电镀层)，所述电镀层9a形成于印模焊垫7D1主面(上表面)的搭载有半导体芯片4PH的区域。电镀层9还具有电镀层(低边芯片连接用电镀层)9b和电镀层(金属板连接用电镀层)9c，所述电镀层9b形成于印模焊垫7D2主面(上表面)中的搭载有半导体芯片4PL的区域，所述电镀层9c形成于印模焊垫7D2主面(上表面)中的接合有金属板8A的区域。此外，电镀层9还具有电镀层(驱动器芯片连接用电镀层)9d，所述电镀层9d形成于印模焊垫7D3主面(上表面)中的搭载有半导体芯片4D的区域。并且，电镀层9还具有电镀层(第2电镀层)9e1和电镀层(第2电镀层)9e2，所述电镀层9e1形成于引线布线7LB的主面(上表面)中的接合有金属板8B的第2部分8B2的区域，所述电镀层9e2形成于引线布线7LB的主面(上表面)中的接合有金属板8B的第3部分8B3的区域。电镀层9还具有电镀层9f，所述电镀层9f形成于引线7L的主面(上表面)中的连接有导线WA的区域。即电镀层9具有电镀层9a，9b，9c，9d，9e1，9e2，9f。
下面将进行详细说明，在印模焊垫7D2的主面(上表面)，电镀层(低边芯片连接用电镀层)9b和电镀层(金属板连接用电镀层)9c经由没有形成电镀层9的区域来互相隔开。并且，在引线布线7LB的主面(上表面)中，电镀层(第1电镀层)9e1和电镀层(第2电镀层)9e2经由没有形成电镀层9的区域来互相隔开。
印模焊垫7D1～7D3、引线7L和引线布线7LB通过金属材料来形成，但是从容易加工、热传导性高、以及比较廉价的这一点上来看，最好是以铜(Cu)或铜(Cu)合金来形成。并且，如果以同样的金属材料(最好是铜或是铜合金)来形成印模焊垫7D1～7D3、引线7L和引线布线7LB，就能够使用同样的引线框架(对应于后述的引线框架51)来制造半导体器件SM1，因此更为理想。然而，由于铜(Cu)或铜(Cu)合金的焊锡可湿性不佳，所以最好在焊接前预先在焊锡接合部形成电镀层9。在印模焊垫7D1～7D3及引线布线7LB被形成的电镀层9，比在印模焊垫7D1～7D3中的没有形成电镀层9的区域，其焊锡可湿性良好。
在此，将经由焊锡进行的连接(接合)称为焊接。由于在本实施方式中，后述的附着层11a，11b，11c由焊锡形成，半导体芯片4PH，4PL，4D分别被焊接到印模焊垫7D1，7D2，7D3(电镀层9a，9b，9d)上。并且，如后所述，金属板8A被焊接到半导体芯片4PH的焊垫12S1，12S2和印模焊垫7D2(电镀层9c)，金属板8B被焊接到半导体芯片4PL的焊垫15S1～15S3与引线布线7LB(电镀层9e1，9e2)。
能够用银(Ag)电镀层、镍-钯(Ni-Pd)电镀层、金(Au)电镀层或镍(Ni)电镀层等作为电镀层9，从提高焊锡可湿性的观点来考虑，最好是银(Ag)电镀层或金(Au)电镀层，但是如果同时考虑低成本化，则银(Ag)电镀层最为理想。电镀层9的厚度如为2～3μm左右。
经由在印模焊垫7D1～7D3及引线布线7LB的主面设置电镀层9(9a，9b，9c，9d，9e1，9e2)，在印模焊垫7D1～7D3及引线布线7LB中，能够抑制连接半导体芯片4D，4PH，4PL和金属板8A，8B、以及印模焊垫7D1～7D3和引线布线7LB的焊锡可湿性扩展。藉此，能够提高半导体芯片4D，4PH，4PL和金属板8A，8B、以及印模焊垫7D1～7D3和引线布线7LB的附着性。
并且，经由在引线7L的主面的与导线WA接触的区域设置电镀层9(9f)，能够提高导线WA和引线7L的压接稳定性。
另外，所述印模焊垫7D1～7D3、引线布线7LB及引线7L背面侧的一部分，其总厚度(与其它部分相比)变得相对薄。为此，封装PA的密封材料(密封树脂材料)渗入印模焊垫7D1～7D3、引线布线7LB及引线7L背面侧的薄的部分。藉此，由于能够提高印模焊垫7D1～7D3、引线布线7LB及引线7L和封装PA的密封材料(密封树脂材料)的贴紧性，从而能够降低或是防止印模焊垫7D1～7D3、引线布线7LB及引线7L的剥离和变形不良。特别是在面积最大的印模焊垫7D2的外围，在与引线布线7LB的相对部及与两个印模焊垫7D1，7D3的相对部形成了凹凸状的图案。藉此，能够提高印模焊垫7D2和封装PA的密封材料的贴紧性，从而能够降低或防止面积最大的印模焊垫7D2的剥离或变形不良。
并且，在封装PA的背面(底部)，虽然引线7L的底部及印模焊垫7D1，7D2，7D3的底部露出，但是，在封装PA的背面露出的引线7L的底部及印模焊垫7D1，7D2，7D3的底部上，形成有电镀层10。所述电镀层10为封装PA形成后形成的电镀层，最好是焊锡电镀层。电镀层10被设置为：在将半导体器件SM1组装到后述的布线衬底41等时，将在封装PA背面露出的引线7L的底部及印模焊垫7D1，7D2，7D3的底部容易焊接到后述的布线衬底41的布线42a～42d。另一方面，所述电镀层9，是在封装PA形成前(半导体芯片4D，4PH，4PL的晶粒接合(die bonding)前)形成的电镀层，被形成于印模焊垫7D1，7D2，7D3、引线布线7LB及引线7L的上表面，为封装PA所覆盖(即被密封在封装PA内)。有关电镀层9将在下面进行更详细的说明。
印模焊垫(高边用芯片搭载部)7D1被形成为第1方向X的长度长于第2方向Y的长度的平面矩状。在印模焊垫7D1的互相交叉的两边(沿着封装PA外围的两边)，所述多条引线7L中的多条引线7L1沿着互相交叉的两边被一体连接。即印模焊垫7D1和多条引线7L1一体地形成于所述多条引线7L1中电连接有所述引脚ET1，使得供给有所述高电位的输入电源VIN。
在所述印模焊垫7D1的主面(上表面)上，在所述功率晶体管用的半导体芯片(半导体芯片)4PH的主面(表面、上表面)朝上且背面(下表面)朝向印模焊垫7D1的状态下进行搭载。
半导体芯片4PH被形成为比所述半导体芯片4D还要细长的平面长方状，以使半导体芯片4PH的长边沿着印模焊垫7D1的长度方向来配置。半导体芯片4PH的平面面积大于半导体芯片4D的平面面积。并且，半导体芯片4PH的长边及短边的总和大于所述半导体芯片4D的长边及短边的总和。
所述半导体芯片4PH的背面的电极经由导电性的附着层(焊锡)11a接合到印模焊垫7D1并被电连接。所述半导体芯片4PH背面的电极电连接到形成于半导体芯片4PH内的所述高边用的功率金氧半QH1的漏电极D。即半导体芯片4PH背面的电极，与所述高边用的功率金氧半QH1的漏电极对应，后述的背面电极BE与此对应。所述附着层11a和后述的附着层11b，11c，是根据焊锡来形成的，能够使用如铅(Pb)-锡(Sn)类的焊锡。
并且，在所述半导体芯片4PH的主面(表面、上表面)上配置了栅电极用的接合焊垫(以下简称为焊垫)12G、源电极用的焊垫12S1，12S2，12S3，12S4。其中，栅电极用的焊垫12G、与源电极用的焊垫12S3，12S4为导线WA连接用的电极(焊垫电极、电极焊垫)，源电极用的焊垫12S1，12S2是金属板8A连接用的电极(焊垫电极、电极焊垫)。
半导体芯片4PH的栅电极用的焊垫12G被电连接到形成于半导体芯片4PH内的所述高边用的功率金氧半QH1的栅电极。即半导体芯片4PH的栅电极用的焊垫12G与所述高边用的功率金氧半QH1的栅电极用焊垫(接合焊垫)对应。所述栅电极用的焊垫12G被配置在半导体芯片4PH的长度方向的一端侧(与半导体芯片4D相对的一侧的端部)。半导体芯片4PH，以所述栅电极用的焊垫12G朝向所述半导体芯片4D一侧的状态来配置。栅电极用的焊垫12G经由导线WA(单数或复数)与半导体芯片4D的主面的焊垫13A电连接。导线WA由如金(Au)等的金属细线来形成。
半导体芯片4PH的源电极用的焊垫12S1，12S2，12S3，12S4电连接到在半导体芯片4PH内形成的所述高边用的功率金氧半QH1的源极S。即半导体芯片4PH的源电极用的焊垫12S1，12S2，12S3，12S4与所述高边用的功率金氧半QH1的源电极用焊垫(接合焊垫)对应。源电极用的焊垫12S1，12S2大于所述栅电极用的焊垫12G和源电极用的焊垫12S3，12S4，被形成为沿着半导体芯片4PH的长度方向(第1方向X)延伸的长方形。另一方面，源电极用的焊垫12S3，12S4，被配置在配置有所述栅电极用的焊垫12G的半导体芯片4PH的长度方向的一端侧(与半导体芯片4D相对的一侧的端部)。源电极用的焊垫12S1，12S2，12S3，12S4彼此根据半导体芯片4PH的最上层的保护膜(绝缘膜、与后述的保护膜32对应)被分离，但是如后所述，在保护膜(半导体芯片4PH的最上层的保护膜)的下层一体形成且电连接。
半导体芯片4PH的源电极用的焊垫12S1，12S2(即所述高边用的功率金氧半QH1的源极S)经由金属板(高边用金属板)8A电连接到印模焊垫7D2。藉此，与以导线来连接半导体芯片4PH的源电极用的焊垫12S1，12S2、和印模焊垫7D2时相比，能够降低高边用的功率金氧半QH1的导通电阻。因此，能够降低封装电阻，从而能够降低导通损失。
并且，金属板8A经由导电性的附着层(焊锡)11b接合到在半导体芯片4PH的源电极用的焊垫12S1，12S2，12S3，12S4当中的焊垫12S1，12S2，而在焊垫12S3，12S4则未被接合(以附着层11b接合)。然而，如上所述，焊垫12S1，12S2，12S3，12S4由于在保护膜(半导体芯片4PH的最上层的保护膜)的下层被一体形成而被电连接，因此，焊垫12S3，12S4也经由焊垫12S1，12S2而与金属板8A电连接，还经由金属板8A成为与印模焊垫7D2电连接的状态。
所述金属板8A如以铜(Cu)、铜(Cu)合金、铝(Al)或是铝(Al)合金之类的导电性及热传导性高的金属(金属材料)来形成，如果从容易加工、热传导性高、以及比较廉价这些方面来考虑，以铜(Cu)或铜(Cu)合金来形成金属板8A，则更为理想。像这样地，通过使用比金廉价的金属材料所形成的金属板8A来取代以金(Au)形成的导线，能够降低半导体器件SM1的成本。金属板8A的第1方向X和第2方向Y的尺寸(宽度)，分别大于导线WA的直径。金属板8A具有如下的第1部分8A1、第2部分8A2和第3部分8A3。
第1部分(芯片接触部、高边芯片接触部)8A1经由导电性的附着层11b与源电极用的焊垫12S1，12S2接合而被电连接的部分，例如是矩状。如图7及图9所示，从断面来看，第1部分8A1以沿着半导体芯片4PH的主面的方式平坦地形成。
第2部分(搭载部接触部、芯片搭载部接触部)8A2为经由导电性的附着层(焊锡)11c与印模焊垫7D2(更具体来说是在印模焊垫7D2的上表面所设置的电镀层9c)接合而电连接的部分。第2部分8A2，与印模焊垫7D2的一部分(形成有电镀层9c的区域)平面重合。如图7所示，从断面看来，第2部分8A2以沿着印模焊垫7D2主面的方式平坦地形成。
第3部分(中间部)8A3连接第1部分8A1和第2部分8A2(联接)的部分。第3部分8A3从第1部分8A1的长边沿着与所述长边交叉的第2方向Y延伸，并跨过半导体芯片4PH的长边延伸到(沿着延伸)印模焊垫7D2上的第2部分8A2。即第3部分8A3及第2部分8A2，以与第1部分8A1和印模焊垫7D2(电镀层9c)连接的方式，设置成从第1部分8A1的长边一侧沿着第2方向Y来延伸。
并且，第3部分8A3，如图7所示，从断面来看在半导体芯片4PH和印模焊垫7D2之间，远离半导体芯片4PH的主面而高于第1部分8A1及第2部分8A2的高度。藉此，附着层11b的材料将难以漏出到半导体芯片4PH的侧面侧，因此，能够降低因附着层11b的材料造成的半导体芯片4PH的主面(源极S)和背面(漏极D)的导通不良。
并且，在此所说的高度是指以印模焊垫7D1～7D3的背面为基准从那里朝向封装PA的厚度方向(相对于半导体芯片4PH的主面垂直交叉的方向)而隔开的位置为止的距离。并且，所述附着层11b，11c是用与所述附着层11a同样材料(即焊锡)来形成。
半导体芯片4PH及半导体芯片4PL是平面矩状，各自具有一组长边和与此交叉的一组短边，半导体芯片4PH和半导体芯片4PL的彼此长边互相相对，金属板8A则被配置为与和半导体芯片4PL相对的半导体芯片4PH的长边交叉。
所述金属板8A被配置成覆盖发热源的半导体芯片4PH的主面的一部分。藉此，半导体芯片4PH为金属板8A和印模焊垫7D1所夹。即半导体芯片4PH所产生的热，除了从半导体芯片4PH的背面经由印模焊垫7D1扩散之外，也从半导体芯片4PH的主面经由金属板8A来扩散。其结果是能提高半导体芯片4PH所产生的热的扩散性。
但是，金属板8A的第1部分8A1的面积，比起半导体芯片4PH的主面的面积或是比起源电极用的焊垫12S1，12S2的配置区域的总面积都小。并且，金属板8A被配置为：第1部分8A1收容在半导体芯片4PH的主面内、而不会露出到半导体芯片4PH的外侧。通过使金属板8A的所述第1部分8A1面积小于半导体芯片4PH的主面的面积或是源电极用的焊垫12S1，12S2的配置区域的面积，能够避免附着层11b的材料渗漏到半导体芯片4PH的侧面侧，从而能够降低附着层11b的材料所造成的半导体芯片4PH的主面(源极S)和背面(漏极D)的导通不良。
另外，使半导体芯片4PH的四个角不会被金属板8A所覆盖。即半导体芯片4PH的四个角的正上方并没配置有金属板8A，使半导体芯片4PH的四个角从金属板8A露出。藉此，在金属板8A的接合后的外观检查中，能够以半导体芯片4PH的四个角来观测连接金属板8A和半导体芯片4PH的附着层11b的情况。结果能提高半导体器件SM1的可靠性及成品率。
并且，半导体芯片4PH的源电极用的焊垫12S3(即所述高边用的功率金氧半QH1的源极S)经由导线WA(单数或是复数)与半导体芯片4D的主面的焊垫13B电连接。即导线WA的一端被接合到半导体芯片4PH的源电极用的焊垫12S3，导线WA的另一端被接合到半导体芯片4D的焊垫13B。并且，半导体芯片4PH的源电极用的焊垫12S4经由导线WA(单数或是复数)与多条引线7L当中的、没有与印模焊垫7D1，7D2，7D3连结的引线7L5的一条电连接。
并且，半导体芯片4PH的源电极用的焊垫12S1，12S2接合有金属板8A，与导线WA没有连接。然而，如上所述，源电极用的焊垫12S1，12S2，12S3，12S4，由于是在保护膜(半导体芯片4PH的最上层的保护膜)的下层被一体形成而电连接，因此焊垫12S1，12S2也经由焊垫12S3与被连接到焊垫12S3的导线WA电连接，并经由所述导线WA成为与半导体芯片4D的焊垫13B电连接的状态。
印模焊垫(低边用芯片搭载部)7D2被形成为第1方向X的长度长于第2方向Y的长度的平面矩形。在印模焊垫7D2，一体性地连接有所述多条引线7L当中的多条引线7L2。即印模焊垫7D2和多条引线7L2被一体形成于所述多条引线7L2上电连接所述输出节点N。
所述印模焊垫7D2的主面(上表面)上，所述功率晶体管用的半导体芯片4PL在主面(表面、上表面)朝上且背面(底部)朝向印模焊垫7D2的状态下被搭载。
半导体芯片4PL被形成为平面长方形，被配置为半导体芯片4PL的长边沿着印模焊垫7D2的长度方向。半导体芯片4PL的平面面积比所述半导体芯片4PH及半导体芯片4D的各个平面面积都大。并且，半导体芯片4PL的长边及短边都大于所述半导体芯片4PH的长边及短边。
所述半导体芯片4PL背面的电极，经由导电性的附着层11a与印模焊垫7D2接合而电连接。所述半导体芯片4PL背面的电极，被电连接到在半导体芯片4PL内所形成的所述低边用的功率金氧半QL1的漏电极D。即：半导体芯片4PL背面的电极与所述低边用的功率金氧半QL1的漏电极对应，后述的背面电极BE与此对应。
并且，在所述半导体芯片4PL的主面(表面、上表面)上，配置了栅电极用的接合焊垫(以下简称为焊垫)15G、和源电极用的焊垫15S1，15S2，15S3，15S4。其中，栅电极用的焊垫15G和源电极用的焊垫15S4是导线WA连接用的电极(焊垫电极、电极焊垫)，源电极用的焊垫15S1，15S2，15S3是金属板8B连接用的电极(焊垫电极、电极焊垫)。
半导体芯片4PL的栅电极用的焊垫15G电连接到在半导体芯片4PL内形成的所述低边用的功率金氧半QL1的栅电极。即半导体芯片4PL的栅电极用的焊垫15G与所述低边用的功率金氧半QL1的栅电极焊垫(接合焊垫)对应。所述栅电极用的焊垫15G，被配置在半导体芯片4PL的长度方向的一端侧的角部附近。半导体芯片4PL被配置成使所述栅电极用的焊垫15G朝向所述半导体芯片4D一侧的状态。栅电极用的焊垫15G，经由导线WA(单数或是复数)与所述半导体芯片4D的主面的焊垫13C电连接。
半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3，15S4，与在半导体芯片4PL内所形成的所述低边用的功率金氧半QL1的源极S电连接。即：半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3，15S4与所述低边用的功率金氧半QL1的源电极用焊垫(接合焊垫)对应。源电极用的焊垫15S1，15S2，15S3大于所述栅电极用的焊垫15G和源电极用的焊垫15S4，被形成为沿着半导体芯片4PL的长度方向(第1方向X)延伸的长方形。另一方面，源电极用的焊垫15S4，被配置在配置有所述栅电极用的焊垫15G的半导体芯片4PL的长度方向的一端侧的角部附近。虽然源电极用的焊垫15S1，15S2，15S3，15S4彼此根据半导体芯片4PL的最上层的保护膜(绝缘膜，对应后述的保护膜32)而被分离，但是如后所述，在保护膜(半导体芯片4PL的最上层的保护膜)的下层被一体形成并电连接。
源电极用的焊垫15S1，15S2，15S3(即所述低边用的功率金氧半QL1的源极S)，经由金属板(低边用金属板)8B与引线布线7LB电连接。藉此，与以导线来连接源电极用的焊垫15S1，15S2，15S3和引线布线7LB的情况相比，能够降低低边用的功率金氧半QL1的导通电阻。因此，能够降低封装电阻，而能够降低导通损失。
另外，金属板8B经由导电性的附着层11b被接合到半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3，15S4当中的焊垫15S1，15S2，15S3，而没有与焊垫15S4接合(经由附着层11b接合)。然而，如上所述，由于焊垫15S1，15S2，15S3，15S4在保护膜(半导体芯片4PL的最上层的保护膜)的下层一体形成并电连接，因此，焊垫15S4也经由焊垫15S1，15S2，15S3而与金属板8B电连接，而且还经由金属板8B成为与引线布线7LB电连接的状态。
所述金属板8B最好是以与所述金属板8A同样的材料(金属材料)来形成，如以铜(Cu)、铜(Cu)合金、铝(Al)或是铝(Al)合金等之类的导电性及热传导性高的金属来形成。与所述金属板8A同样，如果从容易加工、热传导性高、以及比较廉价这些方面来考虑，以铜(Cu)或是铜(Cu)合金来形成金属板8B将更为理想。像这样通过使用比金廉价的金属材料所形成的金属板8B来取代用金(Au)所形成的导线，能够降低半导体器件SM1的成本。金属板8B的第1方向X和第2方向Y的尺寸(宽度)都大于导线WA的直径。并且，金属板8B的平面面积也大于金属板8A的平面面积。金属板8B具有如下的第1部分8B1、第2部分8B2、第3部分8B3、第4部分8B4、以及第5部分8B5。
第1部分(芯片接触部、低边芯片接触部)8B1，是经由导电性的附着层11b与源电极用的焊垫15S1，15S2，15S3接合并电连接的部分，如为矩形。如图7及图8所示，从断面来看，第1部分8B1以沿着半导体芯片4PL的主面的方式平坦地形成。
第2部分(第1接触部)8B2及第3部分(第2接触部)8B3分别为经由导电性的附着层11c而与引线布线7LB(更具体来说就是在印模焊垫7D2上表面设置的电镀层9e1，9e2)接合并电连接的部分。第2部分8B2及第3部分8B3分别与引线布线7LB的一部分(形成有电镀层9e1，9e2的区域)平面重合。如图7及图8所示，从断面来看，第2部分8B2及第3部分8B3以沿着引线布线7LB的主面的方式平坦地形成。
第4部分(第1中间部)8B4为连接第1部分(低边芯片接触部)8B1和第2部分(第1接触部)8B2(联结)的部分，第5部分(第2中间部)8B5为连接第1部分(低边芯片接触部)8B1和第3部分(第2接触部)8B3(联结)的部分。第4部分8B4从第1部分8B1沿着与其短边交叉的第1方向X延伸，并跨过半导体芯片4PL的短边、延伸到引线布线7LB上的第2部分8B2。第5部分8B5从第1部分8B1的长边沿着与其长边交叉的第2方向Y延伸，并跨过半导体芯片4PL的长边延伸到引线布线7LB上的第3部分8B3。
即第4部分8B4及第2部分8B2以连接第1部分8B1和引线布线7LB(电镀层9e1)的方式，被设置成从第1部分8B1的短边一侧沿着第1方向X延伸。并且，第5部分8B5及第3部分8B3，以连接第1部分8B1和引线布线7LB(电镀层9e2)的方式，被设置成从第1部分8B1的长边一侧沿着第2方向Y延伸。
并且，第4部分8B4及第5部分8B5如图7及图8所示，从断面来看，在半导体芯片4PL和引线布线7LB之间，为了远离半导体芯片4PL的主面而使其高度高于第1部分8B1的高度。藉此，附着层11b的材料将难以漏出到半导体芯片4PL侧面侧，从而能够降低附着层11b的材料所造成的半导体芯片4PL的主面(源极S)和背面(漏极D)的导通不良。
所述金属板8B被配置成覆盖发热起源的半导体芯片4PL的主面的一部分。藉此，半导体芯片4PL，被金属板8B和印模焊垫7D2所夹。即在半导体芯片4PL产生的热，被除了从半导体芯片4PL背面经由印模焊垫7D2扩散之外，也从半导体芯片4PL的主面经由金属板8B扩散。结果能提高半导体芯片4PL产生的热的扩散性。
但是，金属板8B的第1部分8B1的面积比半导体芯片4PL的主面的面积、或是源电极用的焊垫15S1，15S2，15S3配置区域的总面积都小。并且，金属板8B被配置成使第1部分8B1收容在半导体芯片4PL的主面内而不会露出到半导体芯片4PL的外侧。藉此，由于可以避免附着层11b的材料渗漏到半导体芯片4PL的侧面侧，从而能够降低附着层11b的材料所造成的半导体芯片4PL的主面(源极S)和背面(漏极D)的导通不良。
并且，半导体芯片4PL的四个角不会被金属板8B所覆盖。即在半导体芯片4PL的四个角的正上方并未配置有金属板8B，半导体芯片4PL的四个角从金属板8B露出。藉此，在金属板8B的接合后的外观检查中，能从半导体芯片4PL的四个角来观测连接金属板8B和半导体芯片4PL的附着层11b的情况。结果能提高半导体器件SM1的可靠性及成品率。
并且，半导体芯片4PL的源电极用的焊垫15S4(即所述低边用的功率金氧半QL1的源极S)，经由导线WA(单数或是复数)与所述半导体芯片4D的主面的焊垫13D电连接。即：导线WA的一端与半导体芯片4PL的源电极用的焊垫15S4接合，导线WA的另一端与半导体芯片4D的焊垫13D接合。
另外，半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3，15S4当中，焊垫15S4与导线WA连接，焊垫15S1，15S2，15S3与金属板8B连接而与导线WA没有连接。然而，如上所述，源电极用的焊垫15S1，15S2，15S3，15S4由于在保护膜(半导体芯片4PL的最上层的保护膜)的下层一体地形成并被电连接，因此，焊垫15S1，15S2，15S3也经由焊垫15S4而与和焊垫15S4连接的导线WA电连接，而且还经由所述导线WA成为与半导体芯片4D的焊垫13D电连接的状态。
所述引线布线7LB以偏离印模焊垫7D2的状态邻接配置在印模焊垫7D2的一个角部的附近。使得引线布线7LB的平面形状为沿着夹着印模焊垫7D2的一个角部交叉的短边和长边延伸的平面L字形图案。藉此，由于能够缩短主电路的电流路径，从而能够降低电感。因此，能够提高半导体器件SM1的电特性。
并且，在引线布线7LB一体地连接有所述多条引线7L当中的多条引线7L3。即引线布线7LB和多条引线7L3为一体地形成。所述多条引线7L3与所述引脚ET2电连接并被供给所述基准电位GND。因此，能够将引线布线7LB及与其一体地连接的多条引线7L3视为接地电位供给用的接地引脚部。
如上所述，经由将多条引线7L3汇集连接到引线布线7LB，与将多条引线7L3分割的情况相比能够增加其体积，因此能够降低布线电阻，并能够强化基准电位GND。所述结构是考虑了低边用的功率金氧半QL1的源极侧的导通电阻增大对开关损失增大带来很大影响的结构。即：根据所述结构，能够降低功率金氧半QL1的源极侧的导通电阻，从而能够降低功率金氧半QL1的导通损失。因此，能够提高非绝缘型DC-DC转换器1的电压转换效率。并且，由于能够强化基准电位GND，因此能够提高非绝缘型DC-DC转换器1的动作稳定性。
所述印模焊垫(驱动器用芯片搭载部)7D3还被形成为平面的略矩形状。在所述印模焊垫7D3一体地连接有所述多条引线7L当中的多条引线7L4。即印模焊垫7D3和多条引线7L4为一体地形成于所述印模焊垫7D3的主面(上表面)上，并使形成有所述驱动器电路DR1，DR2的半导体芯片4D以主面(表面、上表面)朝上且背面(底部)朝向印模焊垫7D3的状态下来搭载。
所述半导体芯片4D也被形成为平面矩状。三个半导体芯片4PH，4PL，4D各自的中心被配置为偏离封装PA的中心。在半导体芯片4D的主面所形成的焊垫当中，以导线WA与半导体芯片4PH(功率金氧半QH1)连接的焊垫13A，13B，在半导体芯片4D的主面沿着与半导体芯片4PH邻接的一侧的边来配置，以导线WA与半导体芯片4PL(功率金氧半QL1)连接的焊垫13C，13D，在半导体芯片4D的主面中沿着与半导体芯片4PL邻接的一侧的边来配置。藉此，能够进一步地缩短导线WA的长度，因此，能够进一步地降低布线路径上所产生的寄生电感。
另外，半导体芯片4D被配置成：半导体芯片4D和半导体芯片4PH的距离短于半导体芯片4D和半导体芯片4PL的距离。并且，电连接半导体芯片4D和半导体芯片4PH(功率金氧半QH1源极、栅极)的导线WA的长度比电连接半导体芯片4D和半导体芯片4PL(功率金氧半QL1源极、栅极)的导线WA短。藉此，能够降低半导体芯片4PH的开关损失。
另外，在半导体芯片4D的主面，除了所述焊垫13A～13D之外，还配置有驱动器电路DR1，DR2的各个信号输入、或是信号输出电极用的焊垫13E和基准电位GND电极用的焊垫13F。所述焊垫13E，经由多条的导线WA与多条引线7L中没有连接印模焊垫7D1，7D2，7D3的引线7L5电连接。并且，焊垫13F经由多条的导线WA与所述引线7L4(7L)电连接。
基于以下原因，所述的半导体芯片4D，4PH，4PL的平面面积存在着差异。即：具有驱动器电路DR1，DR2的半导体芯片4D，由于是作为控制功率金氧半QH1，QL1的栅极的控制电路，因此考虑封装整体的尺寸而尽可能地缩小其外形尺寸。对此，在功率金氧半QH1，QL1尽可能降低晶体管内上产生的导通电阻。为了降低导通电阻，能够通过扩大每单位晶体管单元面积的信道宽度来实现。因此，半导体芯片4PH，4PL的外形尺寸被设置为大于半导体芯片4D的外形尺寸。并且，如图2所示，低边用的功率金氧半QL1的导通时间长于高边用的功率金氧半QH1，因此比起功率金氧半QH1导通电阻，必须进一步降低功率金氧半QL1的导通电阻。因此，半导体芯片4PL的外形尺寸被形成为大于半导体芯片4PH的外形尺寸。
接下来，说明有关形成有所述功率金氧半QH1的半导体芯片4PH、及形成有所述功率金氧半QL1的半导体芯片4PL的结构。
图16为半导体芯片4PH或半导体芯片4PL的主要部分的剖面图。图17为半导体芯片4PH或半导体芯片4PL的其它主要部分的剖面图，所示的是比绝缘膜28还上层的结构。图18是在图17附加了金属板8A(半导体芯片4PL时为金属板8B)和导线WA的剖面图。另外，参照图16～图18，对半导体芯片4PH的结构进行如下说明，说明的内容基本上也可适用于半导体芯片4PL的结构说明，这样的情况下，只要将半导体芯片4PH、功率金氧半QH1、焊垫12G和将焊垫12S1～12S4分别替换为半导体芯片4PL、功率金氧半QL1、焊垫15G和焊垫15S1～15S4即可。
所述功率金氧半QH1形成于构成半导体芯片4PH的半导体衬底(以下简称为衬底)21的主面。如图16所示，衬底21具有导入了如砷(As)的n+型的单结晶硅等所构成的衬底本体(半导体衬底、半导体芯片)21a、和在衬底本体21a的主面上形成的如由n-型的硅单结晶组成的磊晶层(epitaxial layer)(半导体层)21b。因此，衬底21即所谓的磊晶晶片。在所述磊晶层21b的主面形成有如由氧化硅等组成的场效绝缘膜(组件分离区域)22。在所述场效绝缘膜22和在其下层的p型阱(well)PWL1所围起的有源区域形成了构成功率金氧半QH1的多个单位晶体管单元，功率金氧半QH1由这些多个单位晶体管单元所并列连接而形成。各单位晶体管单元以如用沟槽式(trench)栅极构造的n通道型的功率金氧半来形成。
所述衬底本体21a以及磊晶层21b具有作为所述单位晶体管单元的漏电极区域的功能。在衬底21(半导体芯片4PH)的背面形成有漏电极用的背面电极(背面漏电极、漏电极)BE。所述背面电极BE，如从衬底21背面按顺序来层迭钛(Ti)层、镍(Ni)层及金(Au)层形成于所述半导体器件SM1中，半导体芯片4PH的所述背面电极BE，经由所述附着层11a与所述印模焊垫7D1(电镀层9a)接合而被电连接。另一方面，为半导体芯片4PL时，半导体芯片4PL的背面电极BE经由所述附着层11a与所述印模焊垫7D2(电镀层9b)接合而被电连接。
并且，在磊晶层21b内形成的p型半导体区域23具有作为所述单位晶体管单元的信道形成区域的功能。并且，在所述p型半导体区域23的上部形成的n+型的半导体区域24具有作为所述单位晶体管单元的源极区域的功能。因此，半导体区域24是源极用的半导体区域。
并且，在衬底21形成有从其主面沿衬底21厚度方向延伸的沟槽25。沟槽25被形成为从n+型的半导体区域24的上表面贯通n+型的半导体区域24及p型的半导体区域23，而在其下层的磊晶层21b内终止。在所述沟槽25的底面及侧面形成有如由氧化硅构成的栅极绝缘膜26。并且，在沟槽25内部，经由所述栅极绝缘膜26填埋有栅电极27。栅电极27由如添加有n型杂质(如磷)的多晶硅膜构成。栅电极27具有作为所述单位晶体管单元的栅电极的功能。在场效绝缘膜22上的一部分，也形成有与栅电极27同一层的导电性膜构成的栅极引出用的布线部27a，栅电极27和栅极引出用的布线部27a被一体地形成且被互相电连接。另外，在图16的剖面图中没有显示出的区域中，栅电极27和栅极引出用的布线部27a被一体地连接。栅极引出用的布线部27a，经由其上覆盖的所述绝缘膜28上形成的接触孔29a与栅极布线30G电连接。
另一方面，源极布线30S经由在绝缘膜28所形成的接触孔29b与源极用的n+型的半导体区域24被电连接。并且，所述源极布线30S，与在p型的半导体区域23的上部而与n+型的半导体区域24邻接形成的p+型的半导体区域31电连接，藉此，与所述通道形成用的p型半导体区域23电连接。栅极布线30G和源极布线30S以在形成有接触孔29a，29b的绝缘膜28上形成用于填埋接触孔29a，29b的方式形成金属膜、如形成铝膜(或是铝合金膜)，而能够通过将所述金属膜(铝膜或是铝合金膜)加以图案化而形成。因此，栅极布线30G和源极布线30S由铝膜或是由铝合金膜等构成。
栅极布线30G和源极布线30S是被由聚亚酰胺树脂(polyimide)等构成的保护膜(绝缘膜)32所覆盖。所述保护膜32为半导体芯片4PH的最上层的膜(绝缘膜)。
在保护膜32的一部分形成开口部33以使其下层的栅极布线30G和源极布线30S的一部分露出，从所述开口部33露出的栅极布线30G的部分为栅电极用的所述焊垫12G，从开口部33露出的源极布线30S的部分为源电极用的所述焊垫12S1，12S2，12S3，12S4。如上所述，源电极用的焊垫12S1，12S2，12S3，12S4为最上层的保护膜32所分离，但是，经由源极布线30S互相电连接。
在焊垫12G，12S1，12S2，12S3，12S4的上表面(即在开口部33的底部露出的栅极布线30G的部分及源极布线30S的部分上)，以电镀法等形成金属层34。金属层34由在栅极布线30G和源极布线30S上所形成的金属层34a、以及由在其上形成的金属层34b的层积膜所形成。下层的金属层34a，由如镍(Ni)构成，主要具有抑制或是防止其基础的栅极布线30G和源极布线30S的铝氧化的功能。并且，其上层的金属层34b如由金(Au)构成，主要具有抑制或是防止其基础的金属层34a的镍氧化的功能。
在半导体器件SM1中，如图18所示，经由附着层11b将金属板8A接合到半导体芯片4PH的焊垫12S1，12S2，导线WA被连接到半导体芯片4PH的焊垫12G，12S4。另一方面，半导体芯片4PL经由附着层11b将金属板8B接合到半导体芯片4PL的焊垫15S1，15S2，15S3，导线WA则被连接到半导体芯片4PL的焊垫15G。
经由在焊垫12G，12S1，12S2，12S3，12S4的上表面形成了金属层34，能够抑制或是防止栅极布线30G和源极布线30S上的铝的表面的氧化。因此，能够提高附着层11b对焊垫12S1，12S2的附着性，从而能够提高金属板8A和焊垫12S1，12S2的附着力。并且，能够回避在金属板8A和焊垫12S1，12S2的连接部分的电阻值增大。
像这样的高边用的功率金氧半QH1的单位晶体管的工作电流，沿着栅电极27的侧面(即沟槽25的侧面)在漏电极用的磊晶层21b和源极用的n+型的半导体区域24之间朝衬底21的厚度方向流动。即在沿着半导体芯片4PH的厚度方向来形成通道。
如上所述，半导体芯片4PH，4PL为形成了具有沟槽型栅极结构的纵型金氧半场效晶体管(功率金氧半场效晶体管)的半导体芯片。在此，所谓纵型的金氧半场效晶体管为与源极漏电极之间的电流在半导体衬底(衬底21)的厚度方向(与半导体衬底的主面大体上垂直的方向)流过的金氧半场效晶体管对应。
其次，图19为构成所述非绝缘型DC-DC转换器1的电子部件的组装例子的主要部分平面图，图20为从箭形符号40表示的方向来看图19的非绝缘型DC-DC转换器1的侧面图。
布线衬底41由如印刷线路板构成，在主面搭载有封装PA、PF、PG及芯片零部件CA、CB、CC。另外，为了更清楚布线衬底41的布线42a～42d的情况，在图19将封装PA进行了透视处理。并且，虽然图19为平面图，但是为了使附图简单易懂，在布线衬底41的布线42a、42b、42c、42d、42e付上剖面线。
在封装PF形成有所述控制电路3，在封装PG形成有所述负荷LD。在芯片零部件CA形成有所述线圈L，在芯片零部件CB形成有所述输入电容器Cin，在芯片零部件CC形成有所述输出电容器Cout。
输入电源VIN的供给用的引脚ET1经由布线衬底41的布线42a与封装PA(半导体器件SM1)的引线7L1及印模焊垫7D1电连接。基准电位GND的供给用的引脚ET2经由布线衬底41的布线42b与封装PA(半导体器件SM1)的引线7L3电连接。在布线42a、42b之间电连接有芯片零部件CB(输入电容器Cin)。
在封装PA(半导体器件SM1)的引线7L5，经由布线衬底41的布线42c与封装PF(控制电路3)的引线(引脚)43电连接。作为封装PA(半导体器件SM1)的输出用的引脚的引线7L2及印模焊垫7D2，经由布线衬底41的布线42d与芯片零部件CA(线圈L)的一端电连接。芯片零部件CA(线圈L)的其它端与布线衬底41的布线42e电连接。
在所述布线42e电连接有封装PG(负荷LD)的输入用的引线(引脚)。封装PG(负荷LD)的基准电位用的引线(引脚)与所述布线42b电连接。并且，在布线42b，42e之间电连接有所述芯片零部件CC(输出电容器Cout)。
并且，半导体器件SM1被焊锡组装到布线衬底41。即在半导体器件SM1背面(底部)露出的引线7L和印模焊垫7D1，7D2经由焊锡与布线衬底41的布线42a～42d接合并电连接。在将半导体器件SM1焊锡组装到布线衬底41时的焊锡回流时，为了不使构成半导体器件SM1的附着层11a，11b，11c的焊锡溶融，最好预先将构成半导体器件SM1内的附着层11a，11b，11c的焊锡的熔点设为高于将半导体器件SM1焊锡组装到布线衬底41时的焊锡回流温度。如通过高熔点焊锡(如熔点320℃左右)来构成所述附着层11a，11b，11c，而在使得将半导体器件SM1焊锡组装到布线衬底41时的焊锡回流温度设为260℃左右即可。藉此，更能提高组装到布线衬底41后的半导体器件SM1的可靠性。
下面说明有关本实施方式的半导体器件SM1的制造方法的一例。
图21为表示本实施方式的半导体器件SM1工序的一个例子的工序流程图(工序流程图)。图22及图23为本实施方式的半导体器件制造时所使用的引线框架51的平面图(俯视图)。图24为图23的Y2-Y2线的剖面图，图23的Y2-Y2线的位置与所述图6的Y1-Y1线的位置对应。并且，虽然图22及图23示出有引线框架51的同样区域，但是图22是电镀层9形成前的阶段的引线框架51，图23是电镀层9形成后的阶段的引线框架51。另外，图23虽然是平面图，为了使附图简单易懂，在图23中的电镀层9付上剖面线。并且，在图22及图23示出引线框架51当中的对应一个封装PA(半导体器件SM1)的区域(在这里制造一个半导体器件SM1的区域)。实际上，引线框架51为以图22及图23所示的结构为单位结构，所述单位结构被复数连接(被重复)的结构的多引线框架。
在制造半导体器件SM1(封装PA)时，首先准备引线框架51及半导体芯片4PH，4PL，4D(图21的步骤S1)。
引线框架51虽然由金属材料来形成，但是从容易加工、热传导性高、以及比较廉价这几个方面来考虑，最好是以铜或是铜合金来形成。引线框架51能够如下所示进行准备。
即：首先通过使用微影及蚀刻技术等来加工由铜或是铜合金所构成的金属，其次，如图22所示，制造构成半导体器件SM1所需的、一体性地具有印模焊垫7D1～7D3、引线7L和引线布线7LB的引线框架51。印模焊垫7D1～7D3、引线7L和引线布线7LB为被连结到引线框架51的框架框(图中略)等而被保持。然后，如图23及图24所示，在引线框架51的印模焊垫7D1～7D3、引线7L和在引线布线7LB的上表面形成所述电镀层9。此时，在引线框架51中，通过以抗蚀膜覆盖未形成电镀层9的区域之后再实施电镀处理(最好是电解电镀处理)，在引线框架51的印模焊垫7D1～7D3、引线7L和引线布线7LB的上表面形成所述电镀层9、即形成所述电镀层9a，9b，9c，9d，9e1，9e2，9f。并且，也能使用橡胶光罩等来代替抗蚀膜形成电镀层9。另外，如果形成电镀层9时使用抗蚀膜，更能提高电镀层9的图案精度。在印模焊垫7D1～7D3、引线7L和在引线布线7LB的上表面中，形成所述电镀层9a，9b，9c，9d，9e1，9e2，9f中的哪个区域的方法如上所述，所以在此不再重复说明。如上所述，来准备形成有电镀层9(9a，9b，9c，9d，9e1，9e2，9f)的引线框架51。
另外，半导体芯片4PH，4PL，4D为分别在半导体芯片(半导体衬底)形成必要的半导体组件等之后，通过切割等将半导体芯片分离为各半导体芯片等来准备。另外，半导体芯片4D，4PH，4PL各自使用不同的半导体芯片来形成。
在步骤S1中，可以先准备引线框架51后再准备半导体芯片4PH，4PL，4D，或是先准备半导体芯片4PH，4PL，4D后再准备引线框架51，或者也可以同时准备引线框架51和半导体芯片4PH，4PL，4D。
在步骤S1准备了引线框架51及半导体芯片4PH，4PL，4D之后，在引线框架51的印模焊垫7D1，7D2，7D3的上表面，将半导体芯片4PH，4PL，4D进行晶粒接合(图21的步骤S2)。图25及图26为分别进行步骤S2的晶粒接合工序的步骤的平面图(图25)及剖面图(图26)，示出与所述图23及图24对应的平面图及剖面图。
在步骤S2的晶粒接合工序中，在印模焊垫7D1的上表面的电镀层9a上、印模焊垫7D2的上表面的电镀层9b上、印模焊垫7D3的上表面的电镀层9d上，各自配置(涂布、供给)焊锡粘剂11之后，在印模焊垫7D1，7D2，7D3的上表面的电镀层9a，9b，9d上，经由焊锡粘剂11来搭载(配置)半导体芯片4PH，4PL，4D。即在印模焊垫7D1的上表面的电镀层9a上、印模焊垫7D2的上表面的电镀层9b上、和印模焊垫7D3的上表面的电镀层9d上，各自经由焊锡粘剂11来搭载半导体芯片4PH，4PL，4D。另外，半导体芯片4PH，4PL，4D以主面(接合焊垫形成侧的主面)朝上并且背面与印模焊垫7D1，7D2，7D3相对的状态下，经由焊锡粘剂11搭载到印模焊垫7D1，7D2，7D3的上表面的电镀层9a，9b，9d上。由于焊锡粘剂11的附着性，半导体芯片4PH，4PL，4D暂时附着(暂时固定)在印模焊垫7D1，7D2，7D3(电镀层9a，9b，9d)。焊锡粘剂11，如以铅(Pb)-锡(Sn)类的焊锡(如由铅-锡-银-铜合金等构成的焊锡)为主材料形成。
在步骤S2的晶粒接合工序之后，经由焊锡粘剂11将金属板8A，8B搭载(配置)在半导体芯片4PH，4PL上(图21的步骤S3)。图27及图28为各自进行步骤S3的金属板8A，8B搭载工序的步骤的平面图(图27)及剖面图(图28)，示出对应所述图23及图24的平面图及剖面图。
在步骤S3的金属板8A，8B搭载工序中，首先在半导体芯片4PH的源电极用的焊垫12S1，12S2上、半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3上、印模焊垫7D2的上表面的电镀层9c上、和引线布线7LB的上表面的电镀层9e1，9e2上，各自配置(涂布、供给)焊锡粘剂11。然后，使金属板8A，8B与半导体芯片4PH，4PL的平面位置对准，在半导体芯片4PH，4PL上，通过焊锡粘剂11搭载(配置)金属板8A，8B。由于焊锡粘剂11具有附着性，将金属板8A暂时附着(暂时固定)到半导体芯片4PH及印模焊垫7D2(电镀层9c)，将金属板8B暂时附着(暂时固定)到半导体芯片4PL及引线布线7LB(电镀层9e1，9e2)。
在步骤S3的金属板8A，8B搭载工序之后，进行焊锡回流处理(热处理)(图21的步骤S4)。图29为进行步骤S4的焊锡回流处理步骤时的剖面图，所示的是与所述图24对应的剖面图。
通过步骤S4的焊锡回流处理，焊锡粘剂11溶融、固化(再固化)而成为所述附着层11a，11b，11c。即在步骤S2的晶粒接合工序中，介于半导体芯片4PH，4PL，4D的背面和印模焊垫7D1，7D2，7D3的上表面的电镀层9a，9b，9d之间的焊锡粘剂11，于步骤S4的焊锡回流处理中溶融、固化(再固化)而成为所述附着层11a。并且，在步骤S3的金属板8A，8B的搭载工序中，介于金属板8A和半导体芯片4PH的源电极用的焊垫12S1，12S2之间、以及介于金属板8B和半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3之间的焊锡粘剂11，经由步骤S4的焊锡回流处理溶融、固化(再固化)而成为所述附着层11b。并且，在步骤S3的金属板8A，8B搭载工序中，介在于金属板8A和印模焊垫7D2的上表面的电镀层9c之间、和金属板8B与引线布线7LB的上表面的电镀层9e1，9e2之间的焊锡粘剂11，经由步骤S4的焊锡回流处理溶融、固化(再固化)而成为所述附着层11c。如，能将步骤S4的焊锡回流的温度设定为340～350℃左右。并且，构成焊锡粘剂11的焊锡的熔点能够设定为如320℃左右。
通过步骤S4的焊锡回流处理，半导体芯片4PH，4PL，4D被固着(接合)到印模焊垫7D1～7D3，并且金属板8A，8B被固着(接合)到半导体芯片4PH，4PL、印模焊垫7D2及引线布线7LB。在此，金属板8A的第1部分8A1的背面(底部)经由附着层11b被接合(粘接)到半导体芯片4PH的主面的源电极用的焊垫12S1，12S2，金属板8A的第2部分8A2的背面(底部)经由附着层11c被接合(粘接)到印模焊垫7D2(电镀层9c)。并且，金属板8B的第1部分8B1的背面(底部)经由附着层11b被接合(粘接)到半导体芯片4PL的主面的源电极用的焊垫15S1，15S2，15S3，金属板8B的第2部分8B2及第3部分8B3的背面(底部)经由附着层11c被接合(粘接)到引线布线7LB(电镀层9e1，9e2)。
在步骤S4的焊锡回流处理之后，实施清洗处理(图21的步骤S5)。步骤S5的清洗处理中，如经由将步骤S4的焊锡回流处理产生的焊剂浸渍到酒精溶液来除去之后，实施离子清洗处理来使得半导体芯片4D的接合焊垫和引线框架51的引线7L的电镀层9f的金属面露出。
在步骤S5的清洗工序之后，进行导线结合(wire bonding)工序(图21的步骤S6)。图30为进行步骤S6的导线结合工序的步骤的平面图，是与所述图23对应的平面图。
在步骤S6的导线结合工序中，通过导线WA电连接半导体芯片4PH，4PL，4D的焊垫之间、以及半导体芯片4PH，4D的焊垫和引线7L上的电镀层9f之间。这时，如上所述，以导线WA连接导体芯片4PH的焊垫12G和半导体芯片4D的焊垫13A之间，并以导线WA连接半导体芯片4PH的焊垫12S3和半导体芯片4D的焊垫13B之间。并且，以导线WA连接半导体芯片4PL的焊垫15G和半导体芯片4D的焊垫13C之间，以导线WA连接半导体芯片4PL的焊垫15S4和半导体芯片4D的焊垫13D之间。并且，以导线WA连接半导体芯片4D的所述焊垫13E，13F和引线7L上的电镀层9f之间，以导线WA连接半导体芯片4PH的焊垫12S4和引线7L上的电镀层9f之间。
在进行步骤S6的导线结合工序之后，进行成型工序(树脂密封工序、如转移成型工序)，用构成封装PA的树脂来密封半导体芯片4D，4PH，4PL及金属板8A，8B(图21的步骤S7)。图31为进行步骤S7的成型工序的步骤的剖面图，示出与所述图24对应的剖面图。
在步骤S7的成型工序之后，在从封装PA露出的引线框架51(引线7L和印模焊垫7D1～7D3)的表面形成电镀层(焊锡电镀层)10(图21的步骤S8)。
在步骤S8的电镀处理之后，切断、去除从封装PA突出的引线框架51(引线7L)(图21的步骤S9)。图32为进行步骤S9的切断工序的步骤的剖面图，是与所述图24对应的剖面图。图32相当于所述图7。
如上所述，来制造半导体器件SM1。
其次，更进一步详细说明在本实施方式的半导体器件SM1中，有关印模焊垫7D1～7D3、引线7L和引线布线7LB的主面(上表面)形成的电镀层9。
在本实施方式的半导体器件SM1中，如所述图11等所示，在印模焊垫7D1～7D3、引线7L和引线布线7LB的主面(上表面)部分地形成有电镀层9。
其中，在引线7L的上表面形成的电镀层9(即电镀层9f)为用来提高导线WA和引线7L的连接(压接)的稳定性而设置。因此，半导体器件SM1所具有的多条引线7L当中，连接有导线WA的引线7L的上表面(连接有导线WA的区域)形成了电镀层9f，未连接导线WA的引线7L的上表面则没有形成电镀层9。
在印模焊垫7D1的上表面形成的电镀层9(即电镀层9a)，是用来提高所搭载的半导体芯片4PH和印模焊垫7D1的附着层(焊锡)11a的连接的稳定性，或是用来将半导体芯片4PH和印模焊垫7D1接合的附着层(焊锡)11a的可湿性扩展抑制在电镀层9a内而设置。为此，在印模焊垫7D1上表面当中，在搭载有半导体芯片4PH的区域形成了电镀层9a，印模焊垫7D1的上表面被搭载的电镀层9a的平面尺寸稍大于半导体芯片4PH的平面尺寸，印模焊垫7D1的上表面的电镀层9a，将其上所搭载的半导体芯片4PH包在一平面内。如在印模焊垫7D1上表面中，从半导体芯片4PH背面的四边各自扩展到100μm左右外侧的区域形成有电镀层9a。藉此，能够更进一步提高印模焊垫7D1上的半导体芯片4PH的接合的可靠性。
在引线布线7LB的上表面形成的电镀层9(即电镀层9e1，9e2)是用来提高金属板8B(的第2部分8B2及第3部分8B3)与引线布线7LB的附着层(焊锡)11c的接合稳定性、或是用来将接合金属板8B(的第2部分8B2及第3部分8B3)与引线布线7LB的附着层(焊锡)11c的可湿性扩展抑制在电镀层9e1，9e2内而设置。为此，引线布线7LB的上表面当中，分别在经由附着层(焊锡)11c接合金属板8B的第2部分8B2的区域、经由附着层(焊锡)11c接合金属板8B的第3部分8B3的区域，各自形成电镀层9e1，9e2，在引线布线7LB的上表面的其它区域没有形成电镀层9。
在此，在引线布线7LB的上表面形成的电镀层9上具有电镀层9e1和电镀层9e2，所述电镀层9e1为形成于经由附着层(焊锡)11c接合有金属板8B的第2部分8B2的区域，所述电镀层9e为形成于经由附着层(焊锡)11c接合有金属板8B的第3部分8B3的区域。接合有金属板8B的第2部分8B2的引线布线7LB的上表面的电镀层9e1、与接合有金属板8B的第3部分8B3的引线布线7LB的上表面的电镀层9e2，经由在引线布线7LB的上表面中没有形成电镀层9的区域而互相隔开。引线布线7LB的上表面的电镀层9e1的平面尺寸稍大于金属板8B的第2部分8B2的平面尺寸，引线布线7LB的上表面的电镀层9e1将被接合到那里的金属板8B的第2部分8B2包在一平面内。并且，引线布线7LB的上表面的电镀层9e2的平面尺寸稍大于金属板8B的第3部分8B3的平面尺寸，引线布线7LB上表面的电镀层9e2将被接合到那里的金属板8B的第3部分8B3包在一平面内。
并且，在印模焊垫7D2的上表面，在搭载有半导体芯片4PL的区域、以及金属板8A的第2部分8A2经由附着层(焊锡)11c被接合的区域，各自形成有电镀层9(即电镀层9b，9c)，印模焊垫7D2的上表面的其它区域未形成电镀层9。在此，在印模焊垫7D2的上表面形成的电镀层9上具有电镀层9b和电镀层9c，所述电镀层9b为形成于经由附着层(焊锡)11a接合(搭载)有半导体芯片4PL的区域，所述电镀层9c为形成于经由附着层(焊锡)11c接合有金属板8A的第2部分8A2的区域。接合有金属板8A的第2部分8A2的印模焊垫7D2的上表面的电镀层9c、和搭载(接合)有半导体芯片4PL的印模焊垫7D2的上表面的电镀层9b之间，经由在印模焊垫7D2的上表面中未形成电镀层9的区域互相隔开。
在印模焊垫7D2的上表面形成的电镀层9b为设置用来提高在其上所搭载的半导体芯片4PL、与印模焊垫7D2的通过附着层(焊锡)11a的接合稳定性、或是用来将半导体芯片4PL和印模焊垫7D2的附着层(焊锡)11a接合的可湿性扩展抑制在电镀层9b内而设置。为此，印模焊垫7D2的上表面当中，在搭载有半导体芯片4PL的区域形成了电镀层9b，印模焊垫7D2的上表面的电镀层9b的平面尺寸稍大于半导体芯片4PL的平面尺寸，印模焊垫7D2的上表面的电镀层9b将被搭载的半导体芯片4PL包在一平面内。例如，在印模焊垫7D2的上表面中，从半导体芯片4PL背面四边各自扩展到100μm左右外侧的区域内形成有电镀层9b。藉此，更能提高印模焊垫7D2上的半导体芯片4PL的接合可靠性。
并且，在印模焊垫7D2的上表面所形成的电镀层9c为用来提高金属板8A(的第2部分8A2)与印模焊垫7D2的附着层(焊锡)11c的接合稳定性、或是用来将金属板8A(的第2部分8A2)与印模焊垫7D2的附着层(焊锡)11c的可湿性扩展抑制在电镀层9c内而设置。印模焊垫7D2的上表面的电镀层9c的平面尺寸稍大于金属板8A的第2部分8A2的平面尺寸，印模焊垫7D2的上表面的电镀层9c将被接合到那里的金属板8A的第2部分8A2包在一平面内。
本实施方式中，在印模焊垫7D2的上表面(主面)中，将搭载半导体芯片4PL的电镀层9b和接合有金属板8A(的第2部分8A2的)的电镀层9c分别独立设置而互相分离。
在印模焊垫7D3的上表面形成的电镀层9(即电镀层9d)为用来提高搭载的半导体芯片4D和印模焊垫7D3的附着层(焊锡)11a的接合稳定性、或是将接合半导体芯片4D和印模焊垫7D3的附着层(焊锡)11a的可湿性扩展抑制在电镀层9d内而设置。为此，在印模焊垫7D3的上表面，在搭载有半导体芯片4D的区域形成电镀层9d，印模焊垫7D3的上表面的电镀层9d的平面尺寸稍大于半导体芯片4D的平面尺寸，印模焊垫7D3的上表面的电镀层9d将被搭载于其上的半导体芯片4D包在一平面内。例如，在印模焊垫7D3的上表面中，从半导体芯片4D背面的四边各自扩展到100μm左右外侧的区域内形成有电镀层9d。藉此，更能提高印模焊垫7D3的上表面的半导体芯片4D的接合可靠性。
图33及图34为本案发明者所研讨的比较例的半导体器件的剖面图(图33)及平面透视图(图34)，分别对应本实施方式的所述图7及图11。另外，虽然图34为平面图，但是为了使得附图简单易懂，与所述图11一样，也在图34中对电镀层109付上了剖面线。
图33及图34的比较例的半导体器件中，形成有相当于本实施方式的电镀层9的电镀层109，但是，与本实施方式不同，在印模焊垫7D2的上表面中，连结了搭载有半导体芯片4PL的区域的电镀层109和接合金属板8A的区域的电镀层109，形成一个大面积图案的电镀层109。并且，与本实施方式不同，在引线布线7LB的上表面中连结了接合有金属板8B的第2部分8B2的区域的电镀层109、和接合有金属板8B的第3部分8B3的区域的电镀层109而形成着一个图案的电镀层109。此时，如图33及图34所示，在印模焊垫7D2的上表面的相同的电镀层109中，以焊锡111接合半导体芯片4PL并且以焊锡111接合金属板8A。在此比较例中，根据本案发明人的研究结果，明确了还存在如下问题。
即：在印模焊垫7D2的上表面的同一电镀层109分别以焊锡111来接合半导体芯片4PL与金属板8A的情况下，在与焊锡回流工序(与所述步骤S4所对应的工序)中，将半导体芯片4PL接合在印模焊垫7D2的焊锡111、与将金属板8A接合在印模焊垫7D2的焊锡111在印模焊垫7D2上的同一电镀层109上面可能可湿性扩展相连而互相桥接。为此，将会使得将半导体芯片4PL接合到印模焊垫7D2的焊锡111的厚度变薄，或是相反地使得将金属板8A接合到印模焊垫7D2的焊锡111厚度变薄，或是随着将金属板8A接合到印模焊垫7D2的焊锡111的移动、可能造成金属板8A的移动。
如果将半导体芯片4PL接合到印模焊垫7D2的焊锡111的厚度变薄，将导致半导体芯片4PL的接合强度下降，或可能造成半导体芯片4PL的倾斜。并且，如果将金属板8A接合到印模焊垫7D2的焊锡111的厚度变薄，则可能使得金属板8A的接合强度下降。并且，一旦焊锡111厚度变薄，则热应力变形将变弱。并且，如果金属板8A移动，金属板8A可能会接触半导体芯片4PH中没必要接触的部分而造成短路不良等。这些将会降低半导体器件的可靠性。
特别是由于在印模焊垫7D2的金属板8A接合部和半导体芯片4PL的搭载部相当接近，如图33及图34的比较例所示，如果将金属板8A和半导体芯片4PL共通地焊接到电镀层109，在焊锡回流工序(与所述步骤S4焊锡回流对应的工序)中，接合半导体芯片4PL的焊锡111和接合金属板8A的焊锡111互相连结容易而互相桥接。为了抑制焊锡111的桥接，如果对于在印模焊垫7D2的上表面的共通的电镀层109焊接金属板8A和半导体芯片4PL的这一点上不加改变，而想要隔开在印模焊垫7D2的上表面的金属板8A接合部与半导体芯片4PL搭载部之间的距离，将会导致半导体器件的大型化(平面尺寸的增大)。
对此，在本实施方式中的印模焊垫7D2的上表面中，不连结电镀层9b和电镀层9c而将其各自独立地设置。即：在印模焊垫7D2的上表面中，接合金属板8A(的第2部分8A2)的电镀层9c、和搭载(接合)半导体芯片4PL的电镀层9b，经由在印模焊垫7D2的上表面中没有形成电镀层9的区域来分离(隔开)。
为此，将半导体芯片4PL接合到印模焊垫7D2的附着层(焊锡)11a虽然能够在电镀层9b上可进行可湿性扩展，但是可湿性扩展被限制在电镀层9b的区域内，因此可湿性扩展无法扩展到电镀层9b上的区域外部。因此，将半导体芯片4PL接合到印模焊垫7D2的附着层(焊锡)11a无法移动到接合有金属板8A(的第2部分8A2)的电镀层9c上。同样地，将金属板8A(的第2部分8A2)接合到印模焊垫7D2的附着层(焊锡)11c，虽然能够在电镀层9c上可进行可湿性扩展，但是可湿性扩展被限制在电镀层9c的区域内，可湿性扩展无法扩展到电镀层9c上的区域外部。因此，将金属板8A(的第2部分8A2)接合到印模焊垫7D2的附着层(焊锡)11c无法移动到接合有半导体芯片4PL的电镀层9b上。
为此，将半导体芯片4PL接合到印模焊垫7D2(电镀层9b)的附着层(焊锡)11a的厚度，根据在半导体芯片4PL的晶粒接合前赋予印模焊垫7D2的电镀层9b上的焊锡量(对电镀层9b上供给所述焊锡粘剂11的供给量)来规定，从而能够抑制或是防止将半导体芯片4PL接合到印模焊垫7D2(电镀层9b)的附着层(焊锡)11a的厚度变动。因此，能够防止将半导体芯片4PL接合到印模焊垫7D2(电镀层9b)的附着层(焊锡)11a的厚度变薄。同样地，将金属板8A(的第2部分8A2)接合到印模焊垫7D2(电镀层9c)的附着层(焊锡)11c的厚度，根据在金属板8A的接合前赋予印模焊垫7D2电镀层9c上的焊锡量(对电镀层9c上供给所述焊锡粘剂11的供给量)来规定，能够抑制或是防止接合有金属板8A(的第2部分8A2)的印模焊垫7D2(电镀层9c)的附着层(焊锡)11c的厚度变动。因此，能够防止接合有金属板8A(的第2部分8A2)的印模焊垫7D2(电镀层9c)的附着层(焊锡)11c的厚度变薄。藉此，能够提高半导体芯片4PL的接合强度，从而能够防止半导体芯片4PL倾斜，并能够提高金属板8A(的第2部分8A2)的接合强度。并且，由于能够防止附着层11a，11c的厚度变薄，因此能够提高对热应力变形的耐久性。此外，还能够抑制或是防止金属板8A的移动，从而能够防止出现短路不良。因此，能够提高半导体器件SM1及使用了半导体器件SM1的DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的可靠性。
另外，如上所述，由于焊锡的可湿性扩展受到电镀层9b和电镀层9c的限制，因此在半导体器件SM1中，在印模焊垫7D2的上表面中、在电镀层9b和电镀层9c之间没有形成电镀层9的区域上成为没有配置附着层(焊锡)11c的状态。
并且，如图11所示的电镀层9b和电镀层9c之间的间隔(距离)W1至少应为100μm(即W1≥100μm)。藉此，在所述步骤S4的焊锡回流工序中，能够确实地防止将半导体芯片4PL接合到印模焊垫7D2(电镀层9b)的附着层(焊锡)11a、与将金属板8A印接合到模焊垫7D2(电镀层9c)的附着层(焊锡)11c连结而互相桥接。
并且，图11中所示的电镀层9b和电镀层9c之间的间隔(距离)W1最大可为1mm(即W1≤1mm)。藉此，能够抑制半导体器件SM1的大型化(大面积化)并且抑制电阻增大。
并且，本实施方式中的引线布线7LB的上表面中，没有连结电镀层9e1和电镀层9e2，而将其各自独立地设置。即：在引线布线7LB的上表面中，接合有金属板8B的第2部分8B2的电镀层9e1、与接合有金属板8B的第3部分8B3的电镀层9e2，经由在引线布线7LB的上表面中没有形成电镀层9的区域而被分离(隔开)。
为此，虽然将金属板8B的第2部分8B2接合到引线布线7LB的附着层(焊锡)11c在电镀层9e1上可进行可湿性扩展，但是可湿性扩展被限制在电镀层9e1的区域内，而不会扩展到电镀层9e1上的区域的外部。因此，将金属板8B的第2部分8B2接合到引线布线7LB的附着层(焊锡)11c无法移动到接合有金属板8B的第3部分8B3的电镀层9e2上。同样地，将金属板8B的第3部分8B3接合到引线布线7LB的附着层(焊锡)11c虽然在电镀层9e2上可进行可湿性扩展，但是可湿性扩展被限制在电镀层9e2区域内，而不会扩展到电镀层9e2上的区域的外部。因此，将金属板8B的第3部分8B3接合到引线布线7LB的附着层(焊锡)11c无法移动到接合有金属板8B的第2部分8B2的电镀层9e1上。
为此，将金属板8B的第2部分8B2接合到引线布线7LB(电镀层9e1)的附着层(焊锡)11c的厚度，根据金属板8B的接合前赋予引线布线7LB的电镀层9e1上的焊锡量(供给电镀层9e1上的所述焊锡粘剂11的供给量)来规定，因此，能够抑制或是防止将金属板8B的第2部分8B2接合到引线布线7LB(电镀层9e1)的附着层(焊锡)11c的厚度变动。因此，能够防止将金属板8B的第2部分8B2接合到引线布线7LB(电镀层9e1)的附着层(焊锡)11c的厚度变薄。同样地，将金属板8B的第3部分8B3接合到引线布线7LB(电镀层9e2)的附着层(焊锡)11c的厚度，根据金属板8B的接合前赋予引线布线7LB的电镀层9e2的上的焊锡量(供给电镀层9e2上的所述焊锡粘剂11的供给量)来规定，还能够抑制或是防止将金属板8B的第3部分8B3接合到引线布线7LB(电镀层9e2)的附着层(焊锡)11c的厚度变动。还能够防止将金属板8B的第3部分8B3接合到引线布线7LB(电镀层9e2)的附着层(焊锡)11c的厚度变薄。藉此，能够提高金属板8B(的第2部分8B2及第3部分8B3)的接合强度，并且，还由于能够防止附着层11c的厚度变薄，从而能够提高热应力变形的耐久性。并且，能够抑制或是防止金属板8B的移动，从而能够防止短路不良。因此，能够提高半导体器件SM1及使用了半导体器件SM1的DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器1)的可靠性。
下面，进一步地详细说明有关本实施方式所使用的金属板8A，8B的形状。
图35为示出在半导体器件SM1中金属板8A被接合到半导体芯片4PH的状态的平面图(俯视图)。在所述图6中仅挑出半导体芯片4PH及金属板8A加以扩大表示而省略了其它部件的图示，相当于图35。并且，图36是在半导体器件SM1中金属板8B被接合到半导体芯片4PL的状态的平面图(俯视图)。在所述图6中仅挑出半导体芯片4PL及金属板8B加以扩大而省略了其它部件的图示，相当于图36。
如上所述，金属板8A由第1部分(高边芯片接触部)8A1、第2部分(搭载部接触部)8A2和第3部分(中间部)8A3构成，所述第1部分8A1为连接(焊接)了在半导体芯片4PH表面(上表面)所设置的源电极用的焊垫12S1，12S2，所述第2部分8A2为连接(焊接)设在印模焊垫7D2上的电镀层9c，第3部分(中间部)8A3则是联系两者的部分。第3部分(中间部)8A3具有如下形状，即：不与半导体芯片4PH的周端部接触地来远离半导体芯片4PH而被隔开。
如果在金属板8A的第1部分8A1的底部(接合有半导体芯片4PH的源电极用的焊垫12S1，12S2的区域)、与金属板8A的第2部分8A2的底部(接合有印模焊垫7D2上的电镀层9c的区域)，形成电镀层(图略)将更为理想。作为所述电镀层的理想材料(金属材料)为与有关电镀层9的理想材料(金属材料)所示例的相同。经由在金属板8A的第1部分8A1的底部与第2部分8A2的底部设置电镀层(最好是银电镀层)，能够提高金属板8A和半导体芯片4PH的焊垫12S1，12S2及和印模焊垫7D2(电镀层9c)的接合强度。
在金属板8A的第3部分(中间部)8A3形成有开口部(第1开口部)61。在金属板8A的第3部分(中间部)8A3中，使得开口部61形成为从第1部分8A1的一侧向着第2部分8A2的一侧(即沿着第2方向Y)来延伸，最好是，具有第2方向Y的尺寸大于第1方向X的尺寸的长方形平面形状。虽然在金属板8A中只要求至少形成一个开口部61，但是如果形成为复数(本实施方式中为两个)个将更为理想。
由于通过设置开口部61，金属板8A将因热应力而容易变形，因此，能够降低金属板8A和半导体芯片4PH的接合部(附着层11b)、以及金属板8A和印模焊垫7D2的接合部(附着层11c)的负担。即：由于能够降低应力变形，更能提高半导体器件SM1的可靠性。
在本实施方式中，如图35所示，在将金属板8A接合到半导体芯片4PH的状态(所述步骤S4的焊锡回流工序之后)下，在金属板8A设置的开口部61与在半导体芯片4PH的表面(上表面)设置的源电极用的焊垫12S1，12S2一部分平面重合。即：从半导体芯片4PH的上方来看，为半导体芯片4PH的源电极用的焊垫12S1，12S2的一部分从金属板8A的开口部61露出的状态。图35中，金属板8A的开口部61与半导体芯片4PH的源电极用的焊垫12S1一部分平面重合，从半导体芯片4PH上方来看，为半导体芯片4PH的源电极用的焊垫12S1一部分从金属板8A的开口部61露出的状态。即：从平面角度看，为金属板8A的开口部61横切过半导体芯片4PH的长边(与半导体芯片4PL相对的一侧的长边)延伸到半导体芯片4PH的源电极用的焊垫(本实施方式中为焊垫12S1)。
为了实现所述的结构，只要使得在金属板8A的第3部分(中间部)8A3形成的开口部61也进入(延长)到金属板8A的第1部分8A1的一部分即可。即：只要使得开口部61也延长(形成)到金属板8A的第1部分8A1的一部分，从金属板8A的第3部分8A3到第1部分8A1的一部分来形成开口部61、使得开口部61的一方端部位于第1部分8A1即可。藉此，金属板8A的第1部分8A1被接合到半导体芯片4PH的源电极用的焊垫12S1，12S2、并且使得半导体芯片4PH的源电极用的焊垫12S1，12S2的一部分(本实施方式中为焊垫12S1的一部分)从金属板8A的开口部61露出。
在本实施方式中，在将金属板8A接合到半导体芯片4PH的状态下，从半导体芯片4PH的上方来看，为半导体芯片4PH的源电极用的焊垫12S1，12S2的一部分从金属板8A的开口部61露出的状态。为此，进行所述步骤S7的成型(树脂密封)工序之前(最好是在所述步骤S4焊锡回流工序之后对所述步骤S6的导线结合工序之前)，能从金属板8A的开口部61通过外观检查观察接合金属板8A的第1部分8A1和半导体芯片4PH的源电极用的焊垫12S1，12S2的附着层11b的状态和量。即：可从金属板8A的开口部61观察(确认)附着层11b是否过剩(附着层11b是否溢出到焊垫12S1，12S2上表面的区域的外部)。如果通过从金属板8A的开口部61的观察判断附着层11b为过剩，由于半导体芯片4PH的上表面的源电极的焊垫12S1，12S2和半导体芯片4PH的侧面(所述侧面成为漏电极电位)经由导电性的附着层11b可能发生短路，则将其进行选择区分除去即可，在其后的工序中，只送出被判断为状态和量良好的附着层11b。藉此，更能提高半导体器件SM1的可靠性，并且，即使未到组装的最后工序也能够发现半导体器件SM1的制造过程中的短路等的不良，因此能够降低半导体器件SM1的制造成本，从而提高半导体器件SM1的制造成品率。
在金属板8A的开口部61和半导体芯片4PH的源电极用的焊垫12S1，12S2(本实施方式中为焊垫12S1)的重合区域的第2方向Y的长度L1(即从半导体芯片4PH上方来看，从金属板8A的开口部61露出的源电极用的焊垫12S1，12S2的第2方向Y的长度L1)，最好是在100～200μm左右(参照图35)。藉此，能够从金属板8A的开口部61容易地观察(确认)到附着层11b是否过剩。
并且，如上所述，金属板8B具有第1部分(低边芯片接触部)8B1、第2部分(第1接触部)8B2以及第4部分(第1中间部)8B4，所述第1部分8B1连接(焊接)了设在半导体芯片4PL的上表面的源电极用的焊垫15S1，15S2，15S3，所述第2部分8B2连接(焊接)了设在引线布线(接地引脚部)7LB上的电镀层(第1电镀层)9e1，所述第4部分8B4为连结第1部分8B1和第2部分8B2的部分。第4部分(第1中间部)8B4具有如下形状，即：不与半导体芯片4PL的周端部接触、远离半导体芯片4PL而被隔开。并且，金属板8B还具有第3部分(第2接触部)8B3与第5部分(第2中间部)8B5，所述第3部分(第2接触部)8B3连接(焊接)了设在引线布线(接地引脚部)7LB上的电镀层(第2电镀层)9e2，所述第5部分(第2中间部)8B5连结第1部分8B1及第3部分8B3之间。第5部分(第2中间部)8B5具有使得不与半导体芯片4PL的周端部接触地远离半导体芯片4PL隔开的形状。通过所述第1～第5部分8B1～8B5来构成金属板8B。
与金属板8A的情况相同，在金属板8B的第1部分8B1的底部(接合了半导体芯片4PL的源电极用的焊垫15S1～15S3的区域)、和第2部分8B2及第3部分8B3的底部(接合了引线布线7LB上的电镀层9e1，9e2的区域)，如果形成电镀层(图略)将更为理想。作为所述电镀层的理想材料(金属材料)与有关电镀层9的理想材料(金属材料)所示例的相同。藉此，能够提高金属板8B和半导体芯片4PL的焊垫15S1～15S3以及和引线布线7LB(电镀层9e1，9e2)的接合强度。
在金属板8B的第4部分(中间部)8B4形成有开口部(第2开口部)61a，在金属板8B的第5部分(中间部)8B5形成有开口部(第2开口部)61b。在金属板8B的第4部分(中间部)8B4中，开口部61a被形成为从第1部分8B1的一侧向着第2部分8B2的一侧(即沿着第1方向X)延伸，最好是具有第1方向X的尺寸大于第2方向Y的尺寸的长方形平面形状。并且，在金属板8B的第5部分(中间部)8B5中，开口部61b被形成为从第1部分8B1的一侧向着第3部分8B3的一侧(即沿着第2方向Y)延伸，最好是具有第2方向Y的尺寸大于第1方向X的尺寸的长方形平面形状。虽然在金属板8B中只要求至少形成一个开口部61a，61b，但是如果形成为多个(本实施方式中为一个开口部61a和三个开口部61b)将更为理想。
与所述金属板8A的情况相同，通过设置开口部61a，61b，金属板8B将容易因热应力而变形，因此，能够降低金属板8B和半导体芯片4PL的接合部(附着层11b)及金属板8B和引线布线7LB的接合部(附着层11c)的负担。即：由于能够降低应力变形，从而更能提高半导体器件SM1的可靠性。
在本实施方式中，如图36所示，在将金属板8B接合到半导体芯片4PL的状态(所述步骤S4的焊锡回流工序之后)下，在金属板8B所设置的开口部61a，61b与在半导体芯片4PL的上表面设置的源电极用的焊垫15S1，15S2，15S3的一部分平面重合。即：从半导体芯片4PL的上方来看，为半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3的一部分从金属板8B的开口部61a，61b露出的状态。图36中，金属板8B的开口部61a与半导体芯片4PL的源电极用的焊垫15S2一部分平面重合，从半导体芯片4PL上方来看，为半导体芯片4PL的源电极用的焊垫15S2的一部分从金属板8B的开口部61a露出的状态。并且，图36中，金属板8B的开口部61b与半导体芯片4PL的源电极用的焊垫15S3一部分平面重合，从半导体芯片4PL上方来看，为半导体芯片4PL的源电极用的焊垫15S3的一部分从金属板8B的开口部61b露出的状态。即：从平面角度来看，金属板8B的开口部61a横切过半导体芯片4PL的短边(与引线布线7LB相对的一侧的短边)并延伸到半导体芯片4PL的源电极用的焊垫(本实施方式中为焊垫15S2)。并且，金属板8B的开口部61b横切过半导体芯片4PL的长边(与引线布线7LB相对的一侧的长边)并延伸到半导体芯片4PL的源电极用的焊垫(本实施方式中为焊垫15S3)。
为了实现所述的结构，只要使得在金属板8B的第4部分(第1中间部)8B4形成的开口部61a也进入(延长)金属板8B的第1部分8B1的一部分即可。即：开口部61a也延长(形成)到金属板8B的第1部分8B1的一部分，从金属板8B的第4部分8B4到第1部分8B1的一部分来形成开口部61a，使得开口部61a的一方端部位于第1部分8B1即可。同样地，使得在金属板8B的第5部分(第2中间部)8B5形成的开口部61b也进入(延长)金属板8B的第1部分8B1的一部分即可。即：开口部61b也延长(形成)到金属板8B的第1部分8B1的一部分，从金属板8B的第5部分8B5到第1部分8B1的一部分来形成开口部61b，使开口部61b的一方端部位于第1部分8B1即可。藉此，金属板8B的第1部分8B1被接合到半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3，并且使得半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3的一部分(本实施方式中为焊垫15S2的一部分和焊垫15S3的一部分)从金属板8B的开口部61a，61b露出。
本实施方式中，以将金属板8B接合到半导体芯片4PL的状态下，从半导体芯片4PL上方来看，为半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3的一部分从金属板8B的开口部61a，61b露出的状态。为此，进行所述步骤S7的成型(树脂密封)工序之前(最好是在所述步骤S4的焊锡回流工序后而在所述步骤S6的导线结合工序之前)，从金属板8B的开口部61a，61b通过外观检查观察接合了金属板8B的第1部分8B1和半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3的附着层11b的状态和量。即：能够从金属板8B的开口部61a，61b来观察(确认)附着层11b是否为过剩(附着层11b是否溢出到焊垫15S1，15S2，15S3上表面的区域的外部)。从此外观检查能够与从所述金属板8A的开口部61观察附着层11b的外观检查同时进行。根据从金属板8B的开口部61a，61b的观察判断附着层11b为过剩时，由于半导体芯片4PL的上表面的源电极用的焊垫15S1～15S3和半导体芯片4PL的侧面(所述侧面成为漏电极电位)经由导电性的附着层11b可能带来短路，因此只要进行选择区分除去即可，在其后的工序中，只要送出被判断为状态和量良好的附着层11b。藉此，更能提高半导体器件SM1的可靠性，即使未到组装最后工序，也能发现半导体器件SM1的制造过程中短路等的不良，因此能够减低半导体器件SM1的制造成本，从而提高半导体器件SM1的制造成品率。
在金属板8B的开口部61a和半导体芯片4PL的源电极用的焊垫15S1～15S3的重合区域的第1方向X的长度L2和金属板8B的开口部61b和半导体芯片4PL的源电极用的焊垫15S1～15S3的重合区域的第2方向Y的长度L3，最好是分别为100～200μm左右(参照图36)。藉此，能够从金属板8B的开口部61a，61b容易观察(确认)到附着层11b是否成为过剩。
图37为金属板8A的变形例的平面图，图38为金属板8B的变形例的平面图，图37和图38各自对应所述图14及图15。图39为使用了图37及图38的变形例的金属板8A，8B时的半导体器件SM1的平面透视图，与所述图6对应。图40为在对半导体器件SM1中表示图37的金属板8A接合到半导体芯片4PH的状态的平面图(俯视图)，与所述图35对应。图41为在半导体器件SM1中表示图38的金属板8B接合到半导体芯片4PL的状态的平面图(俯视图)，与所述图36对应。
在图37所示的变形例的金属板8A上，在第2部分8A2及第3部分8A3设置缝隙(切入、分割沟)71来取代所述开口部61。即通过在金属板8A中延伸所述开口部61使得其完全横切过金属板8A的第2部分8A2，形成缝隙71来代替开口部61。藉此，通过缝隙71分割金属板8A的第2部分8A2及第3部分8A3为复数个部分，使其为平面梳子齿状。
同样地，在如图38所示的变形例的金属板8B中，在第2部分8B2及第4部分8B4设置缝隙(切入、分割沟)71a来取代所述开口部61a，在第3部分8B3及第5部分8B3设置着缝隙(切入、分割沟)71b来取代所述开口部61b。即：在金属板8B中，通过延伸所述开口部61a直到完全横切过金属板8B的第2部分8B2，形成缝隙71a来代替开口部61a，通过延伸所述开口部61b直到完全横切过金属板8B的第3部分8B3，形成缝隙71b来代替开口部61b。藉此，通过缝隙71a将金属板8B的第2部分8B2及第4部分8B4分割为多个部分以使其成为平面梳子的齿状，通过缝隙71b将金属板8B的第3部分8B3及第5部分8B5分割为多个部分以使其成为平面梳子的齿状。
在此，如图14及图15所示，开口部61，61a，61b的周围为构成金属板8A，8B的金属板围起，如图37及图38所示，缝隙71，71a，71b的一方的端部不被构成金属板8A，8B的金属板包围而开放。
通过在金属板8A，8B中设置缝隙71，71a，71b，造成金属板8A，8B将因热应力而容易变形，因此能够降低金属板8A，8B与半导体芯片4PH，4PL的接合部(附着层11b)、以及金属板8A，8B与印模焊垫7D2或是与引线布线7LB的接合部(附着层11c)的负担。即：由于能够降低应力变形，因此更能提高半导体器件SM1的可靠性。
并且，如图40所示，在将金属板8A接合到半导体芯片4PH的状态下，在金属板8A设置的缝隙71与在半导体芯片4PH表面(上表面)设置的源电极用的焊垫12S1，12S2的一部分平面重合。即：从半导体芯片4PH上方来看，为半导体芯片4PH的源电极用的焊垫12S1，12S2的一部分(本实施方式中为焊垫12S1一部分)从金属板8A的缝隙71露出的状态。即：从平面角度来看，金属板8A的缝隙71横切过半导体芯片4PH的长边(与半导体芯片4PL相对的一侧的长边)，一直延伸到半导体芯片4PH的源电极用的焊垫(本实施方式中为焊垫12S1)。
为了实现所述的结构，只要使得在金属板8A形成的缝隙71也进入(延长)金属板8A的第1部分8A1的一部分即可。即：从金属板8A的第2部分8A2及第3部分8A3到第1部分8A1的一部分来形成缝隙71，以使缝隙71也延长(形成)到金属板8A的第1部分8A1的一部分，并使得缝隙71的端部位于第1部分8A1即可。
有关金属板8B也是同样，如图41所示，在将金属板8B接合到半导体芯片4PL的状态下，设置于金属板8B的缝隙71a，71b将与在半导体芯片4PL表面(上表面)设置的源电极用的焊垫15S1～15S3的一部分平面重合。即：从半导体芯片4PL的上方来看，为半导体芯片4PL的源电极用的焊垫15S1～15S3的一部分从金属板8B的缝隙71a，71b露出的状态。即：从平面角度看，金属板8B的缝隙71a横切过半导体芯片4PL的短边(与引线布线7LB相对的一侧的短边)并延伸到半导体芯片4PL的源电极用的焊垫(本实施方式中为焊垫15S2)。并且，金属板8B的缝隙71b横切过半导体芯片4PL的长边(与引线布线7LB相对的一侧的长边)并延伸到半导体芯片4PL的源电极用的焊垫(本实施方式中为焊垫15S3)。
为了实现所述的结构，使得形成于金属板8B的缝隙71a，71b也进入(延长)金属板8B的第1部分8B1的一部分即可。即：使得缝隙71a也延长(形成)到金属板8B的第1部分8B1的一部分，在从金属板8B的第2部分8B2及第4部分8B4到第1部分8B1一部分形成缝隙71a，使得缝隙71a的端部位于第1部分8B1即可。并且，使得缝隙71b也延长(形成)在金属板8B的第1部分8B1的一部分，从金属板8B的第3部分8B3及第5部分8B5到第1部分8B1的一部分形成缝隙71b，使得缝隙71b的端部位于第1部分8B1即可。
藉此，如所述开口部61，61a，61b时的说明一样，缝隙的情况也是在进行所述步骤S7成型工序之前，能够从金属板8A，8B的缝隙71，71a，71b通过外观检查观察接合金属板8A，8B的第1部分8A1，8B1与半导体芯片4PH，4PL的源电极用的焊垫12S1，12S2，15S1～15S3的附着层11b的状态和量。所述外观检查最好是在所述步骤S4的焊锡回流工序之后而在所述步骤S6的导线结合工序前进行。如果通过所述的外观检查判断了附着层11b为过剩时，如上所述有可能造成短路不良，所以可进行选择区分除去，以使得在其后的工序中只送出状态和量被判断良好的附着层11b。藉此，更能提高半导体器件SM1的可靠性，并且，即使未到组装的最后工序，也能发现半导体器件SM1的制造过程中的短路等不良等，因此，能够降低半导体器件SM1的制造成本，从而提高半导体器件SM1的制造成品率。
并且，根据本案发明人的研讨结果得知：通过金属板8A，8B连接半导体芯片4PH，4PL的源电极焊垫和印模焊垫7D2及引线布线7LB时，在步骤S4的焊锡回流中接合印模焊垫7D2与引线布线7LB以及金属板8A，8B的焊锡(构成附着层11c的焊锡)可能顺着金属板8A，8B的底部(背面)移动到半导体芯片4PH，4PL。焊锡(构成附着层11c的焊锡)顺着金属板8A，8B的底部移动到半导体芯片4PH，4PL，且付着在半导体芯片4PH，4PL的侧面(所述侧面为漏电极电位)，则可能导致形成于半导体芯片4PH，4PL的功率金氧半QH1，QL1的源极-漏电极之间产生短路。这样的情况下有可能产生在接合印模焊垫7D2与金属板8A的焊锡、或是接合引线布线7LB与金属板8B的焊锡(即构成附着层11c的焊锡)的量有过剩的现象。
在本实施方式中，如上所述，通过使电镀层9b和电镀层9c隔开、或是使电镀层9e1和电镀层9e2隔开来防止在电镀层9b和电镀层9c之间、以及在电镀层9e1和电镀层9e2之间的焊锡的桥接，因此能够防止接合印模焊垫7D2与金属板8A的焊锡和接合引线布线7LB与金属板8B的焊锡(即构成附着层11c的焊锡)的量变得过剩。为此，能够抑制或是防止构成附着层11c的焊锡顺着金属板8A的底部移动到半导体芯片4PH。因此，能够抑制构成附着层11c的焊锡顺着金属板8A，8B的底部移动到半导体芯片4PH，4PL。
然而，为了更能提高半导体器件SM1的可靠性，最好是使得能够通过外观检查来确认构成附着层11c的焊锡是否顺着金属板8A，8B的底部移动到半导体芯片4PH，4PL。为此，通过在金属板8A，8B中设置开口部61，61a，61b或是设置缝隙71，71a，71b，而在所述外观检查时能够从金属板8A，8B的开口部61，61a，61b或是缝隙71，71a，71b来确认(观察)构成附着层11c的焊锡是否顺着金属板8A，8B的底部移动到半导体芯片4PH，4PL。藉此，更能提高半导体器件SM1的可靠性，并且，即使未到组装的最后工序也能更为准确地找出制造半导体器件SM1过程中短路等不良的产生，因此，更进一步地降低半导体器件SM1的制造成本，从而更能提高半导体器件SM1的制造成品率。
并且，如上所述，虽然说明了在金属板8A，8B设置开口部61，61a，61b、以及设置缝隙71，71a，71b的情沉，与在金属板8A，8B中设置缝隙71，71a，71b的情况相比，如果在金属板8A，8B中设置开口部61，61a，61b，能够获得如下的优点。
即：如图37～图41所示，在金属板8A设置缝隙71时，接合到印模焊垫7D2(电镀层9c)的金属板8A的第2部分8A2根据缝隙71被分割为复数个部分。为此，根据对印模焊垫7D2的电镀层9c上的焊锡粘剂11的涂布状态不同，在金属板8A的第2部分8A2的被分割成多个部分中，彼此可能发生焊锡(附着层11c)的量少和量多者，这对于提高金属板8A和印模焊垫7D2的接合强度将产生不利。金属板8A的第2部分8A2被分割成多个部分中，如果焊锡(附着层11c)的量少与量多的混在一起，可能使得热应力变形容易集中，从而降低半导体器件的可靠性。在金属板8B设置缝隙71a，71b时也同样。
对此，如图6、图13、图14及图35所示，在金属板8A不是设置缝隙71而是设置开口部61时，接合到印模焊垫7D2(电镀层9c)的金属板8A的第2部分8A2将不会被分割为多个部分，而是构成为一体的部分。为此，对印模焊垫7D2的电镀层9c上的焊锡粘剂11涂布状态即使存在不均匀，在步骤S4的焊锡回流处理中，金属板8A的第2部分8A2的底部整体为焊锡润湿，金属板8A的第2部分8A2的底部整体也经由附着层11c(焊锡)稳定接合到印模焊垫7D2(电镀层9c)。藉此，能够提高金属板8A与印模焊垫7D2的接合强度，并且，能够提高对热应力变形的抗性。因此，更能提高半导体器件SM1的可靠性。金属板8B的情况也是相同。即：如图6、图13、图15及图36所示，如果在金属板8B不是设置缝隙71a而是设置开口部61a时，接合到引线布线7LB(电镀层9e1)的金属板8B的第2部分8B2不会被分割为多个部分，而是构成为一体的部分。同样地，如果在金属板8B不是设置缝隙71b而是设置开口部61b时，接合到引线布线7LB(电镀层9e2)的金属板8B的第3部分8B3将不会被分割为多个部分，而是构成为一体的部分。为此，即使接合到引线布线7LB的电镀层9e1，9e2上表面的焊锡粘剂11的涂布状态存在不均匀，在步骤S4的焊锡回流处理中，金属板8B的第2部分8B2的底部整体和第3部分8B3的底部整体焊锡润湿，并经由附着层11c(焊锡)稳定地接合到引线布线7LB(电镀层9e1，9e2)。藉此，能够提高金属板8B和引线布线7LB的接合强度从而提高热应力变形的抗性，更能提高半导体器件SM1的可靠性。
图42为金属板8A的其它变形例的平面图，图43为金属板8B的其它变形例的平面图，其各自与所述图14及图15对应。图44为使用了图42及图43变形例的金属板8A，8B的半导体器件SM1的剖面图，与所述图7对应。另外，图44示出通过金属板8A，8B的突起81的断面。
图42及图43的变形例的金属板8A，8B中，在金属板8A的第1部分8A1的底部(与半导体芯片4PH相对的面)以及金属板8B的第1部分8B1的底部(与半导体芯片4PL相对的面)分别形成有突起(突起部、突出部、凸部)81。通过在金属板8A的第1部分8A1的底部和金属板8B的第1部分8B1的底部来设置突起81，强制地确保了附着层11b的厚度。藉此，能够使得金属板8A，8B(第1部分8A1，8B1)与半导体芯片4PH，4PL的相对面之间的附着层11b变厚，从而使得附着层11b的厚度在金属板8A，8B(第1部分8A1，8B1)与半导体芯片4PH，4PL的相对面内为均一。为此，能够抑制或是防止金属板8A，8B相对于半导体芯片4PH，4PL的主面倾斜，并且，更能提高金属板8A，8B与半导体芯片4PH，4PL的接合力。
突起81最好是在金属板8A的第1部分8A1的底部和金属板8B的第1部分8B1的底部各自配置两个以上，并且，在金属板8A，8B之中，最好是各自的突起81的高度相同，藉此，能够使得金属板8A，8B相对半导体芯片4PH，4PL的主面不会倾斜。
并且，也能够在所述图37～图41的金属板8A，8B中设置突起81，并且，也能够在后述的实施方式2的金属板8A，8B中来设置突起81。
(实施方式2)
图45为本实施方式的半导体器件SM1的平面透视图，对应所述实施方式1的图6。图46为使用于图45的半导体器件SM1的金属板8A的平面图(俯视图)，图47为使用于图45的半导体器件SM1的金属板8B的平面图(俯视图)，其各自与所述实施方式1的图14及图15对应。图48是图45的半导体器件SM1中，图46的金属板8A接合到半导体芯片4PH的状态的平面图(俯视图)，对应所述图35。图49是图45的半导体器件SM1中，图47的金属板8B接合到半导体芯片4PL的状态的平面图(俯视图)，对应所述图36。
将图45～图49与图6、图14、图15、图35和图36相比可以得知，如图45所示的本实施方式的半导体器件SM1与所述实施方式1的半导体器件SM1相比，金属板8A，8B的形状有如下不同。除此之外，本实施方式与所述实施方式1大体上相同，下面仅说明相异点。
本实施方式中，如图45、图46及图48所示，在金属板8A的开口部61的长度(Y方向的尺寸)与所述实施方式1(图14)的金属板8A的情况相比变短。即：在所述实施方式1中，如图14等所示，金属板8A的开口部61的一方的端部(靠近第2部分8A2的一侧的端部)抵达金属板8A的第2部分8A2，对此，在本实施方式中，如图45等所示，金属板8A的开口部61的一方端部(靠近第2部分8A2的一侧的端部)没有抵达金属板8A的第2部分8A2而是位于金属板8A的第3部分8A3的途中。本实施方式中，由于缩短了金属板8A的开口部61的长度(Y方向的尺寸)，因此能够提高金属板8A的强度。
但是，本实施方式中，如图48所示，从平面角度来看，金属板8A的开口部61横切过半导体芯片4PH的长边(与半导体芯片4PL相对的一侧的长边)，并延伸到金属板8A3的第3部分8A3的途中。为此，与所述实施方式1同样，在本实施方式中，从平面角度来看，半导体芯片4PH的长边(与半导体芯片4PL相对的一侧的长边)横切过金属板8A的开口部61。并且，在金属板8A的开口部61的另一方的端部(靠近第1部分8A1的一侧的端部)的位置，所述实施方式1(参照图14)和本实施方式2(参照图46)相同。
为此，与所述实施方式1相同，在本实施方式中，如图48所示，在半导体芯片4PH接合有金属板8A的状态(所述步骤S4的焊锡回流工序之后)下，在金属板8A设置的开口部61与设在半导体芯片4PH的表面(上表面)设置的源电极用的焊垫12S1，12S2的一部分平面重合。即，从半导体芯片4PH的上方来看，为半导体芯片4PH的源电极用的焊垫12S1，12S2的一部分从金属板8A的开口部61露出的状态。
因此，与所述实施方式1相同，本实施方式也是在所述步骤S7成型工序之前(最好是在所述步骤S4的焊锡回流工序之后并在所述步骤S6的导线结合工序之前)，能够从金属板8A的开口部61通过外观检查观察接合金属板8A的第1部分8A1和半导体芯片4PH的源电极用的焊垫12S1，12S2的附着层11b的状态和量。藉此，更能提高半导体器件SM1的可靠性，并且，即使未到组装的最后工序，也能够发现制造半导体器件SM1过程中发生的短路等不良，因此，能够降低半导体器件SM1的制造成本，提高半导体器件SM1的制造成品率。
有关金属板8B的开口部61a，61b，大体上也是相同。即：本实施方式中，如图45、图47及图49所示，在金属板8B的开口部61a的长度(X方向的尺寸)及开口部61b的长度(Y方向的尺寸)，比所述实施方式1(图15)的金属板8B的情况变短。
即：在所述实施方式1中，如图15等所示，金属板8B的开口部61a的一方的端部(靠近第2部分8B2的一侧的端部)抵达金属板8B的第2部分8B2，金属板8B的开口部61b的一方的端部(靠近第3部分8B3的一侧的端部)抵达金属板8B的第3部分8B3。对此，本实施方式中，如图47等所示，在金属板8B的开口部61a的一方的端部(靠近第2部分8B2的一侧的端部)不抵达金属板8B的第2部分8B2，而是位于金属板8B的第4部分8B4的途中，金属板8B的开口部61b的一方的端部(靠近第3部分8B3的一侧的端部)不抵达金属板8B的第3部分8B3，而是位于金属板8B的第5部分8B5的途中。在本实施方式中，通过缩短金属板8B的开口部61a，61b的长度，能够提高金属板8B的强度。
但是，在本实施方式中，如图49所示，从平面角度来看，金属板8B的开口部61a横切过半导体芯片4PL的短边(与引线布线7LB相对的一侧的短边)并延伸到金属板8B的第4部分8B4的途中，并且，金属板8B的开口部61b横切过半导体芯片4PL的长边(与引线布线7LB相对的一侧的长边)并延伸到金属板8B的第5部分8B5的途中。为此，与所述实施方式1相同，在本实施方式中，从平面角度来看，半导体芯片4PL的短边(与引线布线7LB相对的一侧的短边)横切过金属板8B的开口部61a，半导体芯片4PL的长边(与引线布线7LB相对的一侧的长边)横切过金属板8B的开口部61b。并且，在金属板8B的开口部61a，61b的另一方的端部(靠近第1部分8B1的一侧的端部)的位置，与所述实施方式1(参照图15)和本实施方式2(参照图47)相同。
为此，与所述实施方式1相同，在本实施方式中，如图49所示，在半导体芯片4PL接合有金属板8B的状态(所述步骤S4的焊锡回流工序之后)下，在金属板8B设置的开口部61a，61b与在半导体芯片4PL的上表面设置的源电极用的焊垫15S1，15S2，15S3一部分平面重合。即：从半导体芯片4PL的上方来看，为半导体芯片4PL的源电极用的焊垫15S1，15S2，15S3的一部分从金属板8B的开口部61a，61b露出的状态。
因此，与所述实施方式1相同，本实施方式中，在进行所述步骤S7的成型工序之前(最好是在所述步骤S4的焊锡回流工序后而在所述步骤S6的导线结合工序前)，能够从金属板8B的开口部61a，61b，通过外观检查观察接合金属板8B的第1部分8B1和半导体芯片4PL的源电极用的焊垫15S1～15S3的附着层11b的状态和量。藉此，更能提高半导体器件SM1的可靠性，并且，即使未到组装的最后工序，也能够发现半导体器件SM1的制造过程中发生的短路等的不良，因此，能够降低半导体器件SM1的制造成本，从而提高半导体器件SM1的制造成品率。
并且，在本实施方式中，如图45、图46及图48所示，使得金属板8A的第2部分8A2的宽度(X方向的尺寸)小于金属板8A的第1部分8A1及第3部分8A3的宽度(X方向的尺寸)。并且，在本实施方式中，如图45、图47及图49所示，在金属板8B中，使得第2部分8B2的宽度(Y方向的尺寸)小于第4部分8B4的宽度(Y方向的尺寸)，使得第3部分8B3的宽度(X方向的尺寸)小于第5部分8B5的宽度(X方向的尺寸)。藉此，能够缩小在印模焊垫7D2的电镀层9c上、引线布线7LB的电镀层9e1上、和引线布线7LB的电镀层9e2上所涂布的所述焊锡粘剂11的涂布面积。
并且，本实施方式中，如图45、图47及图49所示，在金属板8B中，在邻接第3部分8B3的区域的第5部分8B5设置了开口部91。经由在金属板8B设置开口部91来取代缩短金属板8B的开口部61a，61b的长度，从而能够取得提高金属板8B的强度和热应力的金属板8B的容易变形之间的平衡。如果不需要，也能够省略开口部91的形成。
并且，与所述图42～图44的变形例相同，即使在如图45～图49所示的本实施方式中，在金属板8A的第1部分8A1的底部(与半导体芯片4PH相对的面)、和金属板8B的第1部分8B1的底部(与半导体芯片4PL相对的面)，如各自形成两个如所述图42及图43的变形例的金属板8A，8B中的突起81相同的突起81。突起81的高度(从金属板8A的第1部分8A1的底部或是金属板8B的第1部分8B1底部的高度)如为0.05mm左右。有关通过金属板8A，8B的突起81的剖面图，由于与所述图44相同，所以在此省略其图示。即使在本实施方式中，在金属板8A，8B中设置了突起81的效果也是与在所述图42～图44的变形例的金属板8A，8B的情况相同，经由在金属板8A，8B中设置突起81，能够更能准确地确保附着层11b的厚度和实现附着层11b的厚度均一化。
并且，在所述实施方式1的所述图6等中，在半导体芯片4PH的焊垫12S3，12S4，12G和半导体芯片4PL的焊垫15S4，15G的各自连接有多条的导线WA(本实施方式中为两条)，但是，也能够使得连接到这些各个焊垫的导线WA的数量各自为一条。在图45的半导体器件SM1示出连接到半导体芯片4PH的焊垫12S3，12S4，12G和半导体芯片4PL的焊垫15S4，15G的导线WA的数量为一条的情况。藉此，能够减少导线WA的总数，从而降低半导体器件的成本。
以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围下能够进行种种变更，在此无需赘言。
本案发明为适用于半导体器件有效的技术。

Claims (21)

1.一种具有DC-DC转换器的半导体器件，其特征在于： 
所述半导体器件包括： 
(a)高边用半导体芯片，形成有所述DC-DC转换器的高边MOSFET，并具有所述高边MOSFET的栅电极用焊垫、源电极用焊垫和漏电极； 
(b)低边用半导体芯片，形成有所述DC-DC转换器的低边MOSFET，并具有所述低边MOSFET的栅电极用焊垫、源电极用焊垫和漏电极； 
(c)驱动器用半导体芯片，形成有所述高边MOSFET和所述低边MOSFET的驱动器电路； 
(d)搭载所述高边用半导体芯片的高边用芯片搭载部； 
(e)搭载所述低边用半导体芯片的低边用芯片搭载部； 
(f)搭载所述驱动器用半导体芯片的驱动器用芯片搭载部； 
(g)高边用金属板，对设于所述高边用半导体芯片中的所述高边MOSFET的源电极用焊垫和所述低边用芯片搭载部进行电连接；以及 
(h)密封部件，覆盖所述高边用芯片搭载部的一部分、所述低边用芯片搭载部的一部分、所述驱动器用芯片搭载部的一部分、所述高边用半导体芯片、所述低边用半导体芯片、所述驱动器用半导体芯片以及所述高边用金属板， 
在所述低边用芯片搭载部的上表面设有低边芯片连接用电镀层和金属板连接用电镀层，所述低边芯片连接用电镀层形成于搭载所述低边用半导体芯片的区域，所述金属板连接用电镀层形成于接合所述高边用金属板的区域； 
所述低边芯片连接用电镀层和所述金属板连接用电镀层被隔开。 
2.根据权利要求1所记载的半导体器件，其特征在于： 
所述低边用半导体芯片被焊接在所述低边用芯片搭载部的所述低边芯片连接用电镀层上，所述高边用金属板被焊接在所述低边用芯片搭载部的所述金属板连接用电镀层上。 
3.根据权利要求2所记载的半导体器件，其特征在于： 
所述低边MOSFET的栅电极用焊垫以及源电极用焊垫形成于所述低边用半导体芯片的表面，所述低边MOSFET的漏电极形成于所述低边用半导体芯片的背面，并被焊接到所述低边用芯片搭载部。 
4.根据权利要求3所记载的半导体器件，其特征在于： 
所述高边用芯片搭载部和所述低边用芯片搭载部由铜或铜合金构成。 
5.根据权利要求4所记载的半导体器件，其特征在于： 
所述低边芯片连接用电镀层和所述金属板连接用电镀层分别由银电镀层构成。 
6.根据权利要求5所记载的半导体器件，其特征在于： 
所述高边用金属板由铜或铜合金构成。 
7.根据权利要求6所记载的半导体器件，其特征在于： 
所述高边用金属板被焊接在设于所述高边用半导体芯片的所述高边MOSFET的源电极用焊垫上。 
8.根据权利要求7所记载的半导体器件，其特征在于： 
在所述高边用芯片搭载部的上表面，在搭载所述高边用半导体芯片的区域设置有高边芯片连接用电镀层，所述高边用半导体芯片被焊接在所述高边用芯片搭载部的所述高边芯片连接用电镀层上。 
9.根据权利要求8所记载的半导体器件，其特征在于： 
所述高边MOSFET的栅电极用焊垫以及源电极用焊垫形成于所述高边用半导体芯片的表面，所述高边MOSFET的漏电极形成于所述高边用半导体芯片的背面，并被焊接到所述高边用芯片搭载部上。 
10.根据权利要求9所记载的半导体器件，其特征在于： 
所述半导体器件还具有多条接合引线，所述多条接合引线将所述高边MOSFET的栅电极用焊垫和源电极用焊垫、以及所述低边MOSFET的栅电极用焊垫和源电极用焊垫分别电连接到所述驱动器用半导体芯片的多个焊垫上，所述多条接合引线被所述密封部件所覆盖，其中，所述高边MOSFET设于所述高边用半导体芯片，所述低边MOSFET设于所述低边用半导体芯片。 
11.根据权利要求10所记载的半导体器件，其特征在于： 
所述高边用金属板的宽度大于所述多条接合引线中每一条接合引线的直径。 
12.根据权利要求11所记载的半导体器件，其特征在于： 
所述高边MOSFET的源电极用焊垫具有连接所述高边用金属板的焊垫、和连接所述接合引线的焊垫。 
13.根据权利要求12所记载的半导体器件，其特征在于： 
所述高边用半导体芯片以及所述低边用半导体芯片分别具有一组长边和与所述长边交叉的一组短边；所述高边用半导体芯片的长边和所述低边用半导体芯片的长边彼此相对；所述高边用金属板被配置为和与所述低边用半导体芯片相对的所述高边用半导体芯片的长边交叉。 
14.根据权利要求13所记载的半导体器件，其特征在于： 
所述高边用金属板具有：被焊接到设在所述高边用半导体芯片的所述高边MOSFET的源电极用焊垫的高边芯片接触部；被焊接到所述低边用芯片搭载部的所述金属板连接用电镀层上的搭载部接触部；以及连接所述高边芯片接触部和所述搭载部接触部的中间部。 
15.根据权利要求14所记载的半导体器件，其特征在于： 
在所述高边用金属板的所述中间部形成有一个或多个第一开口部，所述第一开口部进一步被形成为延长到所述高边用金属板的所述高边芯片接触部的一部分，其中，所述第一开口部与设在所述高边用半导体芯片中的所述高边MOSFET的源电极用焊垫的一部分平面重合。 
16.根据权利要求14所记载的半导体器件，其特征在于： 
在所述高边用金属板的所述搭载部接触部以及所述中间部形成有一个或多个第一缝隙，所述第一缝隙进一步被形成为延长到所述高边用金属板的所述高边芯片接触部的一部分，所述第一缝隙与设在所述高边用半导体芯片中的所述高边MOSFET的源电极用焊垫的一部分平面重合。 
17.根据权利要求12所记载的半导体器件，其特征在于： 
所述半导体器件还具备：用于供给接地电位的接地引脚部；和将设在所述低边用半导体芯片中的所述低边MOSFET的源电极用焊垫和所述接地引脚部电连接的低边用金属板，其中，所述接地引脚部的一部分以及所述低边用金属板被所述密封部件所覆盖。 
18.根据权利要求17所记载的半导体器件，其特征在于： 
所述低边MOSFET的源电极用焊垫具有连接所述低边用金属板的焊垫和连接所述接合引线的焊垫。 
19.根据权利要求18所记载的半导体器件，其特征在于： 
在所述接地引脚部的上表面形成有互相隔开的第一电镀层和第二电镀层， 
所述低边用金属板具有：与设在所述低边用半导体芯片的所述低边MOSFET的源电极用焊垫进行了焊接的低边芯片接触部；与所述接地引脚部的所述第一电镀层进行了焊接的第一接触部；与所述接地引脚部的所述第二电镀层进行了焊接的第二接触部；连接所述低边芯片接触部和所述第一接触部的第一中间部；以及连接所述低边芯片接触部和所述第二接触部的第二中间部， 
所述第一中间部和所述第一接触部被配置为跨所述低边用半导体芯片的短边，所述第二中间部和所述第二接触部被配置为跨所述低边用半导体芯片的长边。 
20.根据权利要求19所记载的半导体器件，其特征在于： 
在所述低边用金属板的所述第一中间部以及所述第二中间部上分别形成有一个或多个第二开口部，所述第二开口部进一步被形成为延长到所述低边用金属板的所述低边芯片接触部的一部分，其中，所述第二开口部与设在所述低边用半导体芯片的所述低边MOSFET 的源电极用焊垫的一部分平面重合。 
21.根据权利要求19所记载的半导体器件，其特征在于： 
在所述低边用金属板的所述第一接触部和所述第一中间部、以及所述第二接触部和所述第二中间部分别形成有一个或多个第二缝隙，所述第二缝隙进一步被形成为延长到所述低边用金属板的所述低边芯片接触部的一部分，其中，所述第二缝隙与设在所述低边用半导体芯片中的所述低边MOSFET的源电极用焊垫的一部分平面重合。 
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