JP2019165133A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】配線に生じる不具合を低減することができる半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態の半導体記憶装置は、第１導電層１５と、第１導電層１５上に積層され、Ｘ方向に延伸する複数の第２導電層と、第１導電層１５と第２導電層との間に設けられた第３導電層１７と、第２導電層が積層されたＺ方向に、複数の第２導電層内を延伸するメモリピラーと、複数の第２導電層内に第２方向に設けられ、第１方向に延伸し、第２導電層を分離するスリットＳＴと、スリットＳＴの端部から距離を空けて設けられ、第１方向と直交する第３方向に延伸する複数のスリットＳＴＣ１とを備える。スリットＳＴＣ１は、スリットＳＴの延長線上を空けて配置される。第１導電層１５は、スリットＳＴの延長線と、スリットＳＴＣ１の延長線とが交差する交差領域と重畳する領域を有し、第３導電層１７は交差領域と重畳しない。【選択図】図６

Description

実施形態は、半導体記憶装置及びその製造方法に関するものである。
半導体記憶装置として、メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９４３１４１９号明細書
配線に生じる不具合を低減することができる半導体記憶装置及びその製造方法を提供する。
実施形態の半導体記憶装置は、第１導電層と、前記第１導電層上に積層され、第１方向に延伸する複数の第２導電層と、前記第１導電層と前記第２導電層との間に設けられた第３導電層と、前記複数の第２導電層が積層された第２方向に、前記複数の第２導電層内を延伸するメモリピラーと、前記複数の第２導電層内に前記第２方向に設けられ、前記第１方向に延伸し、前記第２導電層を分離する第１絶縁層と、前記第１絶縁層の端部から距離を空けて設けられ、前記第１方向と直交する第３方向に延伸する複数の第２絶縁層とを具備する。前記複数の第２絶縁層は、前記第１絶縁層の延長線上を空けて配置され、前記第１導電層は、前記第１絶縁層の延長線と、前記第２絶縁層の延長線とが交差する交差領域と重畳する領域を有し、前記第３導電層は、前記交差領域と重畳しない。
第１実施形態の半導体記憶装置の構成を示す平面図である。 図１におけるＡ−Ａ’線に沿った断面図である。 図１におけるＢ−Ｂ’線に沿った断面図である。 第１実施形態におけるメモリピラーのＹ方向に沿った断面図である。 第１実施形態の半導体記憶装置におけるスリットの製造方法を示すフローチャートである。 第１実施形態におけるスリットの交差領域を含む第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態におけるスリットの第１領域の製造方法を示す図である。 第１実施形態の変形例におけるスリットの第１領域の製造方法を示す図である。 第２実施形態の半導体記憶装置の構成を示す平面図である。 第２実施形態におけるスリットの第１領域のスリット形成前後の構成を示す図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルトランジスタ（以下、メモリセルとも記す）が半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に取る。
１．１ 半導体記憶装置の構成
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図２は、図１におけるＡ−Ａ’線に沿った断面図である。図３は、図１におけるＢ−Ｂ’線に沿った断面図である。図１において、相互に直交し、半導体基板面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向とする。なお、図１ではビット線を省略している。
図１に示すように、半導体記憶装置は、メモリセルアレイ領域１００、引き出し領域２００、及びコンタクト領域３００を有する。
メモリセルアレイ領域１００は、複数のメモリブロック１０１を含む。複数のメモリブロック１０１は、Ｘ方向にそれぞれ延伸し、Ｙ方向に配列されている。複数のメモリブロック１０１は、各々同様の構成を有する。
メモリブロック１０１は、複数のメモリピラーＭＰを有する。複数のメモリピラーＭＰは、行列状に、すなわちＸ方向及びＹ方向に配列されている。メモリピラーＭＰの数は任意である。メモリピラーＭＰは、図２及び図３に示すように、コンタクトＣＰ１及びビアＶ１を介して導電層４０に接続される。導電層４０はビット線ＢＬとして機能する。
複数のメモリブロック１０１の間には、Ｘ方向に延伸するスリット（分離層）ＳＴが設けられる。スリットＳＴにより、各々のメモリブロック１０１間は分離される。スリットＳＴの数は任意である。
引き出し領域２００は、後述するワード線に接続された複数のコンタクトＣＰ２を有する。コンタクトＣＰ２は、Ｘ方向に配列されている。コンタクトＣＰ２は、図２に示すように、ビアＶ２に接続される。
引き出し領域２００のチップ端側（あるいはメモリセルアレイ領域１００と反対側）には、スリットＳＴが延伸するＸ方向に対して直交するＹ方向に延伸したスリット（分離層）ＳＴＣ１、ＳＴＣ２が設けられる。スリットＳＴＣ１により、各々のメモリブロック１０１内のソース側選択ゲート線が分離される。スリットＳＴＣ１は、スリットＳＴと交差しないように、スリットＳＴの延長線上を空けて設けられる。すなわち、スリットＳＴＣ１は、スリットＳＴの延長線上に設けられず、スリットＳＴの延長線上を空けて断続的に設けられる。また、スリットＳＴＣ２は、スリットＳＴＣ１と距離を空けて、スリットＳＴＣ１と平行に配置される。スリットＳＴＣ２は、引き出し領域２００、メモリセルアレイ領域１００、及びコンタクト領域３００に設けられた層間絶縁層（例えば、シリコン酸化層）の応力を緩和する働きがある。
コンタクト領域３００は、後述する周辺回路に接続された複数の貫通コンタクトＣＰ３を有する。貫通コンタクトＣＰ３は、図２に示すように、コンタクトＣＰ４を介してビアＶ３に接続される。
図２及び図３に示すように、半導体基板、例えばシリコン基板１０上には、周辺回路領域４００及びメモリ回路領域５００が設けられる。周辺回路領域４００は、メモリセルに対するデータの書き込み、読み出し、及び消去を制御する周辺回路を有する。周辺回路は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）及びｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）を含むＣＭＯＳ回路１１を有する。メモリ回路領域５００には、前述した複数のメモリピラーＭＰ、複数のワード線ＷＬ０〜ＷＬ３、ソース線ＳＬ、及びビット線ＢＬが設けられる。以降、ワード線ＷＬと記した場合、ワード線ＷＬ０〜ＷＬ３の各々を示すものとする。なおここでは、ワード線の数が４本の場合を示すが、ワード線の数は任意である。
なお、ここでは一例として、周辺回路領域４００上にメモリ回路領域５００が設けられた構成を示すが、これに限られない。メモリ回路領域５００上に周辺回路領域４００を設けた構成でもよく、また周辺回路領域４００とメモリ回路領域５００が水平に並んだ構成としてもよい。
以下に、図２を参照して、半導体記憶装置のＡ−Ａ’線に沿った断面構造を説明する。シリコン基板１０上には、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを含むＣＭＯＳ回路１１、及びビアＶ４が設けられる。ビアＶ４は、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース、ドレイン、あるいはゲートに接続される。
ビアＶ４上には、導電層（例えば、配線あるいはパッド）１２が設けられる。導電層１２上には、ビアＶ５が設けられる。ビアＶ５上には、導電層（例えば、配線あるいはパッド）１３が設けられる。シリコン基板１０上のＣＭＯＳ回路１１、導電層１２，１３、及びビアＶ４，Ｖ５の周囲には、絶縁層１４が設けられる。
絶縁層１４上には、導電層１５が設けられる。導電層１５は、ソース線ＳＬとして機能する。導電層１５上には、絶縁層１６が設けられる。絶縁層１６上には、導電層１７が設けられる。
導電層１７上には、複数の絶縁層１８と、複数の導電層１９〜２４とが交互に積層される。導電層１７，１９〜２４はＸ方向に延伸している。導電層１７，１９は、ソース側選択ゲート線ＳＧＳとして機能する。導電層２０〜２３は、複数のワード線ＷＬ０〜ＷＬ３としてそれぞれ機能する。導電層２４は、ドレイン側選択ゲート線ＳＧＤとして機能する。
導電層２４上には、絶縁層２５が設けられる。複数の絶縁層１６，１８、複数の導電層１７，１９〜２４、及び絶縁層２５には、Ｚ方向に延伸した柱状のメモリピラーＭＰが設けられる。メモリピラーＭＰの一端は導電層１５（ソース線ＳＬ）に接続され、メモリピラーＭＰの他端は絶縁層２５の上面に達する。すなわち、メモリピラーＭＰは、絶縁層２５の上面から、絶縁層２５、ドレイン側選択ゲート線ＳＧＤ、複数の絶縁層１８、複数のワード線ＷＬ０〜ＷＬ３、ソース側選択ゲート線ＳＧＳ、及び絶縁層１６を通り、ソース線ＳＬに達している。メモリピラーＭＰの詳細については後述する。
メモリピラーＭＰ及び絶縁層２５上には、絶縁層２６，２７，２８が順に設けられる。メモリセルアレイ領域１００において、絶縁層２６〜２８には、Ｚ方向に延伸したコンタクトＣＰ１が設けられる。コンタクトＣＰ１は、絶縁層２８の上面からメモリピラーＭＰに達する。コンタクトＣＰ１はメモリピラーＭＰに接続される。
引き出し領域２００において、絶縁層１８，２５〜２８には、Ｚ方向に延伸した複数のコンタクトＣＰ２が設けられる。コンタクトＣＰ２は、絶縁層２８の上面から導電層１９〜２４にそれぞれ達する。コンタクトＣＰ２は、導電層１７、ソース側選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及びドレイン側選択ゲート線ＳＧＤにそれぞれ接続される。
コンタクト領域３００において、絶縁層１４，１６，１８，２５，２６、導電層１５，１７，１９〜２４には、Ｚ方向に延伸した貫通コンタクトＣＰ３が設けられる。貫通コンタクトＣＰ３は、絶縁層２６の上面から導電層１３に達する。貫通コンタクトＣＰ３は導電層１３に接続される。絶縁層２７，２８には、Ｚ方向に延伸したコンタクトＣＰ４が設けられる。コンタクトＣＰ４は、絶縁層２８の上面から貫通コンタクトＣＰ３に達する。コンタクトＣＰ４は貫通コンタクトＣＰ３に接続される。
さらに、コンタクトＣＰ１，ＣＰ２，ＣＰ４及び絶縁層２８上には、絶縁層２９が設けられる。メモリセルアレイ領域１００において、絶縁層２９には、Ｚ方向に延伸したビアＶ１が設けられる。ビアＶ１は、絶縁層２９の上面からコンタクトＣＰ１に達する。ビアＶ１はコンタクトＣＰ１に接続される。ビアＶ１上には、導電層４０（ビット線ＢＬ）が設けられる。導電層４０はビアＶ１に接続される。
引き出し領域２００において、絶縁層２９には、Ｚ方向に延伸したビアＶ２が設けられる。ビアＶ２は、絶縁層２９の上面からコンタクトＣＰ２に達する。ビアＶ２はコンタクトＣＰ２に接続される。
コンタクト領域３００において、絶縁層２９には、Ｚ方向に延伸したビアＶ３が設けられる。ビアＶ３は、絶縁層２９の上面からコンタクトＣＰ４に達する。ビアＶ３はコンタクトＣＰ４に接続される。
次に、図３を参照して、半導体記憶装置のＢ−Ｂ’線に沿った断面構造を説明する。周辺回路領域４００、及びメモリピラーＭＰを含むメモリブロック１０１内の構造は図２に示した構造と同様である。ここでは、異なる構造を説明する。
メモリブロック１０１間には、前述したように、Ｘ方向に延伸するスリットＳＴが設けられる。スリットＳＴは、メモリブロック１０１間を分離する。言い換えると、スリットＳＴは、メモリピラーＭＰを有するメモリセルアレイ、及び導電層１７，１９〜２４を分離する。
１．１．１ メモリピラーＭＰの詳細
次に、図４を用いて、第１実施形態の半導体記憶装置が含むメモリピラーＭＰの詳細な構成について説明する。図４は、メモリピラーのＹ方向に沿った断面図である。ここでは、絶縁層を省略している。
メモリピラーＭＰは、ＮＡＮＤストリングＮＳとして機能する。ＮＡＮＤストリングＮＳは、選択トランジスタＳＧ１、メモリセルトランジスタＭＴ０〜ＭＴ３、及び選択トランジスタＳＧ２を有する。
図４に示すように、導電層１９（ソース側選択ゲート線ＳＧＳ）、導電層２０〜２３（ワード線ＷＬ０〜ＷＬ３）、及び導電層２４（ドレイン側選択ゲート線ＳＧＤ）がＺ方向に配列される。メモリピラーＭＰは、これら導電層１９〜２４を貫くように設けられる。ＮＡＮＤストリングＮＳは、導電層１９〜２４とメモリピラーＭＰとの交差部に形成される。
メモリピラーＭＰは、例えばセル絶縁層３０、半導体層３１、及びコア絶縁層３２を有する。セル絶縁層３０は、ブロック絶縁層３０Ａ、電荷蓄積層３０Ｂ、及びトンネル絶縁層（あるいはゲート絶縁層）３０Ｃを含む。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層３０Ａが設けられる。ブロック絶縁層３０Ａの内壁に、電荷蓄積層３０Ｂが設けられる。電荷蓄積層３０Ｂの内壁に、トンネル絶縁層３０Ｃが設けられる。トンネル絶縁層３０Ｃの内壁に、半導体層３１が設けられる。さらに、半導体層３１の内側に、コア絶縁層３２が設けられる。コア絶縁層３２は、例えばシリコン酸化層を含む。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層１９（及び導電層１７）とが交差する部分が、選択トランジスタＳＧ２として機能する。メモリピラーＭＰと導電層２０〜２３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ３として機能する。メモリピラーＭＰと導電層２４とが交差する部分が、選択トランジスタＳＧ１として機能する。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示す。
半導体層３１は、メモリセルトランジスタＭＴ、選択トランジスタＳＧ１，ＳＧ２のチャネル層として機能する。半導体層３１は、例えばシリコンを含む層である。
電荷蓄積層３０Ｂは、メモリセルトランジスタＭＴにおいて、半導体層３１から注入される電荷を蓄積する電荷蓄積層として機能する。電荷蓄積層３０Ｂは、例えばシリコン窒化層を含む。
トンネル絶縁層３０Ｃは、半導体層３１から電荷蓄積層３０Ｂに電荷が注入される際、または電荷蓄積層３０Ｂに蓄積された電荷が半導体層３１へ拡散する際に電位障壁として機能する。トンネル絶縁層３０Ｃは、例えばシリコン酸化層を含む。
ブロック絶縁層３０Ａは、電荷蓄積層３０Ｂに蓄積された電荷が導電層（ワード線ＷＬ）２０〜２３へ拡散するのを防止する。ブロック絶縁層３０Ａは、例えばシリコン酸化層及びシリコン窒化層を含む。
１．１．２ スリットＳＴ及びスリットＳＴＣ１の構成及びその製造方法
次に、図５〜図２２を用いて、第１実施形態の半導体記憶装置におけるスリットの製造方法について説明する。スリットＳＴ、ＳＴＣ１、ＳＴＣ２は、同一の工程で製造されるが、ここではスリットＳＴ、ＳＴＣ１の工程を示す。なお、スリットＳＴ、ＳＴＣ１およびＳＴＣ２は、それぞれ別の工程で形成してもよい。
図５は、第１実施形態の半導体記憶装置におけるスリットの製造方法を示すフローチャートである。まず、スリットＳＴ、ＳＴＣ１用の溝を形成する（ステップＳ１）。続いて、スリット用溝の内壁にスペーサ層を形成する（ステップＳ２）。続いて、スリット用溝の底面にあるスペーサ層を除去する（ステップＳ３）。続いて、ソース層形成のための犠牲層を除去する（ステップＳ４）。続いて、メモリピラーＭＰのセル絶縁層、及びソース層形成のための保護層を除去する（ステップＳ５）。
次に、図５に示した製造方法のフローに沿って、第１実施形態の半導体記憶装置におけるスリットＳＴの延長線とスリットＳＴＣ１の延長線が互いに交差する交差領域を含む、図１に示す領域（以下、第１領域）２０１の製造方法を説明する。図６〜図２２は、スリットＳＴとスリットＳＴＣ１の延長線の交差領域を含む第１領域における製造方法を示す図である。図６（ａ）は、図１における第１領域２０１に相当する領域を拡大した平面図であり、図６（ｂ）は、図６（ａ）におけるＣ−Ｃ’線に沿った断面図である。図６（ａ）に示すＳＴａ，ＳＴＣ１ａは、後の工程で形成されるスリットＳＴ，ＳＴＣ１のマスクパターンをそれぞれ表しており、スリットＳＴ，ＳＴＣ１のパターンと位置を示すものである。また、図６（ｂ）に示す破線５１ａは、スリットＳＴ，ＳＴＣ１用の溝を形成したときに想定される溝の形状を表す。
図７、図１１、図１５及び図１９は、図６（ａ）のＣ−Ｃ’線に沿った領域に相当する断面図である。図８〜図１０は、図７におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線にそれぞれ沿った断面図である。図１２〜図１４は、図１１におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線にそれぞれ沿った断面図である。図１６〜図１８は、図１５におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線にそれぞれ沿った断面図である。さらに、図２０〜図２２は、図１９におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線にそれぞれ沿った断面図である。
まず、スリット用溝を形成する前の製造方法と構造を説明する。
例えば、シリコン基板１０上に、ＣＭＯＳ回路１１及び配線等を有する周辺回路（図示しない）を形成する。さらに、シリコン基板１０及び周辺回路上を覆うように、絶縁層１４を形成する。絶縁層１４は、例えばシリコン酸化層を含む。
次に、絶縁層１４上に、タングステンシリサイド層等の金属を含む層を形成する。その後、後述する工程で形成されるスリットＳＴの延長線とスリットＳＴＣ１の延長線との交差領域を含む第１領域に形成された金属を含む層を除去する。
続いて、絶縁層１４上に導電層１５１、保護層１５２Ａ、犠牲層１５２Ｂ、保護層１５２Ｃ、及び導電層１５３を順に成膜する。その後、リソグラフィ法により、図６（ｂ）に示すように、第１領域に、島状の積層体、すなわち導電層１５１、保護層１５２Ａ、犠牲層１５２Ｂ、保護層１５２Ｃ、及び導電層１５３を形成する。導電層１５１は、例えばリンが添加された多結晶シリコン層を含む。保護層１５２Ａ、１５２Ｃは、例えばシリコン酸化層を含む。犠牲層１５２Ｂ，１５３は、例えば不純物が添加されていない多結晶シリコン層を含む。
次に、導電層１５３上に、絶縁層１６を形成する。絶縁層１６上に導電層１７を成膜する。続いて、リソグラフィ法により、第１領域に、開口部１７Ａを有する導電層１７を形成する。その後、導電層１７上に、複数の絶縁層（例えば、シリコン酸化層）１８と複数の絶縁層（例えば、シリコン窒化層）とを交互に積層する。さらに、最上のシリコン窒化層上に、必要な絶縁層等を形成する。絶縁層１６は、例えばシリコン酸化層を含む。導電層１７は、例えば多結晶シリコン層を含む。
次に、例えばＲＩＥ（reactive ion etching）法により、図７〜図１０に示すように、スリットＳＴ，ＳＴＣ１用の溝５１を形成する（ステップＳ１）。続いて、例えばＣＶＤ（chemical vapor deposition）法により、スリット用溝５１内にスペーサ層４１を形成する（ステップＳ２）。スペーサ層４１は、例えばシリコン窒化層を含む。
スペーサ層４１形成後のＣ−Ｃ’線に沿った断面構造は図７に示すようになる。図７におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った断面構造は、図８、図９、図１０にそれぞれ示すようになる。図８に示すＤ−Ｄ’線の断面は、スリット溝形成前に、導電層１７が配置されず、島状の積層体が配置されていた領域である。図９に示すＥ−Ｅ’線の断面は、スリット溝形成前に、導電層１７と島状の積層体が共に配置されていた領域である。図１０に示すＦ−Ｆ’線の断面は、スリット溝形成前に、導電層１７が配置され、島状の積層体が配置されず、第１領域から離れた領域である。
図８に示すように、Ｄ−Ｄ’線の断面では、スリット用溝５１の深さは導電層１５１の下面より下の絶縁層１４の途中まで達する。しかし、スリット用溝５１の深さは、シリコン基板１０上の周辺回路が含む配線等に達することはない。図９に示すように、Ｅ−Ｅ’線の断面では、スリット用溝５１の深さは犠牲層１５２Ｂまで達する。図１０に示すように、Ｆ−Ｆ’線の断面では、スリット用溝５１の深さは導電層１５１の厚さ途中にある絶縁層１６まで達する。
次に、例えばＲＩＥ法により、図１１〜図１４に示すように、スリット用溝５１の底面のスペーサ層４１を除去する（ステップＳ３）。これにより、Ｃ−Ｃ’線に沿った断面構造は図１１に示すようになる。図１１におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った断面構造は、図１２、図１３、図１４にそれぞれ示すようになる。図１２に示すように、Ｄ−Ｄ’線の断面では、スリット用溝５１の底面のスペーサ層４１が除去される。図１３及び図１４に示すように、Ｅ−Ｅ’線及びＦ−Ｆ’線の断面でも、スリット用溝５１の底面のスペーサ層４１がそれぞれ除去される。
次に、例えば、図１５〜図１８に示すように、スリット用溝５１を介してホットＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を供給し、ソース層の形成領域にある犠牲層１５２Ｂを除去する。図１５に示す開口部１７Ａに対応する犠牲層１５２Ｂは、ソース層の形成領域ではないため、除去されない（ステップＳ４）。これにより、Ｃ−Ｃ’線に沿った断面構造は図１５に示すようになる。図１５におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った断面構造は、図１６、図１７、図１８にそれぞれ示すようになる。
図１６に示すように、Ｄ−Ｄ’線の断面では、スリット用溝５１の側壁にスペーサ層（例えば、シリコン窒化層）４１が存在し、スリット用溝５１の底面に絶縁層（例えば、シリコン酸化層）１４が存在するので、スリット用溝５１の側壁及び底面ともエッチングは進まない。図１７に示すように、Ｅ−Ｅ’線の断面では、スリット用溝５１の側壁にスペーサ層４１が存在し、スリット用溝５１の底面に犠牲層（例えば、多結晶シリコン層）１５２Ｂが存在するため、犠牲層１５２Ｂがエッチングされる。図１８に示すように、Ｆ−Ｆ’線の断面では、スリット用溝５１の側壁にスペーサ層４１が存在し、スリット用溝５１の底面に絶縁層（例えば、シリコン酸化層）１６が存在するので、スリット用溝５１の側壁及び底面ともエッチングは進まない。前述したように、スペーサ層４１は、ホットＴＭＹを用いたシリコンのエッチングにより、スリット用溝５１の側壁から導電層１７、１５１、１５３がサイドエッチングされるのを防ぐ。また、保護層１５２Ａと１５２Ｃは、ホットＴＭＹを用いたシリコンのエッチングにより、導電層１５１、１５３がエッチングされるのを防ぐ。
次に、例えば、図１９〜図２２に示すように、ＣＤＥ（Chemical dry etching）法により、スリット用溝５１を介してメモリピラーＭＰのセル絶縁層３０の一部と、保護層（例えば、シリコン酸化層）１５２Ａ，１５２Ｃを除去する。図１９に示す開口部１７Ａに対応する保護層１５２Ａ，１５２Ｃは、ソース層の形成領域ではないため、除去されない（ステップＳ５）。これにより、Ｃ−Ｃ’線に沿った断面構造は図１９に示すようになる。図１９におけるＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線に沿った断面構造は、図２０、図２１、図２２にそれぞれ示すようになる。
図２０及び図２２に示すように、Ｄ−Ｄ’線及びＦ−Ｆ’線の断面では、スリット用溝５１の側壁にスペーサ層（例えば、シリコン窒化層）４１が存在し、スリット用溝５１の底面に絶縁層（例えば、シリコン酸化層）１４が存在するため、スリット用溝５１の底面の絶縁層１４がエッチングされる。しかし、セル絶縁層３０及び保護層１５２Ａ，１５２Ｃの厚さに比べて、絶縁層１４は十分に厚いため、このエッチング工程が周辺回路の配線等に影響を与えることはない。図２１に示すように、Ｅ−Ｅ’線の断面では、スリット用溝５１の底部に、犠牲層１５２Ｂが除去された後の空洞５２があり、空洞５２の上側と下側に保護層（シリコン酸化層）１５２Ａ、１５２Ｃが存在するため、これら保護層１５２Ａ、１５２Ｃがエッチングされる。
その後の工程では、空洞５２内に、例えば不純物が添加された多結晶シリコンを含む導電層を形成する。これにより、空洞５２内にソース層が形成される。その後、スリット用溝５１内に絶縁層を埋め込む。これにより、スリットＳＴ，ＳＴＣ１が形成される。さらにその後、絶縁層、コンタクト、ビア、ビット線、及びその他の必要な配線等を形成し、半導体記憶装置が製造される。
１．２ 変形例
次に、第１実施形態の変形例の半導体記憶装置について説明する。この変形例では、導電層１７のパターン形状が第１実施形態と異なる。スリットＳＴの延長線上において、導電層１７の端部から第１領域より遠い領域に導電層１７を設けない構造とする。
図２３（ａ）は、変形例の半導体記憶装置における第１領域２０１に相当する領域を拡大した平面図であり、図２３（ｂ）は、図２３（ａ）におけるＣ−Ｃ’線に沿った断面図である。図２３（ａ）及び図２３（ｂ）は、第１実施形態における図６（ａ）及び図６（ｂ）に対応する。図２３（ａ）に示すＳＴａ，ＳＴＣ１ａは、後の工程で形成されるスリットＳＴ，ＳＴＣ１のマスクパターンをそれぞれ表しており、スリットＳＴ，ＳＴＣ１のパターンと位置を示すものである。また、図２３（ｂ）に示す破線５１ａは、スリットＳＴ，ＳＴＣ１用の溝を形成したときに想定される溝の形状を表す。
この変形例では、図２３に示すように、導電層１７は、導電層１７が存在しない凹形状の開口部１７Ｂを有する。そして、開口部１７Ｂは、Ｚ方向において第１領域に対応する位置に設けられる。すなわち、変形例は、スリットＳＴの延長線と、スリットＳＴＣ１の延長線との交差領域を含む第１領域に導電層１７を設けず、さらに、スリットＳＴの延長線上において、導電層１７の端部から第１領域より遠い領域に導電層１７を設けない構造を有する。その他の構成及び製造方法については、前述した第１実施形態と同様である。
１．３ 第１実施形態及び変形例の効果
以上説明したように第１実施形態及びその変形例では、スリットＳＴの延長線と、スリットＳＴＣ１の延長線とが互いに交差する交差領域を含む第１領域のＺ方向に、すなわち第１領域において半導体基板面に垂直な方向に、開口部を有する導電層１７を設けると共に、導電層あるいは絶縁層の少なくともいずれかを含む積層体を設ける。開口部及び積層体は、第１領域のＺ方向において、第１領域に対応する位置に配置される。開口部は、導電層１７が除去された領域である。積層体は、ソース層を形成するために設けられた層の一部である。具体的には、積層体は、導電層１５１、絶縁層１５２Ａ、犠牲層１５２Ｂ、絶縁層１５２Ｃ、及び導電層１５３を含む。
上述した構造では、導電層１７が開口部により除去されており、さらに、その後のスリットＳＴ，ＳＴＣ１，ＳＴＣ２用の溝を形成する際に、スリットＳＴの延長線とスリットＳＴＣ１の延長線との交差領域を含む第１領域に配置された積層体がエッチングの進行を遅らせるストッパーとして働き、第１領域が目標の深さより深くエッチングされるのを防ぐことができる。これによって、第１領域が深くエッチングされることで生じる、周辺回路を構成する配線の断線等の不具合を低減することができる。この結果、半導体記憶装置における不良発生率を低下させることが可能である。さらには、半導体記憶装置の信頼性を高めることも可能となる。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態では、交差領域を含む領域における導電層１７のパターン形状と、積層体の位置が第１実施形態と異なる。ここでは、第１実施形態と異なる点について主に説明する。
２．１ 半導体記憶装置の構成
図２４は、第２実施形態の半導体記憶装置の構成を示す平面図である。
メモリブロック１０１間には、前述したように、Ｘ方向に延伸するスリットＳＴが設けられる。スリットＳＴは、メモリブロック１０１間を分離する。言い換えると、スリットＳＴは、メモリピラーＭＰを有するメモリセルアレイ、及び導電層１７，１９〜２４を分離する。
引き出し領域２００のチップ端側には、Ｘ方向に延伸するスリットＳＴの端部が設けられる。スリットＳＴＣ１は、スリットＳＴと交差しないように、スリットＳＴの端部と距離を空けて設けられる。スリットＳＴＣ１は、スリットＳＴが延伸するＸ方向に対して直交するＹ方向に延伸する。さらに、スリットＳＴＣ１と距離を空けて、スリットＳＴＣ２が設けられる。スリットＳＴＣ２は、スリットＳＴＣ１と平行に、すなわちＸ方向と直交するＹ方向に延伸する。スリットＳＴＣ１およびスリットＳＴＣ２は、引き出し領域２００、メモリセルアレイ領域１００、及びコンタクト領域３００に設けられた層間絶縁層（例えば、シリコン酸化層）の応力を緩和する働きがある。
２．１．１ スリットＳＴ及びスリットＳＴＣ１，ＳＴＣ２の構成
次に、図２５を用いて、第２実施形態の半導体記憶装置におけるスリットＳＴ及びスリットＳＴＣ１，ＳＴＣ２の構成を説明する。図２５（ａ）は、図２４におけるスリットＳＴの延長線とスリットＳＴＣ１，ＳＴＣ２とが交差する交差領域を含む第２領域２０２を拡大した平面図である。図２５（ｂ）は、図２５（ａ）におけるＧ−Ｇ’線に沿った断面図である。図２５（ａ）に示すＳＴｂ，ＳＴＣ１ｂ，ＳＴＣ２ｂは、後の工程で形成されるスリットＳＴ，ＳＴＣ１，ＳＴＣ２のマスクパターンをそれぞれ表しており、スリットＳＴ，ＳＴＣ１，ＳＴＣ２のパターンと位置を示すものである。また、図２５（ｂ）に示す破線５１ｂは、スリットＳＴ，ＳＴＣ１，ＳＴＣ２用の溝を形成したときに想定される溝の形状を表す。
図２５に示すように、引き出し領域２００のチップ端側には、Ｘ方向に延伸するスリットＳＴの端部が設けられる。スリットＳＴの端部と距離を空けて、Ｙ方向に延伸するスリットＳＴＣ１が設けられる。さらに、スリットＳＴＣ１と距離を空けて、Ｙ方向に延伸するスリットＳＴＣ２が設けられる。
スリットＳＴの端部のＺ方向に、導電層１７が設けられず、スリットＳＴの端部より内側に設けられる。すなわち、Ｘ方向に延伸する導電層１７の端部の位置は、スリットＳＴの端部の位置よりメモリセルアレイ領域１００側にある。さらに、スリットＳＴの端部のＺ方向に、島状の積層体、すなわち導電層１５１、保護層１５２Ａ、犠牲層１５２Ｂ、保護層１５２Ｃ、及び導電層１５３が設けられる。
また、スリットＳＴＣ１のＺ方向に、導電層１７が設けられず、積層体が設けられる。同様に、スリットＳＴＣ２のＺ方向に、導電層１７が設けられず、積層体が設けられる。
第２実施形態における製造方法は、図２５に示した構造以降、図５に示したフローに従って行われる。製造方法は、前述した第１実施形態と同様である。
２．２ 第２実施形態の効果
以上説明したように第２実施形態では、スリットＳＴの端部のＺ方向に、すなわちスリットＳＴの端部において半導体基板面に垂直な方向に、導電層１７を設けず、導電層あるいは絶縁層の少なくともいずれかを含む積層体を設ける。Ｘ方向に延伸する導電層１７の端部の位置は、スリットＳＴの端部の位置よりメモリピラー側にある。積層体は、スリットＳＴの端部のＺ方向において、スリットＳＴの端部に対応する位置に配置される。積層体は、ソース層を形成するために設けられた層の一部である。
スリットＳＴの端部と距離を空けて、Ｙ方向に延伸するスリットＳＴＣ１，ＳＴＣ２が設けられる。スリットＳＴＣ１，ＳＴＣ２のＺ方向に、導電層あるいは絶縁層の少なくともいずれかを含む積層体を設ける。積層体は、スリットＳＴＣ１，ＳＴＣ２のＺ方向において、スリットＳＴＣ１，ＳＴＣ２にそれぞれ対応する位置に配置される。
上述した構造では、導電層１７がスリットＳＴの端部近傍の領域からチップ端側で除去されており、その後のスリットＳＴ，ＳＴＣ１，ＣＴＣ２用の溝を形成する際に、スリットＳＴの延長線とスリットＳＴＣ１の延長線との交差領域を含む第２領域に配置された積層体がエッチングの進行を遅らせるストッパーとして働き、第２領域が目標の深さより深くエッチングされるのを防ぐことができる。これによって、第２領域が深くエッチングされることで生じる、周辺回路を構成する配線の断線等の不具合を低減することができる。この結果、半導体記憶装置における不良発生率を低下させることが可能である。さらには、半導体記憶装置の信頼性を高めることも可能となる。その他の効果は、前述した第１実施形態と同様である。
３．その他変形例等
前記実施形態において、「接続」は、部材間が直接接続される場合だけではなく、他の部材を介して接続される場合も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…シリコン基板、１１…ＣＭＯＳ回路、１４…絶縁層、１５…導電層、１６…絶縁層、１７…導電層、１８…絶縁層、１９〜２４…導電層、２５〜２９…絶縁層、１５１…導電層、１５２Ａ…保護層、１５２Ｂ…犠牲層、１５２Ｃ…保護層、１５３…導電層、ＳＬ…ソース線、ＳＧＳ…ソース側選択ゲート線、ＷＬ０〜ＷＬ３…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＭＰ…メモリピラー、ＳＴ，ＳＴＣ１，ＳＴＣ２…スリット（分離層）。

Claims (13)

  1. 第１導電層と、
    前記第１導電層上に積層され、第１方向に延伸する複数の第２導電層と、
    前記第１導電層と前記第２導電層との間に設けられた第３導電層と、
    前記複数の第２導電層が積層された第２方向に、前記複数の第２導電層内を延伸するメモリピラーと、
    前記複数の第２導電層内に前記第２方向に設けられ、前記第１方向に延伸し、前記複数の第２導電層を分離する第１絶縁層と、
    前記第１絶縁層の端部から距離を空けて設けられ、前記第１方向と直交する第３方向に延伸する複数の第２絶縁層と、
    を具備し、
    前記複数の第２絶縁層は、前記第１絶縁層の延長線上を空けて配置され、
    前記第１導電層は、前記第１絶縁層の延長線と、前記第２絶縁層の延長線とが交差する交差領域と重畳する領域を有し、
    前記第３導電層は、前記交差領域と重畳しない半導体記憶装置。
  2. 前記第３導電層は開口部を有し、
    前記開口部は、前記交差領域と重畳する請求項１に記載の半導体記憶装置。
  3. 前記第１導電層は、前記開口部と重畳する領域を有する請求項２に記載の半導体記憶装置。
  4. 前記第１導電層上に交互に積層された第３絶縁層と第４導電層をさらに備える請求項１乃至請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記第３導電層は、前記第１絶縁層の延長線上において、前記交差領域より前記第１絶縁層側に設けられている請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記メモリピラーは、ゲート絶縁層、半導体層、及び電荷蓄積層を有し、
    前記第２導電層と、前記ゲート絶縁層、前記半導体層、及び前記電荷蓄積層とがメモリセルを構成する請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置。
  7. 第１導電層と、
    前記第１導電層上に積層され、第１方向に延伸する複数の第２導電層と、
    前記第１導電層と前記第２導電層との間に設けられた第３導電層と、
    前記複数の第２導電層が積層された第２方向に、前記複数の第２導電層内を延伸するメモリピラーと、
    前記複数の第２導電層内に前記第２方向に設けられ、前記第１方向に延伸し、前記第２導電層を分離する第１絶縁層と、
    を具備し、
    前記第１方向において、前記メモリピラーから、前記第３導電層の端部、前記第１絶縁層の端部、前記第１導電層の端部の順序で離れるように配置されている半導体記憶装置。
  8. 第１導電層と、
    前記第１導電層上に積層され、第１方向に延伸する複数の第２導電層と、
    前記第１導電層と前記第２導電層との間に設けられる第３導電層と、
    前記複数の第２導電層が積層された第２方向に、前記複数の第２導電層内を延伸するメモリピラーと、
    前記複数の第２導電層内に前記第２方向に設けられ、前記第１方向に延伸し、前記複数の第２導電層を分離する第１絶縁層と、
    を具備し、
    前記第１方向において、前記第３導電層の端部から前記第１絶縁層が延伸する領域は、前記第１導電層と重畳する半導体記憶装置。
  9. 前記第１導電層は島状の形状を有する請求項７または請求項８に記載の半導体記憶装置。
  10. 前記第１絶縁層の端部から距離を空けて設けられ、前記第１方向と直交する第２方向に延伸する第２絶縁層をさらに具備する請求項１乃至請求項９のいずれか一項に記載の半導体記憶装置。
  11. 前記第２絶縁層から距離を空けて設けられ、前記第２方向に延伸する第３絶縁層をさらに具備する請求項１０に記載の半導体記憶装置。
  12. 前記第３導電層は、前記第２導電層より厚さが厚い請求項１乃至請求項１１のいずれか一項に記載の半導体記憶装置。
  13. 基板上の第１領域に、第１導電層を形成する工程と、
    前記第１導電層上に、前記第１領域が開口された開口部を有する第２導電層を形成する工程と、
    前記第２導電層上に第１絶縁層を形成する工程と、
    前記第２導電層及び前記第１絶縁層を除去し、前記第２導電層を分離するように、第１方向に延伸する第１溝と、前記第１溝の端部から距離を空けて、前記第１方向と直交する第２方向に延伸する第２溝を形成する工程と、
    を具備する半導体記憶装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165134A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
JP2020035930A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020150075A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20210058562A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
JP2022041699A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102307487B1 (ko) * 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP6901972B2 (ja) * 2015-12-09 2021-07-14 キオクシア株式会社 半導体装置及びその製造方法
US10090312B2 (en) * 2015-12-29 2018-10-02 Toshiba Memory Corporation Semiconductor memory device
US10096613B2 (en) * 2016-04-13 2018-10-09 Toshiba Memory Corporation Semiconductor device and method for manufacturing same

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