KR20140026130A - 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법 - Google Patents

반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법 Download PDF

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Abstract

본 기술은 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막의 상부에 형성된 파이프 채널 트랜지스터, 상기 파이프 채널 트랜지스터로부터 돌출된 수직 채널막들, 상기 수직 채널막들의 측면을 감싸는 수직 메모리 적층막, 상기 수직 메모리 적층막을 감싸면서 상기 수직 메모리 적층막을 따라 형성된 다층의 층간 절연막들, 상기 층간 절연막들 사이에 정의된 리세스들 및 상기 리세스들의 내부를 채우는 도전막들을 포함하며, 상기 파이프 채널 트랜지스터는, 제1 파이프 게이트, 상기 제1 파이프 게이트 내에 형성된 트렌치, 상기 트렌치 내에 형성되며 상기 수직 채널막들의 하부를 서로 연결하는 파이프 채널막 및 상기 제1 파이프 게이트와 상기 파이프 채널막 사이에 형성된 차단막을 포함하는 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법을 포함한다.

Description

반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법{Semiconductor memory device, memory system comprising the same, and method of manufacturing the same}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 파이프 게이트를 갖는 3차원 반도체 메모리 소자에 관한 것이다.
파이프 게이트를 갖는 3차원 반도체 메모리 소자는 U자 형태의 스트링들을 포함한다. 예를 들면, 제1 스트링과 제2 스트링이 하나의 쌍을 이루며, 제1 및 제2 스트링들은 파이프 채널 트랜지스터(pipe channel transistor)를 통해 전기적으로 서로 연결된다. 제1 스트링과 제2 스트링 각각은 기판으로부터 수직한 수직 채널막을 포함한다. 파이프 트랜지스터는 기판 상에 형성된 파이프 게이트를 포함하며, 파이프 게이트 내에 형성된 파이프 채널막은 제1 및 제2 스트링들에 포함된 수직 채널막들에 연결된다. 이러한 구조를 P-Bics 구조라고도 한다.
파이프 채널 트랜지스터는 3차원 반도체 메모리 소자의 동작 시 전하를 통과시키는 역할을 수행한다. 따라서, 3차원 반도체 메모리 소자의 프로그램, 소거 및 독출 동작시 파이프 게이트에는 패스 전압이 인가된다.
하지만, 파이프 게이트에 패스 전압을 인가하거나 파이프 게이트를 플로팅 시킬 때 시간 지연(delay)이 발생할 수 있다. 이러한 경우, 파이프 채널막과 파이프 게이트 간 전위 차이가 발생하면서 백터널링(back tunneling)이 발생할 수 있고, 이로 인해 파이프 채널 트랜지스터의 문턱전압이 상승할 수 있다.
본 발명의 실시예는 3차원 반도체 메모리 소자의 동작 시 파이프 채널 트랜지스터에서 발생할 수 있는 백터널링 현상을 방지할 수 있는 반도체 메모리 소자와 이를 포함하는 메모리 시스템과 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막의 상부에 형성된 파이프 채널 트랜지스터, 상기 파이프 채널 트랜지스터로부터 돌출된 수직 채널막들, 상기 수직 채널막들의 측면을 감싸는 수직 메모리 적층막, 상기 수직 메모리 적층막을 감싸면서 상기 수직 메모리 적층막을 따라 형성된 다층의 층간 절연막들, 상기 층간 절연막들 사이에 정의된 리세스들, 및 상기 리세스들의 내부를 채우는 도전막들을 포함하며, 상기 파이프 채널 트랜지스터는, 제1 파이프 게이트, 상기 제1 파이프 게이트 내에 형성된 트렌치, 상기 트렌치 내에 형성되며 상기 수직 채널막들의 하부를 서로 연결하는 파이프 채널막 및 상기 제1 파이프 게이트와 상기 파이프 채널막 사이에 형성된 차단막을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은, 기판 상에 형성된 파이프 게이트 내에 제1 트렌치를 형성하는 단계, 상기 제1 트렌치를 포함한 상기 파이프 게이트 상에 층간 절연막들 및 희생막들을 교대로 형성하는 단계, 상기 층간 절연막들 및 상기 희생막들을 식각하여, 상기 기판에 수직하고 하부가 상기 제1 트렌치를 통해 서로 연결되는 제1 수직 채널홀 및 제2 수직 채널홀을 형성하는 단계, 상기 제1 트렌치의 내벽을 따라 차단막을 형성하는 단계, 상기 제1 트렌치, 상기 제1 수직 채널홀 및 상기 제2 수직 채널홀을 따라 메모리 적층막 및 채널막을 형성하는 단계, 상기 제1 및 제2 수직 채널홀들 사이의 상기 층간 절연막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계, 상기 슬릿을 통해 노출되는 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계, 및 상기 리세스들의 내부에 도전막을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막의 상부에 형성된 파이프 채널 트랜지스터, 상기 파이프 채널 트랜지스터로부터 돌출된 수직 채널막들, 상기 수직 채널막들의 측면을 감싸는 수직 메모리 적층막, 상기 수직 메모리 적층막을 감싸면서 상기 수직 메모리 적층막을 따라 형성된 다층의 층간 절연막들, 상기 층간 절연막들 사이에 정의된 리세스들, 상기 리세스들의 내부를 채우는 도전막들을 포함하며, 상기 파이프 채널 트랜지스터는, 제1 파이프 게이트, 상기 제1 파이프 게이트 내에 형성된 트렌치, 상기 트렌치의 내벽을 따라 형성된 차단막, 상기 차단막의 내벽을 따라 형성되며 상기 수직 채널막들의 하부를 서로 연결하는 파이프 채널막을 포함하는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.
본 기술은 3차원 반도체 메모리 소자의 동작 시 파이프 채널 트랜지스터에서 발생할 수 있는 백터널링 현상을 방지할 수 있으며, 이로 인해 파이프 채널 트랜지스터를 포함한 3차원 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 메모리 소자 및 이의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 4는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 메모리 소자 및 이의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제1 절연막(105)을 형성하고, 제1 절연막(105)의 상부에 제1 파이프 게이트(110)를 형성한다. 제1 절연막(105)은 산화막으로 형성할 수 있으며, 제1 파이프 게이트(110)는 도프트 폴리실리콘막으로 형성할 수 있다. 식각 공정을 실시하여 제1 파이프 게이트(110)에 트렌치(TC)를 형성하고, 트렌치(TC) 내에 제1 희생막(112)을 형성한다. 트렌치(TC)의 크기가 작을수록 후속 형성할 파이프 채널의 길이가 감소하여 반도체 메모리 소자의 동작 시 시간지연(RC dalay)을 감소시킬 수 있으므로, 이를 고려하여 트렌치(TC)의 크기를 변경할 수 있다. 제1 희생막(112)은 산화막으로 형성할 수 있다. 제1 희생막(112)이 형성된 제1 파이프 게이트(110) 상에 제2 파이프 게이트(114)를 더 형성할 수 있다. 제2 파이프 게이트(114)는 도프트 폴리실리콘막으로 형성할 수 있다. 제2 파이프 게이트(114)의 상부에 제1 물질막들(116a, 116b, 116c, 116d, 116e) 및 제2 희생막들(118a, 118b, 118c, 118d)이 교호적으로 적층된다. 예를 들면, 제1 물질막들(116a, 116b, 116c, 116d, 116e)은 층간 절연막용 절연물질로 형성할 수 있는데, 구체적으로는 산화막으로 형성할 수 있다. 제2 희생막들(118a, 118b, 118c, 118d)은 제1 물질막들(116a, 116b, 116c, 116d, 116e)과 식각 선택비가 서로 다른 물질로 형성한다. 예를 들면, 제2 희생막들(118a, 118b, 118c, 118d)은 질화막으로 형성될 수 있다. 도 1a에서는 설명의 편의를 위하여 제1 물질막들(116a, 116b, 116c, 116d, 116e)과 제2 희생막들(118a, 118b, 118c, 118d)의 적층 개수를 적개 도시하였으나, 적층 개수는 메모리 소자에 따라 변경 가능하다.
도 1b를 참조하면, 스트링 영역들에 수직 채널홀들(H1, H2)을 형성한다. 예를 들면, 최상부에 형성된 제1 물질막(116e)의 상부에 제1 스트링 영역과 제2 스트링 영역이 개구된 하드 마스크 패턴들(미도시)을 형성하고, 식각 공정을 실시하여 제1 수직 채널홀(H1) 및 제2 수직 채널홀(H2)을 형성한 후, 하드 마스크 패턴들(미도시)을 제거한다. 제1 수직 채널홀(H1)과 제2 수직 채널홀(H2)은 하나의 쌍을 이룬다. 식각 공정은 제1 수직 채널홀(H1)과 제2 수직 채널홀(H2)을 통해 제1 희생막(112)이 노출될 때까지 실시한다.
이어서, 제1 수직 채널홀(H1)과 제2 수직 채널홀(H2)을 통해 노출된 제1 희생막(112)이 제거되어 트렌치 내부의 제1 파이프 게이트(110)가 노출된다. 이에 따라, 제1 수직 채널홀(H1), 트렌치(TC) 및 제2 수직 채널홀(H2)이 서로 연결된다.
이어서, 반도체 메모리 소자의 동작 시 파이프 채널 트랜지스터(pipe channel transistor; 도 1c의 PCT)에서의 백 터널링(back tunneling)을 방지하기 위하여, 트렌치(TC)의 내부로 노출된 제1 파이프 게이트(110)의 표면을 따라 차단막(119)을 형성한다. 차단막(119)은 실리사이드막으로 형성할 수 있다. 예를 들면, 실리사이드막은 코발트(Co) 또는 티타늄(Ti)을 포함하는 금속이온을 트렌치(TC)의 내부로 노출된 제1 파이프 게이트(119)에 도핑한 후, 도핑된 금속이온과 제1 파이프 게이트(119)를 이루는 폴리실리콘막이 서로 결합되도록 열처리 공정을 수행한다. 이로써, 트렌치(TC) 내벽을 따라 코발트실리사이드막 또는 티타늄실리사이드막으로 이루어진 차단막(119)을 형성할 수 있다. 티타늄(Ti) 대신 티타늄나이트라이드(TiN)를 사용할 수도 있다. 이로 인해, 트렌치(TC)의 내벽을 감싸는 차단막(119)을 형성할 수 있다. 차단막(119)의 두께는 반도체 메모리 소자에 따라 조절되는 금속이온의 농도, 열처리 온도 및 시간에 의해 변경될 수 있다.
도 1c를 참조하면, 제1 수직 채널홀(H1), 트렌치(TC) 및 제2 수직 채널홀(H2)의 내벽을 따라 메모리 적층막(120) 및 채널막(122)을 형성한다. 메모리 적층막(120)을 구체적으로 설명하기 위하여 메모리 적층막(120)이 형성된 일부를 확대해 보면, 메모리 적층막(120)은 블로킹막(120a), 전하 저장막(120b), 터널 절연막(120c)을 포함한다. 예를 들면, 제1 수직 채널홀(H1), 트렌치(TC) 및 제2 수직 채널홀(H2)의 내벽을 따라 블로킹막(120a), 전하 저장막(120b), 터널 절연막(120c) 및 채널막(122)을 순차적으로 형성한다. 블로킹막(120a)은 실리콘산화막(SiO2)으로 형성할 수 있으며, 전하 저장막(120b)은 전하를 트랩(trap)할 수 있는 질화막으로 형성할 수 있으며, 터널 절연막(120c)은 산화막으로 형성할 수 있다. 또한, 메모리 적층막은 영역에 따라 수직 메모리 적층막 또는 파이프 메모리 적층막으로 정의될 수 있다. 수직 메모리 적층막은 제1 및 제2 수직 채널홀들(H1 및 H2) 내에 형성된 메모리 적층막(120)으로 정의되며, 파이프 메모리 적층막은 트렌치(TC) 내에 형성된 메모리 적층막(120)으로 정의된다. 채널막(122)은 폴리실리콘막으로 형성할 수 있다. 채널막(122)이 형성된 영역에 따라, 채널막(122)은 수직 채널막 또는 파이프 채널막으로 정의될 수 있다. 예를 들면, 수직 채널막은 제1 및 제2 수직 채널홀들(H1 및 H2) 내에 형성된 채널막(122)으로 정의되며, 파이프 채널막은 트렌치(TC) 내에 형성된 채널막(122)으로 정의된다. 이로써, 제1 파이프 게이트(110)가 형성된 영역 내에 파이프 채널을 채널로 하는 파이프 채널 트랜지스터(pipe channel transistor; PCT)를 형성할 수 있다.
채널막(122)은 메모리 적층막(120)의 내벽을 따라 관 형태로 형성되거나, 메모리 적층막(120)이 형성된 제1 및 제2 수직 채널홀들(H1, H2)과 트렌치(TC)가 채워지도록 형성될 수 있다. 도 1c에서는 채널막(122)이 관 형태로 형성된 경우를 예를 들어 도시하였다.
도 1d를 참조하면, 채널막(122)이 관 형태로 형성된 제1 수직 채널홀(H1), 트렌치(TC) 및 제2 수직 채널홀(H2)의 내부에 제2 절연막(124)을 채운다. 제2 절연막(124)은 산화막 또는 유동성 절연물질로 형성할 수 있다. 예를 들면, 유동성 절연물질은 PSZ막을 포함한다.
도 1e를 참조하면, 제1 수직 채널홀(H1) 및 제2 수직 채널홀(H2)의 상부로 노출된 제2 절연막(124)을 일정 깊이로 제거한 후, 제2 절연막(124)이 제거된 영역내에 도프트 폴리실리콘막이 채워져 정션영역(126)을 형성할 수 있다. 예를 들면, 도프트 폴리실리콘막은 N+ 타입의 폴리실리콘막으로 형성할 수 있다. 정션영역(126)은 후속 형성할 셀렉트 라인들이 형성되는 영역의 저항을 낮추는 역할을 한다.
도 1f를 참조하면, 슬릿 영역의 제1 물질막들(116a~116e) 및 제2 희생막들(118a~118d)을 식각하여 슬릿(SI)을 형성한다. 슬릿(SI)은 서로 인접한 채널막(122)의 열들 사이에 형성되어 열 방향을 따라 형성할 수 있다. 이로써, 다층의 제1 물질막들(116a~116e) 및 제2 희생막들(118a~118d)의 측벽이 슬릿(SI)을 통해 노출되며, 다층의 제1 물질막들(116a~116e) 및 제2 희생막들(118a~118d)이 슬릿(SI)에 의해 분리된다.
이어서, 슬릿(SI)을 통해 노출된 제2 희생막들(118a~118d)을 식각공정을 실시하여 제거한다. 이로써, 서로 인접한 층의 제1 물질막들(116a~116e) 사이에 블로킹막(120a)을 노출하는 리세스들(RS)이 형성된다.
제1 물질막들(116a~116e) 및 제2 희생막들(118a~118d)은 식각 선택비가 서로 다른 물질로 형성되었으므로, 식각제에 따라 제2 희생막들(118a~118d) 만을 선택적으로 식각할 수 있다. 예를 들면, 제2 희생막들(118a~118d)이 질화막으로 형성된 경우, 질화막을 식각하기 위한 식각제로 인산용액을 사용할 수 있다. 제2 희생막들(118a~118d)이 제거되는 동안, 리세스들(RS)을 통해 노출되는 메모리 적층막(120; 수직 메모리 적층막)이 식각 공정에 의해 일부 손상될 수 있다. 예를 들면, 메모리 적층막(120) 중 블로킹막(120a) 이 리세스들(RS)을 통해 노출되는데, 노출된 블로킹막(120a)이 식각 공정 시 손상되면 전하 저장막(120b)이 노출될 수 있다. 따라서, 블로킹막(120a)의 손상을 보상하기 위하여, 블로킹막(120a)과 동일한 물질을 추가로 형성할 수 있다. 이어서, 슬릿(SI) 및 리세스들(RS)의 내측벽을 따라 장벽막(127)을 형성한다. 장벽막(127)은 Ti/TiN막으로 형성할 수 있다.
도 1g를 참조하면, 슬릿(SI) 및 리세스들(RS)의 내부에 도전막(128)을 채운다. 도전막(128)은 폴리실리콘막 또는 폴리실리콘막에 비해 저항이 낮으며, 일함수가 큰 물질막으로 형성할 수 있다. 예를 들어, 도전막(128)은 텅스텐(W)으로 형성할 수 있다. 도전막(128)을 일함수가 큰 물질막으로 형성한 경우, 블로킹막(120a)을 통해 전하 저장막(120b) 쪽으로 전하가 백터널링하는 현상을 감소시킬 수 있다. 특히, 트렌치(TC)의 내벽을 따라 형성된 차단막(119)도 전하의 백터널링 현상을 감소시키기 위해 형성된 막이므로, 도전막(128)과 차단막(119)에 의해 전하의 백터널링 현상을 더욱 감소시킬 수 있다. 즉, 도전막(128)이 일함수가 큰 물질막으로 형성될 경우 도전막(128)에 의해 기판(100)으로부터 돌출된 영역에서의 백터널링 현상을 감소시킬 수 있으며, 차단막(119)에 의해 제1 파이프 게이트(110)가 형성된 영역에서의 백터널링 현상을 감소시킬 수 있다. 백터널링 현상이 감소되면 메모리 셀의 리텐션 특성이 향상된다.
도 1h를 참조하면, 식각 공정을 실시하여 슬릿(SI) 영역에 형성된 도전막(128) 및 장벽막(127)을 제거한다. 이때, 리세스들(RS) 내에 형성된 도전막들(128) 및 장벽막들(127)은 잔류되어야 하므로, 식각 공정은 이방성 건식 식각 공정으로 실시한다. 슬릿(SI) 영역의 도전막(128) 및 장벽막(127)이 제거되면, 리세스들(RS) 내에 잔류된 도전막들(128a)은 워드라인들(word lines) 또는 셀렉트 라인들(select lines)이 된다.
도 1i를 참조하면, 슬릿(SI) 영역 내에 제3 절연막(130)을 채운다. 제3 절연막(130)은 산화막 또는 질화막으로 형성할 수 있다. 이로써, 파이프 채널 트랜지스터를 통해 하부가 서로 연결된 제1 스트링 및 제2 스트링들 형성할 수 있다. 제1 스트링은 제1 수직 채널홀을 따라 형성된 메모리 셀들의 그룹이며, 제2 스트링은 제2 수직 채널홀을 따라 형성된 메모리 셀들의 그룹을 위미한다.
상술한 바와 같이, 제1 파이프 게이트(110)가 형성된 영역 내에 차단막(119)을 형성하면, 반도체 메모리 소자의 동작 시 제1 파이프 게이트(110)와 파이프 채널막 간 전하의 백터널링 현상을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 도 1a에서 반도체 기판(100) 상에 제1 절연막(105)을 형성하기 이전에, 파이프 채널 트랜지스터(PCT)가 형성될 영역의 반도체 기판(100) 내에 트렌치를 형성하고, 트렌치 내에 절연물질을 채워 소자 분리막(IS)을 형성할 수 있다. 절연물질은 산화막 또는 유동성 절연물질로 형성할 수 있다. 유동성 절연물질은 SOG막(spin on dielectric layer)을 포함한다. 이후의 공정은 도 1a 내지 도 1i에서 설명한 바와 동일하게 수행한다. 이처럼, 소자 분리막(IS)이 형성된 반도체 기판(100) 상에 제1 절연막(105)을 형성하고 제1 절연막(105)의 상부에 파이프 채널 트랜지스터(PCT)를 형성하면, 반도체 메모리 소자의 동작 시 파이프 채널 트랜지스터(PCT)와 제1 절연막(105) 간의 캐패시턴스(capacatance)를 감소시킬 수 있다. 즉, 파이프 채널 트랜지스터(PCT)의 하부에 제1 절연막(105)과 소자 분리막(IS)을 형성하면, 파이프 채널 트랜지스터의 하부에 절연막으로 형성된 영역이 증가하므로 파이프 채널 트랜지스터(PCT)와 제1 절연막(105) 사이에서 발생할 수 있는 캐패시턴스를 감소시킬 수 있다. 또한, 제1 파이프 게이트(110) 영역 내에 차단막(119)이 형성되어 있으므로, 파이프 채널 트랜지스터(PCT)와 제1 절연막(105) 사이에서 발생할 수 있는 캐패시턴스를 감소시키면서 백터널링 현상을 동시에 방지할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 3을 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(310), 메모리 셀 어레이(310)에 포함된 메모리 셀들의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 다수의 회로들(330, 340 및 350) 및 입력되는 데이터에 따라 프로그램, 리드 및 소거 동작을 수행하도록 다수의 회로들(330, 340 및 350)을 제어하도록 구성된 제어회로(320)를 포함한다.
낸드(NAND) 플래시 메모리 장치의 경우, 상기 다수의 회로들은 전압 생성 회로(330), 로우 디코더(340), 읽기 및 쓰기 회로(350)를 포함한다.
메모리 셀 어레이(310)는 다수의 메모리 블럭들(BLK0~BLKn)을 포함한다. 각각의 메모리 블럭은 반도체 기판상에 형성된 파이프 채널 트랜지스터(PCT), 파이프 채널 트랜지스터(PCT)로부터 상부로 돌출된 수직 채널막들(122), 수직 채널막들(122)의 측면을 감싸는 수직 메모리 적층막(120), 수직 메모리 적층막(120)을 따라 적층되며 수직 메모리 적층막(120)을 감싸는 다층의 층간 절연막용 제1 물질막들(116a~116e), 제1 물질막들(116a~116e) 사이에 정의된 리세스들(RS), 리세스들(RS)의 내부를 채우는 도전막들(128a)을 포함하며, 파이프 채널 트랜지스터(PCT)는 제1 파이프 게이트(110), 제1 파이프 게이트 내에 형성된 트렌치(TC), 트랜치(TC)의 내벽을 따라 형성된 차단막(119), 차단막(119)의 내벽을 따라 형성되며, 수직 메모리 적층막(120)이 연장된 파이프 메모리 적층막(120), 파이프 메모리 적층막(120)의 내벽을 따라 형성되며 수직 채널막들(122)의 하부를 서로 연결하는 파이프 채널막을 포함한다.
전압 생성 회로(330)는 제어회로(320)에서 출력된 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 및 소거 동작 신호(ERASE)에 따라 필요한 전압을 생성한다. 예를 들면, 드레인 셀렉트 라인에 인가할 드레인 셀렉트 전압(Vdsl), 소오스 셀렉트 라인에 인가할 소오스 셀렉트 전압(Cssl), 프로그램 동작 시 선택된 워드라인에 인가할 프로그램 전압(Vpgm) 및 비선택된 워드라인들에 인가할 패스전압(Vpass)을 생성한다.
로우 디코더(340)는 제어회로(320)의 제어에 따라 메모리 블럭을 선택하고, 전압 생성 회로(330)에서 생성된 드레인 셀렉트 전압(Vdsl)을 선택된 메모리 블럭의 드레인 셀렉트 라인(DSL)에 전달하고, 소오스 셀렉트 전압(Vssl)을 선택된 메모리 블럭의 소오스 셀렉트 라인(SSL)에 전달하고, 프로그램 전압(Vpgm)을 선택된 블럭의 선택된 워드라인(WL0~WLn 중 어느 하나)에 전달하고, 패스전압(Vpass)을 선택된 메모리 블럭의 나머지 비선택된 워드라인들에 전달한다.
읽기 및 쓰기 회로(350)는 제어회로(320)의 제어 및 외부로부터 입력된 데이터(DATA)에 따라 메모리 셀 어레이(310)에 연결된 비트라인들(BL)에 프로그램 허용전압 또는 프로그램 금지전압을 인가한다. 또는, 읽기 및 쓰기 회로(350)는 제어회로(320)의 제어회로(320)의 제어에 따라 메모리 셀 어레이(310)로부터 독출한 데이터를 외부로 출력한다.
제어회로(320)는 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 및 소거 동작 신호(ERASE)를 출력하고, 로우 디코더(340)와 읽기 및 쓰기 회로(350)를 제어한다.
도 4는 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 메모리 시스템(400)은 반도체 메모리 장치(300)와 메모리 컨트롤러(410)를 포함한다.
반도체 메모리 장치(300)는 도 3에서 설명된 바와 같이, 반도체 기판상에 형성된 파이프 채널 트랜지스터(PCT), 파이프 채널 트랜지스터(PCT)로부터 상부로 돌출된 수직 채널막들, 수직 채널막들의 측면을 감싸는 수직 메모리 적층막(120), 수직 메모리 적층막(120)을 따라 적층되며 수직 메모리 적층막(120)을 감싸는 다층의 층간 절연막용 제1 물질막들(116a~116e), 제1 물질막들(116a~116e) 사이에 정의된 리세스들(RS), 리세스들(RS)의 내부를 채우는 도전막들(128a)을 포함하며, 파이프 채널 트랜지스터(PCT)는 제1 파이프 게이트(110), 제1 파이프 게이트 내에 형성된 트렌치(TC), 트랜치(TC)의 내벽을 따라 형성된 차단막(119), 차단막(119)의 내벽을 따라 형성되며 수직 메모리 적층막이 연장된 파이프 메모리 적층막(120), 파이프 메모리 적층막(120)의 내벽을 따라 형성되며 수직 채널막들(122)의 하부를 서로 연결하는 파이프 채널막(122)을 포함한다.
메모리 컨트롤러(410)는 호스트(Host)와 메모리 소자(420) 간의 데이터 교환을 제어한다. 이러한 메모리 컨트롤러(410)는 메모리 시스템(400)의 전반적인 동작을 제어하는 프로세싱 유닛(412)을 포함할 수 있다. 또한, 메모리 컨트롤러(410)는 프로세싱 유닛(412)의 동작 메모리로써 사용되는 에스램(SRAM; 411)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(410)는 호스트 인터페이스(413), 메모리 인터페이스(415)를 더 포함할 수 있다. 호스트 인터페이스(413)는 메모리 시스템(400)과 호스트(Host) 간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(415)는 메모리 컨트롤러(410)와 반도체 메모리 장치(300)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(410)는 에러 정정 블록(ECC; 414)을 더 포함할 수 있다. 에러 정정 블록(414)은 반도체 메모리 장치(300)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(400)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(400)은 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 반도체 기판 105: 제1 절연막
110: 제1 파이프 게이트 112: 제1 희생막
114: 제2 파이프 게이트 116a~116e: 제1 물질막들
118a~118d: 제2 희생막들 120: 메모리 적층막
120a: 블로킹막 120b: 전하 저장막
120c: 터널 절연막 122: 수직 채널막
124: 제2 절연막 126: 정션영역
127: 장벽막 128, 128a: 도전막
130: 제3 절연막 H1: 제1 수직 채널홀
H2: 제2 수직 채널홀 TC: 트렌치
PCT: 파이프 채널 트랜지스터 RS: 리세스
300: 반도체 메모리 장치 310: 메모리 셀 어레이
320: 제어회로 330: 전압 생성 회로
340: 로우 디코더 350: 읽기 및 쓰기 회로

Claims (19)

  1. 반도체 기판상에 형성된 제1 절연막;
    상기 제1 절연막의 상부에 형성된 파이프 채널 트랜지스터;
    상기 파이프 채널 트랜지스터로부터 돌출된 수직 채널막들;
    상기 수직 채널막들의 측면을 감싸는 수직 메모리 적층막;
    상기 수직 메모리 적층막을 감싸면서 상기 수직 메모리 적층막을 따라 형성된 다층의 층간 절연막들;
    상기 층간 절연막들 사이에 정의된 리세스들; 및
    상기 리세스들의 내부를 채우는 도전막들을 포함하며,
    상기 파이프 채널 트랜지스터는, 제1 파이프 게이트, 상기 제1 파이프 게이트 내에 형성된 트렌치, 상기 트렌치 내에 형성되며 상기 수직 채널막들의 하부를 서로 연결하는 파이프 채널막 및 상기 제1 파이프 게이트와 상기 파이프 채널막 사이에 형성된 차단막을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 차단막은 실리사이드막으로 형성되는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 실리사이드막은 코발트실리사이드막 또는 티타늄실리사이드막으로 이루어진 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 수직 메모리 적층막은 블로킹막, 전하 저장막 및 터널 절연막을 포함하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 파이프 채널 트랜지스터가 형성된 영역의 상기 반도체 기판 내에 형성된 소자 분리막을 더 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 차단막과 상기 파이프 채널막 사이에 형성되며, 상기 수직 메모리 적층막이 연장되어 형성된 파이프 메모리 적층막을 더 포함하는 반도체 메모리 소자.
  7. 기판 상에 형성된 파이프 게이트 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 포함한 상기 파이프 게이트 상에 층간 절연막들 및 희생막들을 교대로 형성하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 식각하여, 상기 기판에 수직하고 하부가 상기 제1 트렌치를 통해 서로 연결되는 제1 수직 채널홀 및 제2 수직 채널홀을 형성하는 단계;
    상기 제1 트렌치의 내벽을 따라 차단막을 형성하는 단계;
    상기 제1 트렌치, 상기 제1 수직 채널홀 및 상기 제2 수직 채널홀을 따라 메모리 적층막 및 채널막을 형성하는 단계;
    상기 제1 및 제2 수직 채널홀들 사이의 상기 층간 절연막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출되는 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 리세스들을 형성하는 단계; 및
    상기 리세스들의 내부에 도전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 파이프 게이트는 폴리실리콘막으로 형성되는 반도체 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 차단막은 실리사이드막으로 형성되는 반도체 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 실리사이드막은 코발트(Co), 티타늄(Ti) 또는 티타늄나이트라이드(TiN)와 상기 파이프 게이트막이 반응하도록 열처리 공정을 실시하여 형성하는 반도체 메모리 소자의 제조방법.
  11. 제7항에 있어서,
    상기 층간 절연막들 및 상기 희생막들을 교대로 형성하기 이전에, 상기 제1 트렌치 내에 희생막을 형성하고,
    상기 차단막을 형성하기 이전에, 상기 제1 트렌치 내에 형성된 상기 희생막을 제거하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  12. 제7항에 있어서,
    상기 리세스들의 내부에 상기 도전막을 형성한 후, 상기 슬릿 내부에 형성된 상기 도전막을 식각하는 단계; 및
    상기 도전막이 식각된 상기 슬릿의 내부에 절연막을 채우는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  13. 제11항에 있어서,
    상기 파이프 게이트 내에 상기 제1 트렌치를 형성하기 이전에,
    상기 기판 내에 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치의 내부에 절연물질을 채워 소자 분리막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 절연물질은 산화막 또는 유동성 절연물질로 형성되는 반도체 메모리 소자의 제조방법.
  15. 제14항에 있어서,
    상기 유동성 절연물질은 SOG막(spin on dielectric layer)을 포함하는 반도체 메모리 소자의 제조방법.
  16. 제7항에 있어서,
    상기 리세스들의 내부에 상기 도전막을 형성하기 이전에, 상기 리세스들의 내벽을 따라 장벽막들을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  17. 제16항에 있어서,
    상기 장벽막들은 Ti/TiN막으로 형성되는 반도체 메모리 소자의 제조방법.
  18. 반도체 기판상에 형성된 제1 절연막, 상기 제1 절연막의 상부에 형성된 파이프 채널 트랜지스터, 상기 파이프 채널 트랜지스터로부터 돌출된 수직 채널막들, 상기 수직 채널막들의 측면을 감싸는 수직 메모리 적층막, 상기 수직 메모리 적층막을 감싸면서 상기 수직 메모리 적층막을 따라 형성된 다층의 층간 절연막들, 상기 층간 절연막들 사이에 정의된 리세스들, 상기 리세스들의 내부를 채우는 도전막들을 포함하며, 상기 파이프 채널 트랜지스터는, 제1 파이프 게이트, 상기 제1 파이프 게이트 내에 형성된 트렌치, 상기 트렌치 내에 형성되며 상기 수직 채널막들의 하부를 서로 연결하는 파이프 채널막 및 상기 제1 파이프 게이트와 상기 파이프 채널막 사이에 형성된 차단막을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 차단막은 실리사이드막으로 형성되는 반도체 메모리 소자.
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