TWI759813B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種抑制了周邊電路元件不良之半導體記憶裝置。 實施方式之半導體記憶裝置1包括：半導體基板21；控制電路Tr，其配置於上述半導體基板上；記憶單元陣列100，其配置於上述控制電路之上方，且具有呈三維配置之複數個記憶單元，由上述控制電路予以控制；第1氮化物層32，其配置於上述控制電路與上述記憶單元陣列之間；及第2氮化物層31，其配置於上述控制電路與上述第1氮化物層之間。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有記憶單元呈三維狀排列之NAND(Not AND，與非)型快閃記憶體。
實施方式提供一種抑制了周邊電路元件之不良之半導體記憶裝置。
實施方式之半導體記憶裝置包括：半導體基板；控制電路，其配置於上述半導體基板上；記憶單元陣列，其配置於上述控制電路之上方，且具有呈三維配置之複數個記憶單元，由上述控制電路予以控制；第1氮化物層，其配置於上述控制電路與上述記憶單元陣列之間；及第2氮化物層，其配置於上述控制電路與上述第1氮化物層之間。
以下，參照圖式對實施方式進行說明。以下說明中，對具有相同功能及構成之構成要素標附共通之參照符號。再者，於欲區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標附下標進行區分。於無需對複數個構成要素進行特別區分之情形時，對該複數個構成要素僅標附共通之參照符號而不標附下標。
＜第1實施方式＞  以下，對第1實施方式之半導體記憶裝置1進行說明。
[構成例]  (1)半導體記憶裝置  圖1係表示第1實施方式之半導體記憶裝置1之構成之一例之方塊圖。半導體記憶裝置1例如為能夠非揮發地記憶資料之NAND型快閃記憶體，由外部之記憶體控制器2予以控制。
半導體記憶裝置1包含記憶單元陣列11及周邊電路。周邊電路包含列解碼器12、感測放大器13、及定序儀14。
記憶單元陣列11包含區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包含與位線及字線相關聯之複數個非揮發性記憶單元，例如成為資料之抹除單位。
列解碼器12基於半導體記憶裝置1自記憶體控制器2接收之地址資訊ADD選擇區塊BLK。列解碼器12向該選擇之區塊BLK相關之字線傳送電壓。
感測放大器13基於半導體記憶裝置1自記憶體控制器2接收之地址資訊ADD，執行記憶體控制器2與記憶單元陣列11之間之資料DAT之傳送動作。即，感測放大器13於寫入動作中保存半導體記憶裝置1自記憶體控制器2接收之寫入資料DAT，並基於該保存之寫入資料DAT對位線施加電壓。又，感測放大器13於讀出動作中對位線施加電壓，讀出記憶於記憶單元陣列11之資料作為讀出資料DAT，並將該讀出資料DAT輸出至記憶體控制器2。
定序儀14基於半導體記憶裝置1自記憶體控制器2接收之指令CMD，控制半導體記憶裝置1整體之動作。例如，定序儀14控制列解碼器12及感測放大器13等，執行寫入動作及讀出動作等各種動作。
半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，於半導體記憶裝置1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒/忙碌信號RBn、及輸入輸出信號I/O。輸入輸出信號I/O例如為8位元之信號，可包含指令CMD、地址資訊ADD、及資料DAT等。
指令鎖存賦能信號CLE係用於表示半導體記憶裝置1所接收之輸入輸出信號I/O為指令CMD之信號。地址鎖存賦能信號ALE係用於表示半導體記憶裝置1所接收之輸入輸出信號I/O為地址資訊ADD之信號。寫入賦能信號WEn係用於對半導體記憶裝置1命令進行輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係用於對半導體記憶裝置1命令進行輸入輸出信號I/O之輸出之信號。就緒/忙碌信號RBn係用於對記憶體控制器2通知半導體記憶裝置1受理來自記憶體控制器2之命令之就緒狀態、或不受理命令之忙碌狀態之信號。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體記憶裝置。作為此種半導體記憶裝置，例如可列舉如SD(secure digital，安全數位)TM 卡般之記憶卡、或SSD(Solid State Drive，固態磁碟機)等。
(2)記憶單元陣列  圖2表示第1實施方式之半導體記憶裝置1中之記憶單元陣列11之電路構成之一例。作為記憶單元陣列11之電路構成之一例，示出記憶單元陣列11中包含之複數個區塊BLK中之1個區塊BLK之電路構成之一例。例如，記憶單元陣列11中包含之複數個區塊BLK分別具有圖2所示之電路構成。
如圖2所示，區塊BLK例如包含4個串組SU0～SU3。各串組SU包含複數個NAND串NS。各NAND串NS連接於位線BL0～BLm(m為1以上之整數)中對應之位線BL，且例如包含記憶單元電晶體MT0～MT7以及選擇電晶體ST1及ST2。各記憶單元電晶體MT包含控制閘極(以下亦稱為閘極)及電荷儲存層，且非揮發地記憶資料。選擇電晶體ST1及ST2分別用於各種動作時之包含該選擇電晶體ST1及ST2之NAND串NS之選擇。
各NAND串NS之選擇電晶體ST1之汲極連接於上述對應之位線BL。於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯連接記憶單元電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。
同一串組SUj中包含之複數個NAND串NS之選擇電晶體ST1之閘極共通連接於選擇閘極線SGDj。此處，於圖2之例子中，j為0至3之任一整數。同一區塊BLK中包含之複數個NAND串NS之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一區塊BLK中包含之複數個NAND串NS之記憶單元電晶體MTk之閘極共通連接於字線WLk。此處，於圖2之例子中，k為0至7之任一整數。
各位線BL共通連接於各串組SU中包含之對應之NAND串NS之選擇電晶體ST1之汲極。源極線SL於複數個串組SU之間被共用。
1個串組SU中之共通連接於某字線WL之記憶單元電晶體MT之集合例如稱為單元組CU。例如，將單元組CU內之記憶單元電晶體MT各自中保存之同位之1位元資料之集合例如稱為「1頁資料」。
以上對記憶單元陣列11之電路構成進行了說明，但記憶單元陣列11之電路構成並不限定於上述者。例如，能夠將各區塊BLK包含之串組SU之個數設計成任意個數。又，能夠將各NAND串NS包含之記憶單元電晶體MT以及選擇電晶體ST1及ST2分別設計成任意個數。字線WL以及選擇閘極線SGD及SGS之條數分別基於NAND串NS中之記憶單元電晶體MT以及選擇電晶體ST1及ST2之個數而變更。
(3)半導體記憶裝置之截面構造  參照圖式對第1實施方式之半導體記憶裝置1之截面構造進行說明。以下參照之圖式所圖示之截面構造僅為一例，半導體記憶裝置1之截面構造並不限定於圖示者。例如，於參照以物體A與物體B相接之方式圖示之圖式說明於物體A之上表面上設置物體B之情形時，除非明確地提及物體A與物體B之間不存在其他物體，否則不排除於物體A與物體B之間介置其他物體之情況。又，於說明物體C包含某元素或化合物之情形時，例如，物體C以能夠特定出物體C整體為導電體或絕緣體等之程度包含該元素或化合物。
圖3係表示第1實施方式之半導體記憶裝置1之截面構造之一例之剖視圖。
半導體記憶裝置1包含半導體基板21。半導體基板21例如包含矽(Si)。此處，將與半導體基板21之面平行之例如相互正交之2個方向定義為x方向及y方向，將例如與半導體基板21之面正交且形成記憶單元陣列11之方向定義為z方向。以下說明中，將z方向設為「上」，將與z方向相反之方向設為「下」進行說明，但該記法僅為方便起見，與例如重力方向無關。
半導體記憶裝置1包含記憶單元部100及周邊電路部200。於半導體基板21之上方設置有記憶單元部100，於半導體基板21與記憶單元部100之間設置有周邊電路部200。
於記憶單元部100設置有記憶單元陣列11。具體而言，記憶單元部100中，圖2所示之記憶單元電晶體MT呈三維狀排列。包含導電體43、絕緣體44、及導電體45之積層體、以及該積層體內之記憶體柱MP構成記憶單元陣列11之一部分構造。於周邊電路部200設置有構成CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)之P通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體及N通道MOS電晶體。該等MOS電晶體之一部分例如構成控制記憶單元陣列11之控制電路。於周邊電路部200中，例如，此種控制電路配置並設置於半導體基板上。圖3中，為方便說明，圖示該等MOS電晶體中之1個P通道MOS電晶體Tr。
以下，詳細地對記憶單元部100及周邊電路部200之構造進行說明。首先，對設置於半導體基板21上之周邊電路部200進行說明。
於半導體基板21中設置有元件分離區域STI及N型井區域W。元件分離區域STI及N型井區域W分別到達半導體基板21之上表面。元件分離區域STI例如包含氧化矽(SiO2 )。N型井區域W係於半導體基板21例如摻雜有磷(P)之區域。N型井區域W藉由元件分離區域STI與其他井區域絕緣。
於N型井區域W中，p＋ 雜質擴散區域P1及P2具有間隔地設置。p＋ 雜質擴散區域P1及P2分別到達半導體基板21之上表面。p＋ 雜質擴散區域P1及P2分別為於半導體基板21例如摻雜有硼(B)之區域。
N型井區域W中，於p＋ 雜質擴散區域P1與P2之間之部分之上表面上設置有氧化物GI1。氧化物GI1例如包含氧化矽(SiO2 )。於氧化物GI1之上表面上設置有氮化物GI2。氮化物GI2例如包含氮化矽(SiN)。於氮化物GI2之上表面上設置有導電體GC。導電體GC例如包含摻雜硼(B)作為P＋ 型雜質之多晶矽(Si)。於導電體GC之上表面上設置有導電體EL。導電體EL例如包含鎢矽化物(WSi)。氧化物GI1作為閘極絕緣膜發揮功能。氮化物GI2作為閘極絕緣膜發揮功能，並且抑制摻雜於導電體GC中之P＋ 型雜質經由氧化物GI1擴散至N型井區域W。導電體GC作為閘極發揮功能。導電體EL作為能夠將導電體GC與接觸插塞C0之間低電阻地連接之電極發揮功能。
N型井區域W、作為一對源極區域及汲極區域之p＋ 雜質擴散區域P1及P2、氧化物GI1、氮化物GI2、導電體GC、以及導電體EL之組合作為P通道MOS電晶體Tr發揮功能。
於半導體基板21上，亦設置有另一P通道MOS電晶體(未圖示)。例如，該電晶體之閘極絕緣膜不含氮化物。電晶體Tr之閘極絕緣膜之矽氧化膜厚換算之厚度，較此種閘極絕緣膜之矽氧化膜厚換算之厚度為薄。
於電晶體Tr之上方設置有金屬配線層D0、D1、及D2。各金屬配線層包含相互絕緣之複數條配線。藉由使用此種配線，能夠與電晶體Tr之源極、汲極、及閘極於更上方進行電性連接。再者，圖3中，對設置3層金屬配線層之情形進行了說明，但未必限定於此。
具體而言，例如，於導電體EL之上表面上設置有接觸插塞C0，於p＋ 雜質擴散區域P1及P2上分別設置有接觸插塞CS。接觸插塞C0及2個接觸插塞CS之上表面分別與金屬配線層D0中之配線接觸。於金屬配線層D0中之該3條配線之上表面上分別設置有接觸插塞C1。該3個接觸插塞C1之上表面分別與金屬配線層D1中之配線接觸。於金屬配線層D1中之該3條配線之上表面上分別設置有接觸插塞C2。該3個接觸插塞C2之上表面分別與金屬配線層D2中之配線接觸。於金屬配線層D2中之該3條配線之上表面上分別設置有接觸插塞C4。再者，圖3中，此種接觸插塞及金屬配線層中之配線中，除了電性連接於p＋ 雜質擴散區域P2之接觸插塞及配線以外，有部分予以省略。
於金屬配線層D2之上方設置有氮化物31。於氮化物31之上表面上設置有氮化物32。例如，自上方觀察時，氮化物31及32以跨及較供設置記憶單元陣列11之區域更廣之區域之方式，於xy平面上層狀擴展。例如，自上方觀察時，氮化物31及32亦可以跨及半導體基板21上供設置半導體記憶裝置1之區域之整個面之方式，於xy平面上層狀擴展。如此，氮化物31及32設置於電晶體Tr與記憶單元部100之間。氮化物31及32例如包含氮化矽(SiN)。於氮化物32之上表面上設置有絕緣體33。絕緣體33例如包含氧化矽(SiO2 )。
例如，氮化物31之氫含量小於氮化物32之氫含量。例如，氮化物31之密度小於氮化物32之密度。例如，於能夠選擇性地去除氮化物之蝕刻中，氮化物31之蝕刻速率大於氮化物32之蝕刻速率。此種氮化物31及32之差異，例如取決於氮化物31及32之成膜步驟之差異。
再者，於半導體基板21與氮化物31之間，於未設置氧化物GI1、氮化物GI2、導電體GC及EL、接觸插塞CS、C0、C1、C2、及C4、以及金屬配線層D0、D1、及D2中之各配線之部分，設置有絕緣體22。絕緣體22例如包含氧化矽(SiO2 )。
接下來，對設置於周邊電路部200上之記憶單元部100進行說明。
於絕緣體33之上表面上設置有導電體41。導電體41例如包含多晶矽(Si)。導電體41作為源極線SL發揮功能。於導電體41之上表面上設置有絕緣體42。絕緣體42例如包含氧化矽(SiO2 )。
於絕緣體42之上表面上設置有導電體43。導電體43例如包含多晶矽(Si)。導電體43作為選擇閘極線SGS發揮功能。
於導電體43之上表面上交替積層有絕緣體44與導電體45。於圖3之例子中，於導電體43之上表面上，絕緣體44、導電體45之依序積層反覆進行9次。絕緣體44例如包含氧化矽(SiO2 )。導電體45例如包含鎢(W)。導電體45例如自接近半導體基板21之一側起分別依次作為字線WL0、字線WL1、字線WL2、…、字線WL7、選擇閘極線SGD發揮功能。於最上方之導電體45之上表面上設置有絕緣體46。絕緣體46例如包含氧化矽(SiO2 )。
於絕緣體46、導電體45、絕緣體44、導電體43、及絕緣體42中設置有記憶體柱MP。記憶體柱MP例如沿z方向延伸，到達導電體41。
記憶體柱MP例如包含核心部470、半導體471、隧道氧化膜472、絕緣膜473、阻擋絕緣膜474、及半導體475。具體如下。柱狀核心部470之下端位於較導電體43之下表面更下方，核心部470之上端位於較最上方之導電體45之上表面更上方。核心部470之側面及下表面由半導體471所覆蓋。半導體471之上表面位於較核心部470之上表面更上方，半導體471之下端與導電體41接觸。於半導體471之側面上，隧道氧化膜472、絕緣膜473、及阻擋絕緣膜474按照隧道氧化膜472、絕緣膜473、阻擋絕緣膜474之順序依次設置。於核心部470之上表面上設置有半導體475。半導體475之側面由半導體471所覆蓋。半導體471及475例如包含矽(Si)。核心部470、隧道氧化膜472、及阻擋絕緣膜474例如包含氧化矽(SiO2 )。絕緣膜473例如包含氮化矽(SiN)，作為電荷儲存膜發揮功能。
記憶體柱MP中與導電體43相交之部分例如作為選擇電晶體ST2發揮功能。記憶體柱MP中與導電體45相交之部分例如自接近半導體基板21之一側起分別依次作為記憶單元電晶體MT0、記憶單元電晶體MT1、…、記憶單元電晶體MT7、選擇電晶體ST1發揮功能。
又，於絕緣體46、導電體45、絕緣體44、導電體43、及絕緣體42中設置有分斷區域SR。分斷區域SR到達導電體41。分斷區域SR例如沿x方向延伸。分斷區域SR例如包含氧化矽(SiO2 )。此種分斷區域SR例如沿y方向相互隔開間隔地設置有複數個。於相鄰之分斷區域SR間設置有例如1個區塊BLK。
上述接觸插塞C4設置於絕緣體46、導電體45、絕緣體44、導電體43、絕緣體42、導電體41、絕緣體33、氮化物32、及氮化物31中。接觸插塞C4例如沿z方向延伸。接觸插塞C4例如包含導電體481及絕緣膜482。具體如下。於柱狀導電體481之側面上設置有絕緣膜482。藉由絕緣膜482將導電體481與導電體41、43、及45絕緣。導電體481之下端如上所述般與金屬配線層D2中之配線接觸。導電體481之上端例如位於較記憶體柱MP之上端更上方。導電體481例如包含鎢(W)。絕緣膜482例如包含氧化矽(SiO2 )。
[製造方法]  圖4至圖7係表示與圖3之例子對應之第1實施方式之半導體記憶裝置1之製造步驟之一例之剖視圖。於圖4至圖7中，圖示半導體記憶裝置1之製造步驟中之同一截面。
首先，如圖4所圖示，於半導體基板21之上表面上形成電晶體Tr。具體如下。於半導體基板21上形成元件分離區域STI。藉由元件分離區域STI，供N型井區域W形成之預定區域與其他區域分離。繼而，向供N型井區域W形成之預定區域離子注入n＋ 雜質，形成N型井區域W。於N型井區域W中作為電晶體Tr之通道發揮功能之預定部分之上表面上，氧化物GI1、氮化物GI2、導電體GC、及導電體EL按照氧化物GI1、氮化物GI2、導電體GC、導電體EL之順序積層。繼而，向N型井區域W中作為電晶體Tr之源極或汲極發揮功能之預定部分之上表面上離子注入p＋ 雜質，形成p＋ 雜質擴散區域P1及P2。
於p＋ 雜質擴散區域P1及P2上分別設置接觸插塞CS，於導電體EL之上表面上形成接觸插塞C0。於接觸插塞CS及C0之上表面上分別形成配線。包含該等配線之層與圖3所圖示之金屬配線層D0對應。於金屬配線層D0中之配線之上表面上形成接觸插塞C1。於接觸插塞C1之上表面上形成配線。包含該配線之層與圖3所圖示之金屬配線層D1對應。於金屬配線層D1中之配線之上表面上形成接觸插塞C2。於接觸插塞C2之上表面上形成配線。包含該配線之層與圖3所圖示之金屬配線層D2對應。直至金屬配線層D2之上方為止、或直至金屬配線層D2之各配線之上表面上為止形成絕緣體22。
接下來，如圖5所圖示，於藉由至此為止之步驟而獲得之構造上之整個面形成氮化物31。氮化物31例如藉由物理氣相沈積(PVD：Physical Vapor Deposition)法而形成。於氮化物31之整個上表面形成氮化物32。氮化物32例如藉由化學氣相沈積(CVD：Chemical Vapor Deposition)法而形成。於氮化物32之上表面上形成例如絕緣體33。絕緣體33並非必需，亦可不形成。又，亦可於氮化物31與氮化物32之間形成其他層。
接下來，如圖6所圖示，於藉由至此為止之步驟而獲得之構造上形成導電體41。於導電體41之上表面上形成絕緣體42。於絕緣體42之上表面上形成導電體43。於導電體43之上表面上交替積層絕緣體44與替換構件(犧牲層)51。於圖6之例子中，於導電體43之上表面上，絕緣體44、替換構件51之依序積層反覆進行9次。替換構件51例如包含氮化物(SiN)。替換構件51例如藉由電漿CVD法而形成。形成替換構件51之層數例如與NAND串NS之字線WL及選擇閘極線SGD之條數對應。於最上方之替換構件51之上表面上形成絕緣體46。
接下來，如圖7所圖示，形成記憶體柱MP。具體而言，例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)法等各向異性蝕刻形成記憶體孔(未圖示)。記憶體孔以貫通(通過)絕緣體46、交替積層之替換構件51及絕緣體44、導電體43、以及絕緣體42而自絕緣體46到達導電體41之方式形成。藉由在記憶體孔內形成阻擋絕緣膜474、絕緣膜473、隧道氧化膜472、半導體471、核心部470、及半導體475而形成記憶體柱MP。具體如下。
例如，首先，於記憶體孔內依次形成阻擋絕緣膜474、絕緣膜473、隧道氧化膜472。其後，藉由RIE法等各向異性蝕刻去除記憶體孔內之下端而露出導電體41。繼而，於記憶體孔內形成半導體471。半導體471與導電體41接觸。繼而，以嵌埋形成半導體471後之記憶體孔內之方式形成核心部470。其後，局部去除核心部470中較最上方之替換構件51之上表面更上方之部分。以嵌埋核心部470被局部去除後之區域之方式形成半導體475。藉此，形成記憶體柱MP。
接下來，如圖8所圖示，形成狹縫SLT，將替換構件51替換為導電體(導電構件)。具體而言，例如藉由RIE法等各向異性蝕刻而形成狹縫SLT。狹縫SLT以貫通(通過)絕緣體46、交替積層之替換構件51及絕緣體44、導電體43、以及絕緣體42而自絕緣體46到達導電體41之方式形成。藉由經由狹縫SLT之濕式蝕刻而選擇性地去除替換構件51，於替換構件51被去除後之空間形成導電體。以此方式形成之導電體與圖3所圖示之導電體45對應。
接下來，如圖9所圖示，於狹縫SLT內形成絕緣體。以此方式形成之絕緣體與圖3所圖示之分斷區域SR對應。
於以上之步驟中製造之構造中，形成圖3所圖示之接觸插塞C4。具體而言，例如藉由RIE法等各向異性蝕刻而形成接觸孔(未圖示)。接觸孔以貫通(通過)絕緣體46、交替積層之導電體45及絕緣體44、導電體43、絕緣體42、導電體41、絕緣體33、氮化物32、以及氮化物31，進而通過絕緣體22內而到達金屬配線層D2中之配線之方式形成。接下來，藉由在接觸孔內形成絕緣膜482及導電體481，而形成接觸插塞C4。經由接觸插塞C4形成電晶體Tr與其他電路元件之間之連接，而製造半導體記憶裝置1。
[效果]  圖10係表示第1實施方式之比較例之半導體記憶裝置之製造步驟之一例之剖視圖。該半導體記憶裝置具有將半導體記憶裝置1中之氮化物31及32變更為氮化物34之構成。氮化物34例如包含氮化矽(SiN)，例如藉由CVD法而形成。圖10所圖示之步驟與針對半導體記憶裝置1之圖6所圖示之步驟對應。
例如，替換構件51之內部包含氫離子H＋ 。該氫離子H＋ 例如來自藉由電漿CVD法形成替換構件51時所使用之二氯矽烷(SiH2 Cl2 )。絕緣體44、42、33、及22中包含之氧化矽(SiO2 )、以及導電體43及41中包含之矽(Si)可成為使氫離子H＋ 容易擴散之介質。因此，若無氮化物34，則氫離子H＋ 將自替換構件51，以通過絕緣體44、導電體43、絕緣體42、導電體41、絕緣體33、及絕緣體22之方式擴散，到達P通道MOS電晶體Tr。此時，氫離子H＋ 作用於該電晶體Tr中之氮化物GI2，切斷氮化物GI2中之氮化矽(SiN)之鍵結。藉此，氮化物GI2抑制摻雜於導電體GC中之硼(B)擴散至N型井區域W之功能下降。若硼(B)擴散至N型井區域W，則電晶體Tr之閾值電壓可能發生變動。
此處，於圖10之例子中，於電晶體Tr與替換構件51之間設置有氮化物34。如圖10所圖示，氮化物34防止複數個替換構件51中包含之氫離子H＋ 通過氮化物34而擴散至氮化物34之下方。因此，複數個替換構件51中包含之氫離子H＋ 幾乎未到達電晶體Tr。
另一方面，氮化物34之內部包含氫離子H＋ 。該氫離子H＋ 例如來自藉由CVD法形成氮化物34時使用之二氯矽烷(SiH2 Cl2 )。該氫離子H＋ 可通過絕緣體22而到達電晶體Tr。電晶體Tr之閾值電壓亦可能因該氫離子H＋ 而發生變動。即，於圖10之例子中，電晶體Tr之閾值電壓有變動之可能性，此點欠佳。
圖11係用以說明由第1實施方式之半導體記憶裝置1發揮之效果之模式圖。圖11與圖6所圖示之步驟對應。
氮化物32與氮化物34同樣地，例如藉由CVD法，使用二氯矽烷(SiH2 Cl2 )而形成。因此，氮化物32與氮化物34同樣地，防止複數個替換構件51中包含之氫離子H＋ 通過氮化物32而擴散至氮化物32之下方，另一方面，於內部包含可擴散至氮化物32之外部之氫離子H＋ 。
此處，於半導體記憶裝置1之製造步驟中，於氮化物32與P通道MOS電晶體之間存在氮化物31。氮化物31例如藉由PVD法而形成。又，例如藉由PVD法而形成之氮化物31之氫含量小於例如藉由CVD法而形成之氮化物32之氫含量。
氮化物31防止氮化物32中包含之氫離子H＋ 通過氮化物31而擴散至下方。又，由於氮化物31之氫含量小於氮化物32之氫含量，因此自氮化物31之內部到達電晶體Tr之氫離子H＋ 幾乎不存在。
因此，於半導體記憶裝置1之製造步驟中，幾乎不存在氫離子H＋ 到達P通道MOS電晶體Tr之情況，因此，幾乎不會產生因氫離子H＋ 引起之電晶體Tr之閾值電壓之變動。
＜其他實施方式＞  上述內容中，列舉於半導體基板與構成記憶單元陣列之積層構造之間設置周邊電路元件之情形為例子進行了說明，但本實施方式並不限定於此。例如，亦可將本技術應用於如下半導體記憶裝置：於半導體基板之某個面之第1區域上設置構成記憶單元陣列之積層構造，於該面之第2區域上設置周邊電路元件。於此情形時，於周邊電路元件之上方存在第1氮化物，進而，於該周邊電路元件與第1氮化物之間存在第2氮化物。第1氮化物例如包含氮化矽(SiN)，且例如藉由CVD法而形成。第2氮化物例如包含氮化矽(SiN)，且例如藉由PVD法而形成。
本說明書中，「連接」表示電性連接，不排除例如於其間介隔其他元件之情況。
上述內容中說明了若干實施方式，但該等實施方式係作為例子而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨內，並且包含於發明申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]  本申請案享有以日本專利申請案2019-166165號(申請日：2019年9月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 11:記憶單元陣列 12:列解碼器 13:感測放大器 14:定序儀 21:半導體基板 22:絕緣體 31,32:氮化物 33:絕緣體 34:氮化物 41,43,45:導電體 42,44,46:絕緣體 51:替換構件 100:記憶單元部 200:周邊電路部 470:核心部 471,475:半導體 472:隧道氧化膜 473:絕緣膜 474:阻擋絕緣膜 481:導電體 482:絕緣膜 BLK:區塊 BL:位線 C4:接觸插塞 CU:單元組 CS,C0,C1,C2:接觸插塞 D0,D1,D2:金屬配線層 GI1:氧化物 GI2:氮化物 GC,EL:導電體 MT:記憶單元電晶體 MP:記憶體柱 NS:NAND串 P:雜質擴散區域 SGD,SGS:選擇閘極線 SL:源極線 SLT:狹縫 SR:分斷區域 ST:選擇電晶體 STI:元件分離區域 SU:串組 Tr:電晶體 W:井區域 WL:字線
圖1係表示第1實施方式之半導體記憶裝置之構成之一例之方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之記憶單元陣列之電路構成之一例之圖。  圖3係表示第1實施方式之半導體記憶裝置之截面構造之一例之剖視圖。  圖4係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖5係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖6係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖7係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖8係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖9係表示第1實施方式之半導體記憶裝置之製造步驟之一例之剖視圖。  圖10係表示第1實施方式之比較例之半導體記憶裝置之製造步驟之一例之剖視圖。  圖11係用以說明由第1實施方式之半導體記憶裝置發揮之效果之模式圖。
11:記憶單元陣列
21:半導體基板
22:絕緣體
31,32:氮化物
33:絕緣體
41,43,45:導電體
42,44,46:絕緣體
100:記憶單元部
200:周邊電路部
470:核心部
471,475:半導體
472:隧道氧化膜
473:絕緣膜
474:阻擋絕緣膜
481:導電體
482:絕緣膜
C4:接觸插塞
CS,C0,C1,C2:接觸插塞
D0,D1,D2:金屬配線層
GI1:氧化物
GI2:氮化物
GC,EL:導電體
MT:記憶單元電晶體
MP:記憶體柱
P:雜質擴散區域
SGD,SGS:選擇閘極線
SL:源極線
SR:分斷區域
ST:選擇電晶體
STI:元件分離區域
Tr:電晶體
W:井區域
WL:字線

Claims (13)

  1. 一種半導體記憶裝置，其具備：半導體基板；電晶體，其配置於上述半導體基板上；記憶單元陣列，其配置於上述電晶體之上方，具有呈三維配置之複數個記憶單元，且電性連接於上述電晶體；第1氮化物層，其配置於上述電晶體與上述記憶單元陣列之間；及第2氮化物層，其配置於上述電晶體與上述第1氮化物層之間，且具有與上述第1氮化物層不同之氫含量。
  2. 如請求項1之半導體記憶裝置，其中上述第2氮化物層之氫含量小於上述第1氮化物層之氫含量。
  3. 如請求項1之半導體記憶裝置，其中上述第2氮化物層之密度小於上述第1氮化物層之密度。
  4. 如請求項1之半導體記憶裝置，其中上述第2氮化物層之蝕刻速率大於上述第1氮化物層之蝕刻速率。
  5. 如請求項1之半導體記憶裝置，其中上述記憶單元陣列具備：複數個第1導電層，其等積層於第1方向； 柱，其於上述複數個第1導電層內沿上述第1方向延伸，且包含半導體層；及第2導電層，其配置於上述複數個第1導電層中之最下層之下方，且與上述半導體層相接。
  6. 如請求項5之半導體記憶裝置，其進而具備：導電體，其沿上述第1方向於上述第2氮化物層、上述第1氮化物層、及上述複數個第1導電層內延伸。
  7. 如請求項1之半導體記憶裝置，其中上述電晶體包括MOS電晶體，上述MOS電晶體具有包含硼之多晶矽。
  8. 一種半導體記憶裝置，其具備：半導體基板；電晶體，其配置於上述半導體基板上；記憶單元陣列，其配置於上述電晶體之上方，具有呈三維配置之複數個記憶單元，且電性連接於上述電晶體；第1氮化物層，其配置於上述電晶體與上述記憶單元陣列之間；及第2氮化物層，其配置於上述電晶體與上述第1氮化物層之間，且具有與上述第1氮化物層不同之密度。
  9. 如請求項8之半導體記憶裝置，其中上述第2氮化物層之氫含量小於上述第1氮化物層之氫含量。
  10. 如請求項8之半導體記憶裝置，其中上述第2氮化物層之密度小於上述第1氮化物層之密度。
  11. 如請求項8之半導體記憶裝置，其中上述第2氮化物層之蝕刻速率大於上述第1氮化物層之蝕刻速率。
  12. 如請求項8之半導體記憶裝置，其中上述記憶單元陣列具備：複數個第1導電層，其等積層於第1方向；柱，其於上述複數個第1導電層內沿上述第1方向延伸，且包含半導體層；及第2導電層，其配置於上述複數個第1導電層中之最下層之下方，且與上述半導體層相接。
  13. 如請求項12之半導體記憶裝置，其進而具備：導電體，其沿上述第1方向於上述第2氮化物層、上述第1氮化物層、及上述複數個第1導電層內延伸。
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