JPH09260617A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH09260617A JPH09260617A JP8070133A JP7013396A JPH09260617A JP H09260617 A JPH09260617 A JP H09260617A JP 8070133 A JP8070133 A JP 8070133A JP 7013396 A JP7013396 A JP 7013396A JP H09260617 A JPH09260617 A JP H09260617A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- semiconductor substrate
- single crystal
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】素子分離能力を落とすことなく、ワード線を共
有化した隣り合うメモリセル間の素子分離幅を縮少する
ことができ、メモリセルアレイの集積度向上をはかる。 【解決手段】 半導体基板１上に浮遊ゲート１４と制御
ゲート１６を積層したトランジスタからなるメモリセル
を有する不揮発性半導体記憶装置において、メモリセル
を複数個集積してなるセルアレイ部Ｂは、Ｓｉ基板１上
に絶縁膜３を介して形成された単結晶Ｓｉ層４に形成さ
れ、セルアレイ部以外の周辺回路部Ａは、Ｓｉ基板１に
直接形成されている。
有化した隣り合うメモリセル間の素子分離幅を縮少する
ことができ、メモリセルアレイの集積度向上をはかる。 【解決手段】 半導体基板１上に浮遊ゲート１４と制御
ゲート１６を積層したトランジスタからなるメモリセル
を有する不揮発性半導体記憶装置において、メモリセル
を複数個集積してなるセルアレイ部Ｂは、Ｓｉ基板１上
に絶縁膜３を介して形成された単結晶Ｓｉ層４に形成さ
れ、セルアレイ部以外の周辺回路部Ａは、Ｓｉ基板１に
直接形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関す
る。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは
複数のメモリセルをそれらのソース，ドレインを隣接す
るもの同士で共用する形で直列接続し、これらを一単位
としてビット線に接続するものである。
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは
複数のメモリセルをそれらのソース，ドレインを隣接す
るもの同士で共用する形で直列接続し、これらを一単位
としてビット線に接続するものである。
【０００３】図８に従来のＥＥＰＲＯＭのチップ断面
図、図９にそのセル平面図、図１０（ａ）（ｂ）にワー
ド線方向のセル断面図（図９の矢視Ａ−Ａ′）、ビット
線方向のセル断面図（矢視Ｂ−Ｂ′）をそれぞれ示す。
図、図９にそのセル平面図、図１０（ａ）（ｂ）にワー
ド線方向のセル断面図（図９の矢視Ａ−Ａ′）、ビット
線方向のセル断面図（矢視Ｂ−Ｂ′）をそれぞれ示す。
【０００４】メモリセルは通常、浮遊ゲート（電荷蓄積
層）１４と制御ゲート１６が積層されたＭＯＳ−ＦＥＴ
構造を有する。メモリセルアレイは、ｎ型基板１に設け
たｐ型ウェル１′内に集積形成される。即ち、ｐ型ウェ
ル１′上に浮遊ゲート１４と制御ゲート１６を積層して
なる複数のメモリセルが設けられ、所定個数のセルのソ
ース，ドレインを共用する形で直列接続してＮＡＮＤセ
ルが構成されている。ＮＡＮＤセルのドレイン側は選択
ゲート２０−１を介してビット線コンタクト２１により
ビット線２２に接続され、ソース側はやはり選択ゲート
２０−２を介して共通ソース線２に接続される。メモリ
セルの制御ゲートは、行方向に連続的に配設されてワー
ド線となる。
層）１４と制御ゲート１６が積層されたＭＯＳ−ＦＥＴ
構造を有する。メモリセルアレイは、ｎ型基板１に設け
たｐ型ウェル１′内に集積形成される。即ち、ｐ型ウェ
ル１′上に浮遊ゲート１４と制御ゲート１６を積層して
なる複数のメモリセルが設けられ、所定個数のセルのソ
ース，ドレインを共用する形で直列接続してＮＡＮＤセ
ルが構成されている。ＮＡＮＤセルのドレイン側は選択
ゲート２０−１を介してビット線コンタクト２１により
ビット線２２に接続され、ソース側はやはり選択ゲート
２０−２を介して共通ソース線２に接続される。メモリ
セルの制御ゲートは、行方向に連続的に配設されてワー
ド線となる。
【０００５】また、周辺回路部は、ｎ型基板１にｐ型ウ
ェル１′とは別に設けたｐ型ウェル１″内に集積形成さ
れる。具体的には、ｐ型ウェル１″の一部にｎチャネル
ＭＯＳトランジスタ１８が形成され、ｐ型ウェル１″内
に設けられたｎ型ウェル５にｐチャネルＭＯＳトランジ
スタ１９が形成されている。つまり、周辺トランジスタ
はＣＭＯＳ構造となっている。
ェル１′とは別に設けたｐ型ウェル１″内に集積形成さ
れる。具体的には、ｐ型ウェル１″の一部にｎチャネル
ＭＯＳトランジスタ１８が形成され、ｐ型ウェル１″内
に設けられたｎ型ウェル５にｐチャネルＭＯＳトランジ
スタ１９が形成されている。つまり、周辺トランジスタ
はＣＭＯＳ構造となっている。
【０００６】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。
【０００７】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで転送されて、浮遊ゲー
トに電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“１”とする。ビット線にＶｍが与えられた時は電子
注入が実効的に起こらず、従ってしきい値に変化せず、
負に止まる。この状態は消去状態で“０”とする。デー
タ書き込みは、制御ゲートを共有するメモリセルに対し
て同時に行われる。
は選択メモリセルのドレインまで転送されて、浮遊ゲー
トに電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“１”とする。ビット線にＶｍが与えられた時は電子
注入が実効的に起こらず、従ってしきい値に変化せず、
負に止まる。この状態は消去状態で“０”とする。デー
タ書き込みは、制御ゲートを共有するメモリセルに対し
て同時に行われる。
【０００８】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで浮遊ゲートの電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。
【０００９】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として選択メモリセルで電流が流るか否かを検出するこ
とにより行われる。
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として選択メモリセルで電流が流るか否かを検出するこ
とにより行われる。
【００１０】このデータ書き込み時、図１０（ａ）に示
すようにワード線を共有化し、浮遊ゲートの隣り合うメ
モリセル間でかつ互いに異なる電位（０Ｖと中間電位Ｖ
ｍ）がビット線に与えられているもの同士は、ワード線
にＶｐｐが与えられても素子分離されている必要があ
り、よって素子分離耐圧はＶｐｐ以上必要である。
すようにワード線を共有化し、浮遊ゲートの隣り合うメ
モリセル間でかつ互いに異なる電位（０Ｖと中間電位Ｖ
ｍ）がビット線に与えられているもの同士は、ワード線
にＶｐｐが与えられても素子分離されている必要があ
り、よって素子分離耐圧はＶｐｐ以上必要である。
【００１１】しかしながら、メモリセル容量の高集積化
と共にワード線を共有化したメモリセル間の素子分離幅
は狭くしなければならず、その場合に素子分離耐圧の維
持が困難になるという問題があった。
と共にワード線を共有化したメモリセル間の素子分離幅
は狭くしなければならず、その場合に素子分離耐圧の維
持が困難になるという問題があった。
【００１２】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭにおいては、ワード線を共有化
し、隣り合うメモリセル間の素子分離耐圧を書き込み時
ワード線に与える電圧以上に保とうとすると、素子分離
幅を十分に縮少するのが困難になるという問題があっ
た。
ＮＤセル型ＥＥＰＲＯＭにおいては、ワード線を共有化
し、隣り合うメモリセル間の素子分離耐圧を書き込み時
ワード線に与える電圧以上に保とうとすると、素子分離
幅を十分に縮少するのが困難になるという問題があっ
た。
【００１３】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、素子分離能力を落と
すことなく、ワード線を共有化した隣り合うメモリセル
間の素子分離幅を縮少することができ、メモリセルアレ
イの集積度向上をはかり得る不揮発性半導体記憶装置を
提供することにある。
もので、その目的とするところは、素子分離能力を落と
すことなく、ワード線を共有化した隣り合うメモリセル
間の素子分離幅を縮少することができ、メモリセルアレ
イの集積度向上をはかり得る不揮発性半導体記憶装置を
提供することにある。
【００１４】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、半導体基板上に
電荷蓄積層と制御ゲートを積層したトランジスタからな
るメモリセルを有する不揮発性半導体記憶装置におい
て、前記メモリセルを複数個集積してなるセルアレイ部
は、前記半導体基板上に絶縁膜を介して形成された単結
晶半導体層（ＳＯＩ：Siricon On Insulator）に形成さ
れ、セルアレイ部以外の周辺回路部の少なくとも一部
は、前記半導体基板に直接形成されてなることを特徴と
する。
な構成を採用している。即ち本発明は、半導体基板上に
電荷蓄積層と制御ゲートを積層したトランジスタからな
るメモリセルを有する不揮発性半導体記憶装置におい
て、前記メモリセルを複数個集積してなるセルアレイ部
は、前記半導体基板上に絶縁膜を介して形成された単結
晶半導体層（ＳＯＩ：Siricon On Insulator）に形成さ
れ、セルアレイ部以外の周辺回路部の少なくとも一部
は、前記半導体基板に直接形成されてなることを特徴と
する。
【００１５】ここで、本発明の望ましい実施態様とし
て、次のものがあげられる。 (1) 周辺回路部の全てが、半導体基板に直接形成されて
なること。 (2) 周辺回路部のうち高耐圧を要求される部分は、半導
体基板上に絶縁膜を介して形成された単結晶半導体層に
形成され、それ以外の周辺回路部は半導体基板に直接形
成されてなること。ここで、高耐圧としては６Ｖ以上、
通常は１５〜２０Ｖをいう。 (3) 周辺回路部のうち高速動作を要求される部分は、半
導体基板上に絶縁膜を介して形成された単結晶半導体層
に形成され、それ以外の周辺回路部は半導体基板に直接
形成されてなること。 (4) 単結晶半導体層には素子分離のための素子分離絶縁
膜が形成され、この素子分離絶縁膜は、単結晶半導体層
下の絶縁膜に接していること。 (5) 半導体基板とその上に絶縁膜を介して単結晶半導体
層を形成した３層構造部分は、半導体基板の表面から所
定深さに不純物をイオン注入し、これをアニールしてイ
オン注入領域に酸化膜を形成したものであること。 (6) 周辺回路部を形成する半導体基板の単層構造部分
は、半導体基板とその上に絶縁膜を介して単結晶半導体
層を形成した３層構造のうち、単結晶化半導体層と絶縁
膜を除去してなるものであること。 (7) セルアレイ部の単結晶半導体層は、行方向には連続
し列方向には分離されたラインアンドスペースのパター
ンに加工され、電荷蓄積層は行方向及び列方向共にセル
毎に分離され、制御ゲートは列方向には連続し行方向に
は分離されたラインアンドスペースのパターンに加工さ
れてなること。 (8) 単結晶半導体層と電荷蓄積層は列方向を同じマスク
で加工され、電荷蓄積層と制御ゲートは行方向を同じマ
スクで加工されてなること。 （作用）本発明によれば、セルアレイ部をＳＯＩ上に形
成することにより、素子分離幅を狭くしても、セル間の
十分な耐圧を確保することができる。従って、素子分離
能力を落とすことなく、ワード線を共有化した隣り合う
メモリセル間の素子分離幅を縮少することができ、メモ
リセルアレイの集積度向上をはかることが可能となる。
て、次のものがあげられる。 (1) 周辺回路部の全てが、半導体基板に直接形成されて
なること。 (2) 周辺回路部のうち高耐圧を要求される部分は、半導
体基板上に絶縁膜を介して形成された単結晶半導体層に
形成され、それ以外の周辺回路部は半導体基板に直接形
成されてなること。ここで、高耐圧としては６Ｖ以上、
通常は１５〜２０Ｖをいう。 (3) 周辺回路部のうち高速動作を要求される部分は、半
導体基板上に絶縁膜を介して形成された単結晶半導体層
に形成され、それ以外の周辺回路部は半導体基板に直接
形成されてなること。 (4) 単結晶半導体層には素子分離のための素子分離絶縁
膜が形成され、この素子分離絶縁膜は、単結晶半導体層
下の絶縁膜に接していること。 (5) 半導体基板とその上に絶縁膜を介して単結晶半導体
層を形成した３層構造部分は、半導体基板の表面から所
定深さに不純物をイオン注入し、これをアニールしてイ
オン注入領域に酸化膜を形成したものであること。 (6) 周辺回路部を形成する半導体基板の単層構造部分
は、半導体基板とその上に絶縁膜を介して単結晶半導体
層を形成した３層構造のうち、単結晶化半導体層と絶縁
膜を除去してなるものであること。 (7) セルアレイ部の単結晶半導体層は、行方向には連続
し列方向には分離されたラインアンドスペースのパター
ンに加工され、電荷蓄積層は行方向及び列方向共にセル
毎に分離され、制御ゲートは列方向には連続し行方向に
は分離されたラインアンドスペースのパターンに加工さ
れてなること。 (8) 単結晶半導体層と電荷蓄積層は列方向を同じマスク
で加工され、電荷蓄積層と制御ゲートは行方向を同じマ
スクで加工されてなること。 （作用）本発明によれば、セルアレイ部をＳＯＩ上に形
成することにより、素子分離幅を狭くしても、セル間の
十分な耐圧を確保することができる。従って、素子分離
能力を落とすことなく、ワード線を共有化した隣り合う
メモリセル間の素子分離幅を縮少することができ、メモ
リセルアレイの集積度向上をはかることが可能となる。
【００１６】また、周辺回路部はＳＯＩ上ではなくＳｉ
基板上に直接設けることで、高電圧制御時におけるトラ
ンジスタのソース・ドレイン間耐圧を従来通り２０Ｖ以
上確保することができる。
基板上に直接設けることで、高電圧制御時におけるトラ
ンジスタのソース・ドレイン間耐圧を従来通り２０Ｖ以
上確保することができる。
【００１７】なお、周辺回路部をＳＯＩではなくＳｉ基
板上に直接形成するのは、プロセス上その方が作りやす
いからである。そして、周辺回路部のうち高耐圧を要求
される部分をＳＯＩ上に形成するのは、一般に高耐圧ト
ランジスタは基板が浮きやすいからである。また、周辺
回路部のうち高速動作を要求される部分をＳＯＩ上に形
成するのは、高速動作が要求される部分は基板が浮きや
すいからである。
板上に直接形成するのは、プロセス上その方が作りやす
いからである。そして、周辺回路部のうち高耐圧を要求
される部分をＳＯＩ上に形成するのは、一般に高耐圧ト
ランジスタは基板が浮きやすいからである。また、周辺
回路部のうち高速動作を要求される部分をＳＯＩ上に形
成するのは、高速動作が要求される部分は基板が浮きや
すいからである。
【００１８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＥＥＰＲＯＭの素子構造を示す断面図である。
の実施形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＥＥＰＲＯＭの素子構造を示す断面図である。
【００１９】基本的な構成は前記図８に示した従来装置
と同様であるが、本実施形態では、メモリセルアレイ部
をＳｉ基板上に直接形成するのではなく、ＳＯＩ上に形
成している。即ち、ｐ型Ｓｉ基板１上に絶縁膜３を介し
て単結晶Ｓｉ層４が形成され、このＳｉ層４にソース・
ドレイン拡散層１７を形成すると共に、Ｓｉ層４上に浮
遊ゲート（電荷蓄積層）１４及び制御ゲート１６を積層
することにより、メモリセルアレイ部が構成されてい
る。
と同様であるが、本実施形態では、メモリセルアレイ部
をＳｉ基板上に直接形成するのではなく、ＳＯＩ上に形
成している。即ち、ｐ型Ｓｉ基板１上に絶縁膜３を介し
て単結晶Ｓｉ層４が形成され、このＳｉ層４にソース・
ドレイン拡散層１７を形成すると共に、Ｓｉ層４上に浮
遊ゲート（電荷蓄積層）１４及び制御ゲート１６を積層
することにより、メモリセルアレイ部が構成されてい
る。
【００２０】図２は、本実施形態の製造工程を示す断面
図である。まず、図２（ａ）に示すように、ｐ型Ｓｉ基
板１上でメモリセルアレイを形成する領域（セル部Ｂ）
のみＳＯＩ構造にする。そのために、Ｓｉ基板１上に周
辺回路となる領域（周辺部Ａ）をカバーするように、耐
酸素イオン注入マスク材（例えばレジスト）２５を形成
し、マスク材２５をマスクにＯ2 をイオン注入する。そ
れにより、セル部ＢでＳｉ表面より深さが０．０１〜１
ｕｍ程度の領域３にＯ2 が打ち込められる。
図である。まず、図２（ａ）に示すように、ｐ型Ｓｉ基
板１上でメモリセルアレイを形成する領域（セル部Ｂ）
のみＳＯＩ構造にする。そのために、Ｓｉ基板１上に周
辺回路となる領域（周辺部Ａ）をカバーするように、耐
酸素イオン注入マスク材（例えばレジスト）２５を形成
し、マスク材２５をマスクにＯ2 をイオン注入する。そ
れにより、セル部ＢでＳｉ表面より深さが０．０１〜１
ｕｍ程度の領域３にＯ2 が打ち込められる。
【００２１】次いで、図２（ｂ）に示すように、マスク
材２を除去した後、Ｓｉウェハをアニールして３の領域
をＳｉＯ2 化し、ＳｉＯ2 膜３の上の単結晶Ｓｉ層４を
薄膜化する。続いて、周辺回路をＣＭＯＳで動作させる
ために周辺部Ａの一部にｎウェル５を設ける。このと
き、周辺部Ａとセル部Ｂの境界及び周辺部Ａ内の一部に
素子分離酸化膜６を設ける。
材２を除去した後、Ｓｉウェハをアニールして３の領域
をＳｉＯ2 化し、ＳｉＯ2 膜３の上の単結晶Ｓｉ層４を
薄膜化する。続いて、周辺回路をＣＭＯＳで動作させる
ために周辺部Ａの一部にｎウェル５を設ける。このと
き、周辺部Ａとセル部Ｂの境界及び周辺部Ａ内の一部に
素子分離酸化膜６を設ける。
【００２２】次いで、図２（ｃ）に示すように、数１０
ｎｍの酸化膜７、その上に多結晶シリコン膜８、その上
にＳｉＮ膜９を堆積させた後、セルの素子分離領域とな
る領域１０のみ上記のＳｉＮ膜９を選択エッチングし、
ＳｉＮ膜９をマスクに熱酸化し、下層のＳｉＯ2 層３と
繋がる素子分離用酸化膜１１を形成する。続いて、マス
ク材のＳｉＮ膜９と多結晶Ｓｉ膜８を除去する。
ｎｍの酸化膜７、その上に多結晶シリコン膜８、その上
にＳｉＮ膜９を堆積させた後、セルの素子分離領域とな
る領域１０のみ上記のＳｉＮ膜９を選択エッチングし、
ＳｉＮ膜９をマスクに熱酸化し、下層のＳｉＯ2 層３と
繋がる素子分離用酸化膜１１を形成する。続いて、マス
ク材のＳｉＮ膜９と多結晶Ｓｉ膜８を除去する。
【００２３】次いで、従来例と同じようにセル部Ｂにつ
いては、トンネル酸化膜１２と選択トランジスタ用ゲー
ト酸化膜１３を形成し、続いて浮遊ゲート１４と制御ゲ
ート用絶縁膜１５を形成し、さらに制御ゲート１６と選
択ゲート２０となる電極材料を堆積する。そして、電極
材料と絶縁膜１５と浮遊ゲート１４を同時パターニング
してメモリセル及び選択トランジスタを形成し、その後
にセル部Ｂのｎ型拡散層１７を形成する。周辺部Ａは従
来例と同じようにして、ｎチャネルＭＯＳトランジスタ
１８及びｐチャネルＭＯＳトランジスタ１９を形成し
て、周辺回路となす。
いては、トンネル酸化膜１２と選択トランジスタ用ゲー
ト酸化膜１３を形成し、続いて浮遊ゲート１４と制御ゲ
ート用絶縁膜１５を形成し、さらに制御ゲート１６と選
択ゲート２０となる電極材料を堆積する。そして、電極
材料と絶縁膜１５と浮遊ゲート１４を同時パターニング
してメモリセル及び選択トランジスタを形成し、その後
にセル部Ｂのｎ型拡散層１７を形成する。周辺部Ａは従
来例と同じようにして、ｎチャネルＭＯＳトランジスタ
１８及びｐチャネルＭＯＳトランジスタ１９を形成し
て、周辺回路となす。
【００２４】なお、選択トランジスタのゲートはメモリ
トランジスタの浮遊ゲート１４相当の部分とその上のゲ
ート電極２０を電気的に接続して形成される。このメモ
リセル部においてｎ型拡散層１７はセル部ＢのＳｉ層４
の底部にまで届いているようにする。
トランジスタの浮遊ゲート１４相当の部分とその上のゲ
ート電極２０を電気的に接続して形成される。このメモ
リセル部においてｎ型拡散層１７はセル部ＢのＳｉ層４
の底部にまで届いているようにする。
【００２５】以上の実施形態において、セル部Ｂの平面
図は従来例の図９と同様になる。図３（ａ）にセル部の
断面図（図９の矢視Ａ−Ａ′断面）を、図３（ｂ）にセ
ル部の断面図（図９の矢視Ｂ−Ｂ′断面）をそれぞれ示
す。
図は従来例の図９と同様になる。図３（ａ）にセル部の
断面図（図９の矢視Ａ−Ａ′断面）を、図３（ｂ）にセ
ル部の断面図（図９の矢視Ｂ−Ｂ′断面）をそれぞれ示
す。
【００２６】ワード線方向において、隣接するセル部間
は素子分離用酸化膜１１で分離され、この酸化膜１１は
絶縁膜３と一体化している。このため、セル部の素子形
成領域はワード線方向に隣接する素子形成領域とは酸化
膜１１で分離され、かつ基板でつながることもない。
は素子分離用酸化膜１１で分離され、この酸化膜１１は
絶縁膜３と一体化している。このため、セル部の素子形
成領域はワード線方向に隣接する素子形成領域とは酸化
膜１１で分離され、かつ基板でつながることもない。
【００２７】このように本実施形態によれば、セルアレ
イ部をＳＯＩ上に形成することにより、素子分離幅を狭
くしても、セル間の十分な耐圧を確保することができ
る。従って、素子分離能力を落とすことなく、ワード線
を共有化した隣り合うメモリセル間の素子分離幅を縮少
することができ、メモリセルアレイの集積度向上をはか
ることが可能となる。また、周辺回路部はＳＯＩ上では
なくＳｉ基板上に直接設けることで、高電圧制御時にお
けるトランジスタのソース・ドレイン間耐圧を従来通り
２０Ｖ以上確保することができる。 （第２の実施形態）図４は、本発明の第２の実施形態に
係わるＥＥＰＲＯＭの要部構成を示す断面図である。
イ部をＳＯＩ上に形成することにより、素子分離幅を狭
くしても、セル間の十分な耐圧を確保することができ
る。従って、素子分離能力を落とすことなく、ワード線
を共有化した隣り合うメモリセル間の素子分離幅を縮少
することができ、メモリセルアレイの集積度向上をはか
ることが可能となる。また、周辺回路部はＳＯＩ上では
なくＳｉ基板上に直接設けることで、高電圧制御時にお
けるトランジスタのソース・ドレイン間耐圧を従来通り
２０Ｖ以上確保することができる。 （第２の実施形態）図４は、本発明の第２の実施形態に
係わるＥＥＰＲＯＭの要部構成を示す断面図である。
【００２８】この実施形態では、ＳＯＩ基板を用い、こ
のＳＯＩ基板のセルアレイとなる領域をレジストなどで
カバーして表面Ｓｉ層４とその下のＳｉＯ2 層３をエッ
チングし、下地のＳｉ基板１を露出させた後に、レジス
トを除去する。それ以降のセル部及び周辺部の形成法
は、第１の実施形態と同様である。 （第３の実施形態）図５は、本発明の第３の実施形態に
係わるＥＥＰＲＯＭの素子構造を示す斜視図であり、特
にセルアレイ部の構成を示している。
のＳＯＩ基板のセルアレイとなる領域をレジストなどで
カバーして表面Ｓｉ層４とその下のＳｉＯ2 層３をエッ
チングし、下地のＳｉ基板１を露出させた後に、レジス
トを除去する。それ以降のセル部及び周辺部の形成法
は、第１の実施形態と同様である。 （第３の実施形態）図５は、本発明の第３の実施形態に
係わるＥＥＰＲＯＭの素子構造を示す斜視図であり、特
にセルアレイ部の構成を示している。
【００２９】セルアレイ部は先の実施形態と同様にＳＯ
Ｉ上に形成され、セルアレイ部の単結晶Ｓｉ層４は、行
方向には連続し列方向には分離されたラインアンドスペ
ースのパターンに加工され、浮遊ゲート１４は行方向及
び列方向共にセル毎に分離され、制御ゲート１６は列方
向には連続し行方向には分離されたラインアンドスペー
スのパターンに加工されている。
Ｉ上に形成され、セルアレイ部の単結晶Ｓｉ層４は、行
方向には連続し列方向には分離されたラインアンドスペ
ースのパターンに加工され、浮遊ゲート１４は行方向及
び列方向共にセル毎に分離され、制御ゲート１６は列方
向には連続し行方向には分離されたラインアンドスペー
スのパターンに加工されている。
【００３０】図６及び図７は、本実施形態の製造工程を
説明するためのもので、各々の図において（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。
説明するためのもので、各々の図において（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図、（ｃ）は
（ａ）の矢視Ｂ−Ｂ′断面図である。
【００３１】まず、図６に示すように、セル部に関して
ＳＯＩ基板形成後に単結晶化されたＳｉ層４表面上に、
トンネル酸化膜１２と浮遊ゲート１４を形成し、セルの
素子分離領域となる部分以外をレジストなどでカバー
し、ＲＩＥで浮遊ゲート１４，トンネル酸化膜１２，及
び単結晶化されたＳｉ層４を同時にエッチングして、Ｓ
ｉＯ2 膜３を露出させる。
ＳＯＩ基板形成後に単結晶化されたＳｉ層４表面上に、
トンネル酸化膜１２と浮遊ゲート１４を形成し、セルの
素子分離領域となる部分以外をレジストなどでカバー
し、ＲＩＥで浮遊ゲート１４，トンネル酸化膜１２，及
び単結晶化されたＳｉ層４を同時にエッチングして、Ｓ
ｉＯ2 膜３を露出させる。
【００３２】これにより、Ｓｉ層４及び浮遊ゲート１４
は同じレジストマスクでエッチングされることになる。
レジストマスクは、ワード線方向と直交する方向（行方
向）に連続し、ワード線方向（列方向）には分離したラ
インアンドスペースのパターンである。なお、図には示
さないが、選択トランジスタ形成領域には、トンネル酸
化膜１２の代わりに選択トランジスタ用ゲート酸化膜１
３を形成する。
は同じレジストマスクでエッチングされることになる。
レジストマスクは、ワード線方向と直交する方向（行方
向）に連続し、ワード線方向（列方向）には分離したラ
インアンドスペースのパターンである。なお、図には示
さないが、選択トランジスタ形成領域には、トンネル酸
化膜１２の代わりに選択トランジスタ用ゲート酸化膜１
３を形成する。
【００３３】次いで、図７に示すように、浮遊ゲート１
４ないし表層Ｓｉ層４でＲＩＥによりで表面の露出した
部分２３上に制御ゲート用絶縁膜１５を形成し、続いて
ゲートとなる電極材料を堆積する。次いで、制御ゲート
１６と選択ゲート２０となる電極材料を堆積し、その電
極材料と絶縁膜１５と電荷蓄積層４をレジストマスクを
用いて同時パターニングしてメモリ及び選択トランジス
タを形成する。レジストマスクは、列方向に連続し、行
方向には分離したラインアンドスペースのパターンであ
る。
４ないし表層Ｓｉ層４でＲＩＥによりで表面の露出した
部分２３上に制御ゲート用絶縁膜１５を形成し、続いて
ゲートとなる電極材料を堆積する。次いで、制御ゲート
１６と選択ゲート２０となる電極材料を堆積し、その電
極材料と絶縁膜１５と電荷蓄積層４をレジストマスクを
用いて同時パターニングしてメモリ及び選択トランジス
タを形成する。レジストマスクは、列方向に連続し、行
方向には分離したラインアンドスペースのパターンであ
る。
【００３４】次いで、セル部ｎ型拡散層１７を形成する
ことにより、前記図５に示す形状を形成する。周辺部は
従来例と同じようにしてｎ型ＭＯＳトランジスタ１８及
びｐ型ＭＯＳトランジスタ１９を形成し周辺回路とな
す。
ことにより、前記図５に示す形状を形成する。周辺部は
従来例と同じようにしてｎ型ＭＯＳトランジスタ１８及
びｐ型ＭＯＳトランジスタ１９を形成し周辺回路とな
す。
【００３５】このように本実施形態によれば、Ｓｉ層４
と浮遊ゲート１４が同じレジストマスクでエッチングさ
れ、制御ゲート１６と浮遊ゲート１４が同じレジストマ
スクでエッチングされるため、Ｓｉ層４と制御ゲート１
６用の２つのマスクがあれば、浮遊ゲート１４の形成の
ためのマスクやエッチングプロセスを必要としない。従
って、先の第１の実施形態と同様の効果が得られるのは
勿論のこと、製造工程が簡略化される効果がある。な
お、本発明は上述した各実施形態に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。
と浮遊ゲート１４が同じレジストマスクでエッチングさ
れ、制御ゲート１６と浮遊ゲート１４が同じレジストマ
スクでエッチングされるため、Ｓｉ層４と制御ゲート１
６用の２つのマスクがあれば、浮遊ゲート１４の形成の
ためのマスクやエッチングプロセスを必要としない。従
って、先の第１の実施形態と同様の効果が得られるのは
勿論のこと、製造工程が簡略化される効果がある。な
お、本発明は上述した各実施形態に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。
【００３６】
【発明の効果】以上詳述したように本発明によれば、不
揮発性半導体記憶装置におけるセルアレイ部をＳＯＩ上
に形成することにより、素子分離幅を狭くしても、セル
間の十分な耐圧を確保することができる。従って、素子
分離能力を落とすことなく、ワード線を共有化した隣り
合うメモリセル間の素子分離幅を縮少することができ、
メモリセルアレイの集積度向上をはかり得る。
揮発性半導体記憶装置におけるセルアレイ部をＳＯＩ上
に形成することにより、素子分離幅を狭くしても、セル
間の十分な耐圧を確保することができる。従って、素子
分離能力を落とすことなく、ワード線を共有化した隣り
合うメモリセル間の素子分離幅を縮少することができ、
メモリセルアレイの集積度向上をはかり得る。
【図１】第１の実施形態に係わるＥＥＰＲＯＭの素子構
造を示す断面図。
造を示す断面図。
【図２】第１の実施形態の製造工程を示す断面図。
【図３】第１の実施形態におけるワード線方向及びビッ
ト線方向のセル断面図。
ト線方向のセル断面図。
【図４】第２の実施形態に係わるＥＥＰＲＯＭの要部構
成を示す断面図。
成を示す断面図。
【図５】第３の実施形態に係わるＥＥＰＲＯＭの素子構
造を示す斜視図。
造を示す斜視図。
【図６】第３の実施形態の製造工程を示す平面図と断面
図。
図。
【図７】第３の実施形態の製造工程を示す平面図と断面
図。
図。
【図８】従来のＥＥＰＲＯＭの素子構造を示す断面図。
【図９】従来のＥＥＰＲＯＭのセル構成を示す平面図。
【図１０】従来装置におけるワード線方向及びビット線
方向のセル断面図。
方向のセル断面図。
１…Ｓｉ基板 ２…ソース線 ３…絶縁膜 ４…単結晶Ｓｉ層 ５…ｎ型ウェル ６…素子分離用酸化膜 ７…酸化膜 ８…多結晶Ｓｉ膜 ９…ＳｉＮ膜 １０…素子分離領域 １１…素子分離用酸化膜 １２…トンネル酸化膜 １３…選択トランジスタ用ゲート酸化膜 １４…浮遊ゲート（電荷蓄積層） １５…制御ゲート用絶縁膜 １６…制御ゲート １７…ソース・ドレイン拡散層 １８…周辺回路用ｎチャネルＭＯＳトランジスタ １９…周辺回路用ｐチャネルＭＯＳトランジスタ ２０…選択ゲート ２１…ビット線コンタクト ２２…ビット線 ２５…耐酸素イオン注入マスク材
Claims (8)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートを
積層したトランジスタからなるメモリセルを有する不揮
発性半導体記憶装置において、 前記メモリセルを複数個集積してなるセルアレイ部は、
前記半導体基板上に絶縁膜を介して形成された単結晶半
導体層に形成され、セルアレイ部以外の周辺回路部は、
前記半導体基板に直接形成されてなることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】半導体基板上に電荷蓄積層と制御ゲートを
積層したトランジスタからなるメモリセルを有する不揮
発性半導体記憶装置において、 前記メモリセルを複数個集積してなるセルアレイ部は、
前記半導体基板上に絶縁膜を介して形成された単結晶半
導体層上に形成され、前記メモリセルの消去，書き込み
及び読み出しに供される周辺回路部のうち高耐圧を要求
される部分は、前記半導体基板上に絶縁膜を介して形成
された単結晶半導体層に形成され、それ以外の周辺回路
部は前記半導体基板に直接形成されてなることを特徴と
する不揮発性半導体記憶装置。 - 【請求項３】前記単結晶半導体層には素子分離のための
素子分離絶縁膜が形成され、この素子分離絶縁膜は、前
記単結晶半導体層下の絶縁膜に接していることを特徴と
する請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】前記半導体基板とその上に絶縁膜を介して
単結晶半導体層を形成した３層構造部分は、前記基板の
表面から所定深さに不純物をイオン注入し、これをアニ
ールしてイオン注入領域に酸化膜を形成したものである
ことを特徴とする請求項１又は２記載の不揮発性半導体
記憶装置。 - 【請求項５】前記周辺回路部を形成する半導体基板の単
層構造部分は、前記半導体基板とその上に絶縁膜を介し
て単結晶半導体層を形成した３層構造のうち、単結晶化
半導体層と絶縁膜を除去してなるものであることを特徴
とする請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項６】半導体基板上に電荷蓄積層と制御ゲートを
積層したトランジスタからなるメモリセルを有する不揮
発性半導体記憶装置において、 前記メモリセルを複数個集積してなるセルアレイ部は、
前記半導体基板上に絶縁膜を介して形成された単結晶半
導体層に形成され、 前記セルアレイ部の単結晶半導体層は、行方向には連続
し列方向には分離されたラインアンドスペースのパター
ンに加工され、前記電荷蓄積層は行方向及び列方向共に
セル毎に分離され、前記制御ゲートは列方向には連続し
行方向には分離されたラインアンドスペースのパターン
に加工されてなることを特徴とする不揮発性半導体記憶
装置。 - 【請求項７】半導体基板上に電荷蓄積層と制御ゲートを
積層したトランジスタからなるメモリセルを有する不揮
発性半導体記憶装置において、 前記メモリセルを複数個集積してなるセルアレイ部は、
前記半導体基板上に絶縁膜を介して形成された単結晶半
導体層に形成され、前記メモリセルの消去，書き込み及
び読出しに供される周辺回路部のうち高耐圧を要求され
る部分は、前記半導体基板上に絶縁膜を介して形成され
た単結晶半導体層に形成され、それ以外の周辺回路部は
前記半導体基板に直接形成され、 前記セルアレイ部の単結晶半導体層は、行方向には連続
し列方向には分離されたラインアンドスペースのパター
ンに加工され、前記電荷蓄積層は行方向及び列方向共に
セル毎に分離され、前記制御ゲートは列方向には連続し
行方向には分離されたラインアンドスペースのパターン
に加工されてなることを特徴とする不揮発性半導体記憶
装置。 - 【請求項８】前記単結晶半導体層と前記電荷蓄積層は列
方向を同じマスクで加工され、前記電荷蓄積層と前記制
御ゲートは行方向を同じマスクで加工されてなることを
特徴とする請求項６又は７記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070133A JPH09260617A (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070133A JPH09260617A (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260617A true JPH09260617A (ja) | 1997-10-03 |
Family
ID=13422771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070133A Pending JPH09260617A (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260617A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007221106A (ja) * | 2006-01-19 | 2007-08-30 | Toshiba Corp | Ｎａｎｄ型半導体記憶装置及びその製造方法 |
| JP2008187118A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 半導体記憶装置 |
| US7528447B2 (en) | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| CN112490251A (zh) * | 2019-09-12 | 2021-03-12 | 铠侠股份有限公司 | 半导体存储装置 |
-
1996
- 1996-03-26 JP JP8070133A patent/JPH09260617A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7528447B2 (en) | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| US7539055B2 (en) | 2005-04-06 | 2009-05-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| JP2007157854A (ja) * | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007221106A (ja) * | 2006-01-19 | 2007-08-30 | Toshiba Corp | Ｎａｎｄ型半導体記憶装置及びその製造方法 |
| JP2008187118A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 半導体記憶装置 |
| CN112490251A (zh) * | 2019-09-12 | 2021-03-12 | 铠侠股份有限公司 | 半导体存储装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6115287A (en) | Nonvolatile semiconductor memory device using SOI | |
| TW473988B (en) | Semiconductor integrated circuit device and manufacturing method of the same | |
| US7534682B2 (en) | Semiconductor memory device with a stacked gate including a floating gate and a control gate and method of manufacturing the same | |
| JPH1041487A (ja) | Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 | |
| JP2630278B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6570788B1 (en) | Semiconductor device and method of driving and method of producing the same | |
| US5338956A (en) | Electrically erasable and programmable read only memory having a thin film transferring transistor over a floating gate memory transistor | |
| JPH0964215A (ja) | フラッシュメモリ装置及びその製造方法 | |
| JP2772020B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP2969659B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH09260617A (ja) | 不揮発性半導体記憶装置 | |
| JP2713115B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4224148B2 (ja) | 非揮発性半導体素子の製造方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2001203280A (ja) | 不揮発性メモリ構造及びその製造方法 | |
| US6790718B1 (en) | Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors | |
| JP2856811B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP3940477B2 (ja) | 半導体装置 | |
| US20090101959A1 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| KR100202115B1 (ko) | 느타리 버섯 재배용 분말 종균 제조법 | |
| KR100568853B1 (ko) | 비휘발성 반도체 메모리소자 제조방법 | |
| JPH05275659A (ja) | 不揮発性半導体記憶装置 | |
| JP2975826B2 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JP4159849B2 (ja) | フローティング・ゲート・メモリ・アレーの製造方法 | |
| JPH07245340A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |