KR100568853B1 - 비휘발성 반도체 메모리소자 제조방법 - Google Patents
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Abstract
본 발명은 스플리트된(split) 플로우팅 게이트를 갖는 비휘발성 반도체 메모리소자를 개시한다. 이에 의하면, 실리콘기판의 액티브영역 상에 게이트절연막을 성장시키고, 그 위에 플로우팅 게이트를 위한 다결정실리콘층을 적층하고, 플로우팅 게이트가 형성되지 않을 영역의 다결정실리콘층 상에 질화막의 패턴을 형성하고, 질화막의 패턴 측벽에 질화막의 스페이서를 형성하고 이들을 산화마스크로 이용하여 플로우팅 게이트가 형성될 부분의 다결정실리콘층에 산화막을 형성하고, 산화막을 식각마스크로 이용하여 그 아래의 플로우팅 게이트의 패턴을 형성한다.
따라서, 본 발명은 플로우팅 게이트의 식각마스크로서 그 위에 산화막을 형성할 때 질화막의 스페이서를 산화마스크로서 사용하므로 산화막의 버즈비크가 횡방향으로 확장하는 것을 방지하여 설계룰이 축소되더라도 사진공정의 정밀도를 현재의 수준으로 유지하면서도 플로우팅 게이트의 미세 패턴을 정밀하게 형성할 수 있다.
Description
도 1은 종래 기술에 의한 비휘발성 반도체 메모리소자의 셀을 나타낸 레이아웃도.
도 2는 도 1의 A-A선을 따라 절단한 단면도.
도 3은 도 1의 B-B선을 따라 절단한 단면도.
도 4 내지 도 11은 본 발명에 비휘발성 반도체 메모리소자 제조방법을 나타낸 공정도.
본 발명은 스플리트된(split) 플로우팅 게이트를 갖는 비휘발성 반도체 메모리소자에 관한 것으로, 더욱 상세하게는 플로우팅 게이트의 미세 패턴을 정밀하게 패터닝하도록 한 비휘발성 반도체 메모리소자 제조방법에 관한 것이다.
최근, 비휘발성 반도체 메모리소자는 전기적으로 데이터의 소거와 저장이 가 능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 다양한 분야에서 그 응용이 증가하는 추세에 있다. 이러한 비휘발성 반도체 메모리소자의 메모리 셀은 대표적으로 낸드형과 노아형으로 구분된다.
낸드형 메모리 셀과 노아형 메모리 셀은 각각 고집적화와 고속성으로 대별되는 장점을 갖고 있으며, 각각의 장점이 부각되는 응용처에서 그 사용이 증가하는 추세에 있다.
노아형 비휘발성 반도체 메모리소자는 하나의 비트라인에 단일 트랜지스터로 구성되는 다수의 메모리 셀들이 병렬로 연결되어 있으며, 비트라인으로 연결되는 드레인과 공통 소오스라인으로 연결되는 소오스와의 사이에 하나의 메모리 셀 트랜지스터만 연결되는 구조로 이루어진다. 노아형 비휘발성 반도체 메모리소자는 메모리 셀의 전류가 높고, 고속동작이 가능한 장점을 갖는 반면에, 비트라인의 콘택과 소오스라인이 차지하는 면적이 넓어서 고집적화에 어려운 단점도 갖고 있다.
노아형 비휘발성 메모리소자는 플로우팅 게이트와 콘트롤 게이트가 층간절연막 사이에 두고 적층되는 구조로 이루어져 있는데, 그 동작을 간단히 살펴보기로 한다.
먼저, 프로그래밍의 경우, 메모리 셀의 드레인에 연결되는 비트라인과 콘트롤 게이트에 전압이 인가될 때, 소오스와 드레인 사이에서 전류가 흐르고 전자가 채널 핫 전자 주입(channel hot electron injection)에 의해 플로우팅 게이트로 주입된다. 따라서, 데이터의 프로그래밍이 이루어진다.
소거의 경우, 통상 소오스에 전압이 인가될 때, Fowler-Nordheim 턴넬링의 메커니즘에 의해 플로우팅 게이트로부터 전자가 빼내어진다. 따라서, 데이터의 소거가 이루어진다.
리드(read)의 경우, 선택 메모리 셀의 비트라인과 콘트롤 게이트에 적정 전압이 인가될 때, 선택 메모리 셀 트랜지스터의 전류 유무가 판독된다. 따라서, 데이터의 리드가 이루어진다.
비휘발성 메모리소자에서는 비트라인에 메모리 셀들이 병렬로 연결되어 있어 메모리 셀 트랜지스터의 문턱전압(threshold voltage)이 비선택 메모리 셀의 콘트롤 게이트에 인가되는 전압(통상 0V)보다 낮아지게 되면, 선택 메모리 셀의 온, 오프에 관계없이 소오스와 드레인 사이에서 전류가 흘러 모든 메모리 셀이 온 상태로 읽혀지는 오동작이 발생한다. 따라서, 이러한 비휘발성 메모리소자에서는 문턱전압을 엄격하게 관리해야 하는 어려움이 있다. 또한, 채널 핫 전자 주입 방식에 의한 프로그래밍 때에 과도한 메모리 셀 전류가 흐르기 때문에 프로그래밍에 필요한 전압을 발생시키기 위한 고용량의 펌프가 필요하다.
이러한 문제점을 해결하기 위해 통상 스플리트(split) 게이트형이라고 불리어지는, 다양한 구조의 비휘발성 반도체 메모리소자가 제안되어 왔다. 그 중의 대표적인 예로서 "METHOD OF MANUFACTURING A SINGLE TRANSISTOR NON-VOLATILE, ELECTRICALLY ALTERABLE SEMICONDUCTOR MEMORY DEVICE" 라는 제목으로 개시된 미국 특허 제 5,045,488호가 있다.
여기에 개시된 비휘발성 반도체 메모리소자를 도 1 내지 도 3을 연관하여 설명하기로 한다. 도면에 도시된 바와 같이, 실리콘기판(1)의 액티브영역(11)이 필드 절연막(13)에 의해 아이솔레이션되고, 대향하는 1쌍의 플로우팅 게이트(15)가 소오스영역(17)을 사이에 스플리트되며 액티브영역(11)의 제 1 게이트 절연막 상에 배치되고, 플로우팅 게이트(15) 상에 산화막(19)이 형성되고, 플로우팅 게이트(15)의 측면 상에 데이터 소거를 위한 턴넬링 절연막인 제 2 게이트 절연막(21)이 형성되고, 각각의 콘트롤 게이트(23)가 대응하는 1쌍의 플로우팅 게이트(15)의 일부와 오버랩되도록 플로우팅 게이트(15)의 상부면 외측부에서부터 드레인영역(18)의 일부까지 일체로 연장하여 형성된다. 이러한 구조의 전면 상에 층간절연막(25)이 적층되고, 층간절연막(25)의 콘택홀(26)을 거쳐 드레인영역(18)에 비트라인(27)이 전기적으로 연결된다.
여기서, 플로우팅 게이트(15)에 의해 이루어지는 채널영역과, 콘트롤 게이트(23)에 의해 이루어지는 채널영역이 직렬 연결된다. 일점쇄선으로 표시된 영역이 단위 셀 영역(UCA)을 나타낸다. L1, L2가 선택 메모리 셀 트랜지스터의 게이트 길이를 각각 나타낸다. 물론, 설명의 편의상 하나의 동일한 액티브영역(11)에 대응하는 1쌍의 플로우팅 게이트(15) 만이 배치된 것처럼 도시되어 있으나 실제로는 대응하는 1쌍의 플로우팅 게이트가 반복적으로 배치됨은 당연하다.
이와 같은 구조를 갖는 종래의 비휘발성 반도체 메모리소자의 동작을 살펴보기로 한다. 먼저, 데이터 프로그래밍의 경우, 단위 셀 영역(UCA)의 소오스영역(17)에 고전압이 인가되면, 커플링현상에 의해 플로우팅 게이트(15)가 임의의 전압으로 유기되고, 콘트롤 게이트(23)에 예를 들어 콘트롤 게이트와 채널에 의해 형성되는 트랜지스터의 문턱전압보다 높은 전압이 인가되면, 소오스영역(17)과 드레인영역(18) 사이에서 전류가 흐른다. 이때, 채널 핫 전자 주입이 발생하고 이에 의해 전자가 플로우팅 게이트(15)로 주입되어서 데이터가 프로그래밍된다.
따라서, 콘트롤 게이트(23)에 인가되는 전압을 적절히 조절하면, 플로우팅 게이트(15)의 하단 에지에서 핫전자의 형성 및 플로우팅 게이트에 주입될 수 있는 전장 세기가 강해져 프로그램 효율이 개선되고, 소오스영역(17)과 드레인영역(18) 사이에서 흐르는 전류 또한 선택 게이트에 의해 제한되므로 과도한 전력소모도 감소하여 적층된(stacked) 노아형 비휘발성 메모리 소자에 사용되는 고용량 펌프가 필요 없어진다.
데이터 소거의 경우, 콘트롤 게이트(23)에 고전압이 인가되면, 콘트롤 게이트(23)와 플로우팅 게이트(15) 사이에 형성되는 전장에 의해 플로우팅 게이트(15) 내의 전자가 제 2 게이트 절연막(21)을 거쳐 빠져나가서 데이터가 소거된다.
데이터 리드의 경우, 메모리 셀의 드레인영역(18)에 연결되는 비트라인(27)과 콘트롤 게이트(23)에 임의의 전압이 인가되면, 메모리 셀에 흐르는 전류의 유무에 의해 데이터가 리드된다. 이때, 비휘발성 메모리 셀은 콘트롤 게이트(23)에 의한 채널영역과 플로우팅 게이트(15)에 의한 채널이 모두 형성될 때, 즉 문턱전압 이상의 전압이 게이트에 인가될 때 메모리 셀 전류가 흐른다.
통상, 메모리 셀의 선택 트랜지스터는 ∼1.0V의 문턱전압(Vth)을 가지도록 형성되고, 플로우팅 게이트(15)는 프로그램된 메모리 셀에서 높은 Vth을 가지고, 소거된 메모리 셀에서 낮은 Vth를 가지며 때에 따라서는 -Vth를 가지기도 한다. 그렇지만, 플로우팅 게이트(15)가 과소거(over erasure)에 의해 -Vth를 갖는 경우, 콘트롤 게이트(23)에 0V가 인가되어도 ∼1.0V의 Vth를 갖는 선택 트랜지스터에 의해 채널이 오프되어 과소거 문제가 해결된다. 따라서, 적층된 노아형 비휘발성 반도체 메모리소자의 플로우팅 게이트의 문턱전압을 엄격하게 관리하지 않아도 오동작 발생이 방지된다.
그런데, 종래의 스플리트 게이트형의 메모리 셀에서는 산화막(19)을 식각마스크로 이용하여 다결정실리콘층을 식각하여 플로우팅 게이트(15)의 패턴을 형성한다. 그러나, 산화막(19)이 통상적인 LOCOS(local oxidation of silicon)공정에 의해 형성되므로 산화막(19)의 버즈비크(birds's beak)가 횡방향으로 확장하기 마련이다. 이는 실제로 완료된 산화막(19)의 폭이 설계룰에 의해 결정된 산화막(19)의 폭보다 넓고 나아가 실제로 완료된 플로우팅 게이트(15)의 폭이 설계룰에 의해 결정된 플로우팅 게이트(19)의 폭보다 넓은 결과를 가져온다. 이로써, 설계룰의 축소에 따라 플로우팅 게이트의 미세 패턴을 보다 정밀하게 형성하는 기술이 요구된다.
따라서, 본 발명의 목적은 플로우팅 게이트의 정밀 패턴을 형성 가능하도록 한 비휘발성 반도체 메모리소자 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법은
실리콘기판의 제 1 게이트절연막 상에 다결정실리콘층을 적층하는 단계;
상기 다결정실리콘층의 일부 영역 상에 질화막의 패턴을 형성한 후 상기 질화막의 패턴 측벽에 절연막의 스페이서를 형성하는 단계;
상기 질화막의 패턴과 절연막의 스페이서를 마스크로 이용하여 노출된 다결정실리콘층을 일부 두께만큼 산화하여 산화막을 형성하는 단계;
상기 산화막을 식각마스크로 이용하여 상기 산화막의 아래에 상기 다결정실리콘층으로 이루어진 플로우팅 게이트를 형성하는 단계;
상기 플로우팅 게이트의 측면부에 턴넬링산화막으로 사용되는 제 2 게이트절연막을 형성하는 단계;
상기 플로우팅 게이트의 외측부에 일부 오버랩된 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 절연막의 스페이서를 질화막으로 형성할 수 있다.
따라서, 본 발명은 플로우팅 게이트를 형성하기 위한 식각마스크로서 산화막이 절연막의 스페이서 아래로 횡방향 확장을 억제하여 미세 패턴의 플로우팅 게이트를 형성할 수 있다.
이하, 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 4 내지 도 는 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법을 나타낸 공정도이다. 설명의 편의상 각 도의 A 및 B에는 도 1의 A-A선과 B-B선을 따라 각각 절단한 단면공정도가 함께 도시된다.
도 4A 및 도 4B를 참조하면, 먼저, 통상적인 소자분리를 위하여 실리콘기판(1) 상에 500Å 미만의 얇은 두께로 패드 산화막(3)을 성장시키고 그 위에 제 1 질화막(5)을 4000Å 미만의 두께로 적층한 후 사진식각공정을 이용하여 필드영역의 제 1 질화막(5)을 그 아래의 패드산화막(3)이 노출될 때까지 선택적으로 식각하여 액티브영역 상에만 제 1 질화막(5)의 패턴을 형성한다.
도 5A 및 도 5B를 참조하면, 이어서, 도 1에 도시된 액티브영역(11)을 한정하기 위해 남은 제 1 질화막(5)을 마스크로 이용하여 실리콘기판(1)의 필드영역을 열산화하여 필드산화막(13)을 형성한다. 그런 다음, 남은 제 1 질화막(5)과 패드 산화막(3)을 식각하여 그 아래의 액티브영역(11)의 실리콘기판(1)을 노출시킨다.
도 6A 및 도 6B를 참조하면, 이후, 실리콘기판(1)의 액티브영역에 셀 트랜지스터의 제 1 게이트절연막(14), 예를 들어 산화막을 60∼150Å의 얇은 두께로 열적 성장시키고 제 1 게이트절연막(14)과 필드산화막(13) 상에 플로우팅 게이트를 위한 다결정실리콘층(15)을 1000∼2000Å의 두께로 적층하고 다결정실리콘층(15)의 식각마스크로서 제 2 질화막(16)을 200∼1500Å의 두께로 적층한다. 이어서, 사진식각공정을 이용하여 플로우팅 게이트를 위한 영역의 제 2 질화막(16)을 그 아래의 다결정실리콘층(15)이 노출될 때까지 식각하여 플로우팅 게이트가 형성되지 않을 영역의 다결정실리콘층(15) 상에만 제 2 질화막(16)의 패턴을 형성한다.
도 7A 및 도 7B를 참조하면, 그런 다음, 절연막, 예를 들어 제 2 질화막과 동질의 제 3 질화막(18)을 제 2 질화막(16)의 패턴의 개구부를 충분히 메울 수 있 을 정도로 두껍게 적층하고 나서 이를 블랭크(blank) 식각하여 제 3 질화막(18)의 스페이서를 제 2 질화막(16)의 패턴 양측면에 형성한다. 여기서, 제 3 질화막(18)의 스페이서는 후속 공정에서 산화막(19)을 형성할 때 종래와는 달리 산화막(19)의 버즈비크가 제 3 질화막(18)의 스페이서 아래의 다결정실리콘층(15)으로 들어오는 것을 방지하는데 이는 산화막(19)의 패턴을 정밀하게 형성하고 나아가 그 아래에 형성될 플로우팅 게이트(15)의 패턴 또한 정밀하게 형성하는 역할을 한다.
도 8A 및 도 8B를 참조하면, 이어서, 남은 제 2, 3 질화막(16),(18)을 마스크로 이용하여 노출된 다결정실리콘층(15)을 일부 두께만큼 열산화하여 산화막(19)을 형성한다. 이때, 제 3 질화막(18)의 스페이서가 산화막(19)을 종래와 달리 정밀 패턴으로 형성 가능하게 한다.
도 9A 및 도 9B를 참조하면, 그 다음, 남은 제 2, 3 질화막(16),(18)을 그 아래의 다결정실리콘층(15)이 노출될 때까지 식각한다. 이후, 산화막(19)을 식각마스크로 이용하여 노출된 다결정실리콘층(15)을 그 아래의 게이트절연막(14)이 노출될 때까지 식각하여 산화막(19) 아래에만 다결정실리콘층(15)이 남은 플로우팅 게이트(15)를 형성한다. 따라서, 플로우팅 게이트(15)는 종래와 달리 설계룰이 축소되더라도 원하는 정밀 패턴으로 형성 가능한데 이는 산화막(19)이 제 3 질화막(18)의 스페이서에 의해 정밀하게 형성되기 때문이다.
도 10A 및 도 10B를 참조하면, 그런 다음, 플로우팅 게이트(15)와, 콘트롤 게이트(23)와의 전기적 절연을 이루고 데이터 소거 때에 턴넬링 산화막으로 사용하기 위해 제 2 게이트 절연막(21)인 산화막을 플로우팅 게이트(15)의 양측면에 성장 시킨다. 이후, 상기 결과 구조물 상에 콘트롤 게이트를 위한 다결정실리콘층(23)을 적층하고 이를 사진식각공정에 의해 각 플로우팅 게이트(15)의 상부면 외측부를 일부 오버랩하며 턴넬링산화막(21)을 거쳐 게이트절연막(14)으로 일체로 연장되는 콘트롤 게이트(23)의 패턴으로 형성한다.
도 11A 및 도 11B를 참조하면, 도 1 도시된 바와 같은 소오스영역을 한정하는 감광막(도시 안됨)의 패턴을 상기 결과 구조물 상에 형성하고 이를 마스크로 이용하여 예를 들어 n형 불순물 이온을 고농도로 이온주입하여 n+ 소오스라인(S)의 접합을 형성한다. 이후 통상적인 반도체제조공정을 이용하여 도 2 및 도 3에 도시된 바와 같은 구조의 비휘발성 반도체 메모리소자를 완성한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 실리콘기판의 액티브영역 상에 게이트절연막을 성장시키고, 그 위에 플로우팅 게이트를 위한 다결정실리콘층을 적층하고, 플로우팅 게이트가 형성되지 않을 영역의 다결정실리콘층 상에 질화막의 패턴을 형성하고, 질화막의 패턴 측벽에 질화막의 스페이서를 형성하고 이들을 산화마스크로 이용하여 플로우팅 게이트가 형성될 부분의 다결정실리콘층에 산화막을 형성하고, 산화막을 식각마스크로 이용하여 그 아래의 플로우팅 게이트의 패턴을 형성한다.
따라서, 본 발명은 플로우팅 게이트의 식각마스크로서 그 위에 산화막을 형 성할 때 질화막의 스페이서를 산화마스크로서 사용하므로 산화막의 버즈비크가 횡방향으로 확장하는 것을 방지하여 설계룰이 축소되더라도 사진공정의 정밀도를 현재의 수준으로 유지하면서도 플로우팅 게이트의 미세 패턴을 정밀하게 형성할 수 있다.
한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.
Claims (2)
- 실리콘기판의 제 1 게이트절연막 상에 다결정실리콘층을 적층하는 단계;상기 다결정실리콘층의 일부 영역 상에 질화막의 패턴을 형성한 후 상기 질화막의 패턴 측벽에 절연막의 스페이서를 형성하는 단계;상기 질화막의 패턴과 절연막의 스페이서를 마스크로 이용하여 노출된 다결정실리콘층을 일부 두께만큼 산화하여 산화막을 형성하는 단계;상기 산화막을 식각마스크로 이용하여 상기 산화막의 아래에 상기 다결정실리콘층으로 이루어진 플로우팅 게이트를 형성하는 단계;상기 플로우팅 게이트의 측면부에 턴넬링산화막으로 사용되는 제 2 게이트절연막을 형성하는 단계;상기 플로우팅 게이트의 외측부에 일부 오버랩된 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 반도체 메모리소자 제조방법.
- 제 1 항에 있어서, 상기 절연막의 스페이서를 질화막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990035594A KR100568853B1 (ko) | 1999-08-26 | 1999-08-26 | 비휘발성 반도체 메모리소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990035594A KR100568853B1 (ko) | 1999-08-26 | 1999-08-26 | 비휘발성 반도체 메모리소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010019263A KR20010019263A (ko) | 2001-03-15 |
| KR100568853B1 true KR100568853B1 (ko) | 2006-04-10 |
Family
ID=19608742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990035594A KR100568853B1 (ko) | 1999-08-26 | 1999-08-26 | 비휘발성 반도체 메모리소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100568853B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100661236B1 (ko) * | 2005-12-19 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 플래시메모리소자의 플로팅게이트 형성방법 |
-
1999
- 1999-08-26 KR KR1019990035594A patent/KR100568853B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010019263A (ko) | 2001-03-15 |
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