JP2856811B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
- Publication number
- JP2856811B2 JP2856811B2 JP2017926A JP1792690A JP2856811B2 JP 2856811 B2 JP2856811 B2 JP 2856811B2 JP 2017926 A JP2017926 A JP 2017926A JP 1792690 A JP1792690 A JP 1792690A JP 2856811 B2 JP2856811 B2 JP 2856811B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- floating gate
- gate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 238000002955 isolation Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 241000293849 Cordylanthus Species 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 1
- 238000002161 passivation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する電気的書
き替え可能な不揮発性半導体メモリの製造方法に関す
る。
き替え可能な不揮発性半導体メモリの製造方法に関す
る。
（従来の技術） 不揮発性半導体メモリの分野で、浮遊ゲートを持つMO
SFET構造のメモリセルを用いた電気的書替え可能な不揮
発性半導体メモリ装置は、EEPROMとして知られている。
この種のEEPROMのメモリアレイは、互いに交差する行線
と列線の各交点にメモリセルを配置して構成される。実
際のパターン上では、二つのメモリセルのドレインを共
通にしてここに列線がコンタクトするようにしてメモリ
セル占有面積を小さくしている。しかしこれでも、二つ
の共通ドレイン毎に列線とのコンタクト部を必要とし、
このコンタクト部がセル占有面積の大きい部分を占めて
いる。
SFET構造のメモリセルを用いた電気的書替え可能な不揮
発性半導体メモリ装置は、EEPROMとして知られている。
この種のEEPROMのメモリアレイは、互いに交差する行線
と列線の各交点にメモリセルを配置して構成される。実
際のパターン上では、二つのメモリセルのドレインを共
通にしてここに列線がコンタクトするようにしてメモリ
セル占有面積を小さくしている。しかしこれでも、二つ
の共通ドレイン毎に列線とのコンタクト部を必要とし、
このコンタクト部がセル占有面積の大きい部分を占めて
いる。
これに対して最近、メモリセルを複数個直列接続して
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたEEPROMが提案されている。このNANDセルで
は、一括して浮遊ゲートに電子を注入する全面消去（一
括消去）を行った後、選択されたメモリセルの浮遊ゲー
トの電子が放出される書き込みを行う。全面消去時には
制御ゲートを“H"レベルとし、ドレインは“L"レベルと
する。選択書込み時には、ソース側のメモリセルから順
にドレイン側のメモリセルへと書き込んでいく。その場
合選択されたメモリセルはドレインが“H"レベル，制御
ゲートが“L"レベルとされ、これにより浮遊ゲートから
電子が基板に放出される。選択されたメモリセルよりド
レイン側にある非選択メモリセルでは、ドレインに印加
された書込み用の高電位が選択されたメモリセルまで伝
達されるように、制御ゲートにはドレインと同程度の
“H"レベルが印加される。
NANDセルを構成し、コンタクト部を大幅に減らすことを
可能としたEEPROMが提案されている。このNANDセルで
は、一括して浮遊ゲートに電子を注入する全面消去（一
括消去）を行った後、選択されたメモリセルの浮遊ゲー
トの電子が放出される書き込みを行う。全面消去時には
制御ゲートを“H"レベルとし、ドレインは“L"レベルと
する。選択書込み時には、ソース側のメモリセルから順
にドレイン側のメモリセルへと書き込んでいく。その場
合選択されたメモリセルはドレインが“H"レベル，制御
ゲートが“L"レベルとされ、これにより浮遊ゲートから
電子が基板に放出される。選択されたメモリセルよりド
レイン側にある非選択メモリセルでは、ドレインに印加
された書込み用の高電位が選択されたメモリセルまで伝
達されるように、制御ゲートにはドレインと同程度の
“H"レベルが印加される。
ところでこれまで提案されているNANDセルでは、浮遊
ゲートがチャネル領域を横切って配設されているため、
メモリセルのしきい値は浮遊ゲートの電位によって一義
的に決定される。このことは、NANDセルに特有の幾つか
の不都合をもたらす。第１に、一括消去を行うと、メモ
リセルのしきい値は正方向に移動する。この結果、選択
書き込みを行うときの選択セルよりドレイン側にある非
選択セルでは制御ゲート電位をドレイン電位よりもしき
い値電圧分だけ高く設定しなければならない。第２に、
一括消去を行ったときのしきい値にはバラツキがあり、
あるメモリセルのしきい値が高くなると、選択書込み時
に、あらかじめ設定された非選択セルの制御ゲート電位
ではドレイン電位を選択セルまで十分に伝達することが
できなくなる可能性が生じる。第３に、データ書き替え
を行うと、浮遊ゲートに電子が注入された状態のセルで
は重ねて電子注入が行われて過剰消去となり、しきい値
電圧が必要以上に高くなってしまう。これも、選択書込
み時のドレイン電位の選択セルへの転送を困難にする。
ゲートがチャネル領域を横切って配設されているため、
メモリセルのしきい値は浮遊ゲートの電位によって一義
的に決定される。このことは、NANDセルに特有の幾つか
の不都合をもたらす。第１に、一括消去を行うと、メモ
リセルのしきい値は正方向に移動する。この結果、選択
書き込みを行うときの選択セルよりドレイン側にある非
選択セルでは制御ゲート電位をドレイン電位よりもしき
い値電圧分だけ高く設定しなければならない。第２に、
一括消去を行ったときのしきい値にはバラツキがあり、
あるメモリセルのしきい値が高くなると、選択書込み時
に、あらかじめ設定された非選択セルの制御ゲート電位
ではドレイン電位を選択セルまで十分に伝達することが
できなくなる可能性が生じる。第３に、データ書き替え
を行うと、浮遊ゲートに電子が注入された状態のセルで
は重ねて電子注入が行われて過剰消去となり、しきい値
電圧が必要以上に高くなってしまう。これも、選択書込
み時のドレイン電位の選択セルへの転送を困難にする。
この様な問題を解決するNANDセル型EEPROMとして、本
出願人は先に、浮遊ゲートがチャネル領域を完全に横切
らない状態で配設されるようにした構造を提案している
（特願昭63-61383号）。
出願人は先に、浮遊ゲートがチャネル領域を完全に横切
らない状態で配設されるようにした構造を提案している
（特願昭63-61383号）。
第６図はその様なEEPROMの一つのNANDセルのレイアウ
ト例を示している。第７図（ａ）（ｂ）は、第６図のＡ
−Ａ′およびＢ−Ｂ′断面である。この例では、４個の
メモリセルM1〜M4と２個の選択トランジスタS1,S2をそ
れらのソース，ドレイン拡散層を共用する形で直列接続
して一つのNANDセルを構成している。NANDセルのドレイ
ンは選択トランジスタS1を介してビット線に接続され
る。NANDセルのソースは選択トランジスタS2を介して接
地線に接続される。各メモリセルの制御ゲートCG1〜CG4
はビット線と交差するワード線に接続される。
ト例を示している。第７図（ａ）（ｂ）は、第６図のＡ
−Ａ′およびＢ−Ｂ′断面である。この例では、４個の
メモリセルM1〜M4と２個の選択トランジスタS1,S2をそ
れらのソース，ドレイン拡散層を共用する形で直列接続
して一つのNANDセルを構成している。NANDセルのドレイ
ンは選択トランジスタS1を介してビット線に接続され
る。NANDセルのソースは選択トランジスタS2を介して接
地線に接続される。各メモリセルの制御ゲートCG1〜CG4
はビット線と交差するワード線に接続される。
製造工程的には、ｐ型シリコン基板１にまず素子分離
酸化膜２が形成され、ついで熱酸化によって第１ゲート
絶縁膜31が形成される。そして第１ゲート絶縁膜31の一
部が選択エッチングされて、改めて熱酸化により第２ゲ
ート絶縁膜32が形成された後、第１層多結晶シリコン膜
が堆積される。この第１層多結晶シリコン膜がパターニ
ングされて、チャネル領域を一部覆い、素子分離絶縁膜
２上に延在する状態で浮遊ゲート４（41〜44）が形成さ
れる。この浮遊ゲート４のパターニングは、多結晶シリ
コン膜上に熱酸化による第３ゲート絶縁膜33を介して窒
化シリコン膜５によるマスクを形成し、このマスクを用
いて多結晶シリコン膜を選択エッチングすることにより
行われる。ただしこの段階では浮遊ゲート４は、チャネ
ル長方向にはまだ分離されない。その後第４ゲート絶縁
膜34を形成した後、第２層多結晶シリコン膜が堆積さ
れ、これをパターニングしてメモリセルの制御ゲート６
（61〜64）および選択トランジスタのゲート電極65,66
が形成される。この制御ゲート６のパターニングに用い
たマスクをそのまま用いて第１層多結晶シリコン膜を選
択エッチングすることによって、浮遊ゲート４もチャネ
ル長方向に各メモリセル毎に分離される。そしてイオン
注入によってソース，ドレイン拡散層であるｎ型層７が
形成され、ついでCVD絶縁膜８により全面が覆われ、こ
れにコンタクト孔が開けられてAl膜等によってビット線
10が形成される。
酸化膜２が形成され、ついで熱酸化によって第１ゲート
絶縁膜31が形成される。そして第１ゲート絶縁膜31の一
部が選択エッチングされて、改めて熱酸化により第２ゲ
ート絶縁膜32が形成された後、第１層多結晶シリコン膜
が堆積される。この第１層多結晶シリコン膜がパターニ
ングされて、チャネル領域を一部覆い、素子分離絶縁膜
２上に延在する状態で浮遊ゲート４（41〜44）が形成さ
れる。この浮遊ゲート４のパターニングは、多結晶シリ
コン膜上に熱酸化による第３ゲート絶縁膜33を介して窒
化シリコン膜５によるマスクを形成し、このマスクを用
いて多結晶シリコン膜を選択エッチングすることにより
行われる。ただしこの段階では浮遊ゲート４は、チャネ
ル長方向にはまだ分離されない。その後第４ゲート絶縁
膜34を形成した後、第２層多結晶シリコン膜が堆積さ
れ、これをパターニングしてメモリセルの制御ゲート６
（61〜64）および選択トランジスタのゲート電極65,66
が形成される。この制御ゲート６のパターニングに用い
たマスクをそのまま用いて第１層多結晶シリコン膜を選
択エッチングすることによって、浮遊ゲート４もチャネ
ル長方向に各メモリセル毎に分離される。そしてイオン
注入によってソース，ドレイン拡散層であるｎ型層７が
形成され、ついでCVD絶縁膜８により全面が覆われ、こ
れにコンタクト孔が開けられてAl膜等によってビット線
10が形成される。
このNANDセル構造では、第６図に斜線で示され、第７
図（ａ）の断面から明らかなように、浮遊ゲート４はメ
モリセルのチャネル領域をチャネル幅方向に部分的に覆
う状態となっている。従って等価回路的には、第８図に
示すように、各メモリセルM1〜M4に対して並列に制御ト
ランジスタT1〜T4が接続された状態となる。
図（ａ）の断面から明らかなように、浮遊ゲート４はメ
モリセルのチャネル領域をチャネル幅方向に部分的に覆
う状態となっている。従って等価回路的には、第８図に
示すように、各メモリセルM1〜M4に対して並列に制御ト
ランジスタT1〜T4が接続された状態となる。
従ってこのNANDセル構造によれば、メモリセルの正方
向のしきい値は、浮遊ゲート４がかかっていないチャネ
ル領域の不純物濃度とゲート絶縁膜により決定される。
このため、選択書き込み時のドレイン電位の選択セルへ
の転送が浮遊ゲート電位に左右されずに確実に行われ
る。すなわち、一括消去時に生じる浮遊ゲート下のしき
い値電圧のバラツキやデータ書き替え時の過剰消去によ
るしきい値電圧の不必要な上昇があっても、選択書き込
みが可能になる。データ読出し時には、選択セルの制御
ゲート電位が浮遊ゲートの掛かっていない領域のしき値
より低く設定されていれば、浮遊ゲートに応じた“0",
“1"の判別ができる。またデータ読出し時の非選択セル
でも選択書き込み時と同様、ドレイン電位を浮遊ゲート
電位によらず選択セルに転送することができる。
向のしきい値は、浮遊ゲート４がかかっていないチャネ
ル領域の不純物濃度とゲート絶縁膜により決定される。
このため、選択書き込み時のドレイン電位の選択セルへ
の転送が浮遊ゲート電位に左右されずに確実に行われ
る。すなわち、一括消去時に生じる浮遊ゲート下のしき
い値電圧のバラツキやデータ書き替え時の過剰消去によ
るしきい値電圧の不必要な上昇があっても、選択書き込
みが可能になる。データ読出し時には、選択セルの制御
ゲート電位が浮遊ゲートの掛かっていない領域のしき値
より低く設定されていれば、浮遊ゲートに応じた“0",
“1"の判別ができる。またデータ読出し時の非選択セル
でも選択書き込み時と同様、ドレイン電位を浮遊ゲート
電位によらず選択セルに転送することができる。
しかしながらこのNANDセル構造では、メモリセルのチ
ャネル幅がマスク合わせによって決定されるため、合せ
ずれにより実効チャネル幅のバラツキが生じるという難
点がある。すなわち素子分離酸化膜が形成された後堆積
形成された第１層多結晶シリコン膜は、リソグラフィ技
術によって素子分離酸化膜で挟まれた領域を一部覆うよ
うにパターニングされ、浮遊ゲートが形成される。従っ
てメモリセルＭのチャネル幅とメモリセルに付随する制
御トランジスタＴのチャネル幅の比がこのリソグラフィ
工程により決定され、合せずれによってチャネル幅にバ
ラツキが生じる。また、メモリセルＭおよび制御トラン
ジスタＴに要求される最小限必要なチャネル幅をそれぞ
れWM,WTとすると、合わせずれの最大値δを見込んで、
素子領域の幅はWM+WT＋δだけ必要になる。つまり、δ
の大きさだけメモリセルの微細化に損をしていることに
なる。
ャネル幅がマスク合わせによって決定されるため、合せ
ずれにより実効チャネル幅のバラツキが生じるという難
点がある。すなわち素子分離酸化膜が形成された後堆積
形成された第１層多結晶シリコン膜は、リソグラフィ技
術によって素子分離酸化膜で挟まれた領域を一部覆うよ
うにパターニングされ、浮遊ゲートが形成される。従っ
てメモリセルＭのチャネル幅とメモリセルに付随する制
御トランジスタＴのチャネル幅の比がこのリソグラフィ
工程により決定され、合せずれによってチャネル幅にバ
ラツキが生じる。また、メモリセルＭおよび制御トラン
ジスタＴに要求される最小限必要なチャネル幅をそれぞ
れWM,WTとすると、合わせずれの最大値δを見込んで、
素子領域の幅はWM+WT＋δだけ必要になる。つまり、δ
の大きさだけメモリセルの微細化に損をしていることに
なる。
（発明が解決しようとする課題） 以上のようにNANDセル型EEPROMでは、基本的に浮遊ゲ
ートの電位によってメモリセルのしきい値が決定され
る。そして一括消去後の選択書込み時には、ドレインの
高電位を消去状態の非選択メモリセルを通して選択メモ
リセルまで転送しなければならないが、消去状態のしき
い値のバラツキや過剰消去によるしきい値の不必要な上
昇によって、このドレイン電位の確実な転送が出来ない
という問題があった。またこれを解決すべく提案された
先願（特願昭63-61383号）の発明においては、マスク合
わせずれによって特性のバラツキが生じ、またメモリセ
ルの微細化が妨げられるという難点があった。
ートの電位によってメモリセルのしきい値が決定され
る。そして一括消去後の選択書込み時には、ドレインの
高電位を消去状態の非選択メモリセルを通して選択メモ
リセルまで転送しなければならないが、消去状態のしき
い値のバラツキや過剰消去によるしきい値の不必要な上
昇によって、このドレイン電位の確実な転送が出来ない
という問題があった。またこれを解決すべく提案された
先願（特願昭63-61383号）の発明においては、マスク合
わせずれによって特性のバラツキが生じ、またメモリセ
ルの微細化が妨げられるという難点があった。
本発明は上記の点に鑑み、マスクの合わせずれの影響
がないように、素子領域とこの素子領域を部分的に覆う
浮遊ゲートとがセルフアラインに形成されるようにした
NANDセル型の不揮発性半導体メモリの製造方法を提供す
ることを目的とする。
がないように、素子領域とこの素子領域を部分的に覆う
浮遊ゲートとがセルフアラインに形成されるようにした
NANDセル型の不揮発性半導体メモリの製造方法を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板上に第１のゲート絶縁膜、浮遊
ゲート、第２のゲート絶縁膜、及び制御ゲートが順次積
層され、浮遊ゲートと基板との間でトンネル電流により
電荷のやりとりをして書き込みおよび消去を行う書き替
え可能なメモリセルが複数個ずつ直列接続されてNANDセ
ルを構成し、このNANDセルがマトリクス配列されてメモ
リアレイが構成される不揮発性半導体メモリ装置を製造
する方法において、 前記NANDセルの浮遊ゲートは、素子分離酸化膜の形成
時に、浮遊ゲートの一部を酸化することにより、そのチ
ャネル幅方向が素子分離酸化膜により挟まれた素子領域
の中央部に局在するように形成され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲート
の間隙部の素子領域の基板表面に前記第２ゲート絶縁膜
を介して対向して形成される ことを特徴とする。
ゲート、第２のゲート絶縁膜、及び制御ゲートが順次積
層され、浮遊ゲートと基板との間でトンネル電流により
電荷のやりとりをして書き込みおよび消去を行う書き替
え可能なメモリセルが複数個ずつ直列接続されてNANDセ
ルを構成し、このNANDセルがマトリクス配列されてメモ
リアレイが構成される不揮発性半導体メモリ装置を製造
する方法において、 前記NANDセルの浮遊ゲートは、素子分離酸化膜の形成
時に、浮遊ゲートの一部を酸化することにより、そのチ
ャネル幅方向が素子分離酸化膜により挟まれた素子領域
の中央部に局在するように形成され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲート
の間隙部の素子領域の基板表面に前記第２ゲート絶縁膜
を介して対向して形成される ことを特徴とする。
本発明はまた、その様な不揮発性半導体メモリ装置を
製造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に
前記浮遊ゲート用の第１層多結晶シリコン膜を堆積する
工程と、 前記第１層多結晶シリコン膜上に、前記メモリセルの
チャネル長方向には連続しチャネル幅方向にチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の
露出している部分およびその下の基板を、前記第１層多
結晶シリコン膜に対してバーズビークが入るように酸化
することにより、前記第１層多結晶シリコン膜をメモリ
セルのチャネル幅方向についてパターニングすると同時
に素子分離酸化膜を形成する工程と、 パターニングされた前記第１多結晶シリコン膜および
これと前記素子分離酸化膜に挟まれた領域の基板面に第
２ゲート絶縁膜を形成した後、第２層多結晶シリコン膜
を堆積する工程と、 前記第２層多結晶シリコン膜上に耐エッチングマスク
を形成し、このマスクを用いて前記第２層多結晶シリコ
ン膜を選択エッチングし、引き続き前記第１層多結晶シ
リコン膜を選択エッチングして、前記第２層多結晶シリ
コン膜による制御ゲートを形成すると共に、前記第１層
多結晶シリコン膜をチャネル長方向に分離して浮遊ゲー
トを形成する工程と、 を有することを特徴とする。
製造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に
前記浮遊ゲート用の第１層多結晶シリコン膜を堆積する
工程と、 前記第１層多結晶シリコン膜上に、前記メモリセルの
チャネル長方向には連続しチャネル幅方向にチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の
露出している部分およびその下の基板を、前記第１層多
結晶シリコン膜に対してバーズビークが入るように酸化
することにより、前記第１層多結晶シリコン膜をメモリ
セルのチャネル幅方向についてパターニングすると同時
に素子分離酸化膜を形成する工程と、 パターニングされた前記第１多結晶シリコン膜および
これと前記素子分離酸化膜に挟まれた領域の基板面に第
２ゲート絶縁膜を形成した後、第２層多結晶シリコン膜
を堆積する工程と、 前記第２層多結晶シリコン膜上に耐エッチングマスク
を形成し、このマスクを用いて前記第２層多結晶シリコ
ン膜を選択エッチングし、引き続き前記第１層多結晶シ
リコン膜を選択エッチングして、前記第２層多結晶シリ
コン膜による制御ゲートを形成すると共に、前記第１層
多結晶シリコン膜をチャネル長方向に分離して浮遊ゲー
トを形成する工程と、 を有することを特徴とする。
（作用） 本発明のメモリ構造によれば、浮遊ゲートが素子領域
の中央部のみ覆うように配設され、その両側の素子分離
酸化膜との間隙部は制御ゲートで制御されるようになっ
ているため、浮遊ゲートの電位状態によらずドレイン電
位は非選択セルを通って選択セルまで確実に転送され
る。
の中央部のみ覆うように配設され、その両側の素子分離
酸化膜との間隙部は制御ゲートで制御されるようになっ
ているため、浮遊ゲートの電位状態によらずドレイン電
位は非選択セルを通って選択セルまで確実に転送され
る。
本発明の不揮発性半導体メモリ装置の製造方法では、
第１層多結晶シリコン膜の不要部分を酸化することでメ
モリセルの浮遊ゲートがパターニングされ、この酸化工
程で同時に素子分離酸化膜が形成される。すなわちメモ
リセルの浮遊ゲートと素子分離酸化膜がセルフアライン
に形成される。このとき多結晶シリコン膜の露出部分は
厚み方向にすべて酸化され、その後さらに基板シリコン
が酸化されるため、耐酸化性マスクで覆われた多結晶シ
リコン膜の横方向にはバーズビークが入るように酸化が
進行する。この結果、素子分離酸化膜で挟まれた領域の
チャネル幅方向中央部に浮遊ゲートがパターン形成さ
れ、その両側に制御トランジスタ用のチャネル領域が残
される。こうして得られるNANDセル型EEPROMのメモリセ
ルではその特性にマスク合わせずれの影響がなくなり、
また合わせずれに対する余裕が必要ないためメモリセル
の微細化が図られる。
第１層多結晶シリコン膜の不要部分を酸化することでメ
モリセルの浮遊ゲートがパターニングされ、この酸化工
程で同時に素子分離酸化膜が形成される。すなわちメモ
リセルの浮遊ゲートと素子分離酸化膜がセルフアライン
に形成される。このとき多結晶シリコン膜の露出部分は
厚み方向にすべて酸化され、その後さらに基板シリコン
が酸化されるため、耐酸化性マスクで覆われた多結晶シ
リコン膜の横方向にはバーズビークが入るように酸化が
進行する。この結果、素子分離酸化膜で挟まれた領域の
チャネル幅方向中央部に浮遊ゲートがパターン形成さ
れ、その両側に制御トランジスタ用のチャネル領域が残
される。こうして得られるNANDセル型EEPROMのメモリセ
ルではその特性にマスク合わせずれの影響がなくなり、
また合わせずれに対する余裕が必要ないためメモリセル
の微細化が図られる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例によるEEPROMの一つのNANDセル部の
レイアウトである。第２図（ａ）（ｂ）はそれぞれ第１
図のＡ−Ａ′およびＢ−Ｂ′断面を示している。また第
３図はこの実施例のNANDセルの等価回路である。
レイアウトである。第２図（ａ）（ｂ）はそれぞれ第１
図のＡ−Ａ′およびＢ−Ｂ′断面を示している。また第
３図はこの実施例のNANDセルの等価回路である。
この実施例では、４個のメモリセルM1〜M4と２個の選
択トランジスタS1,S2をそれらのソース，ドレインを直
列接続して一つのNANDセルを構成している。この様なNA
NDセルが複数個マトリクス配列されてメモリアレイが構
成される。NANDセルのドレインは選択トランジスタS1を
介してビット線に接続される。NANDセルのソースは選択
トランジスタS2を介して接地線に接続される。各メモリ
セルの制御ゲートCG1〜CG4はビット線と交差するワード
線に接続される。この実施例では、４個のメモリセルで
一つのNANDセルを構成しているが、一般に2n個のメモリ
セルで一つのNANDセルを構成することができる。
択トランジスタS1,S2をそれらのソース，ドレインを直
列接続して一つのNANDセルを構成している。この様なNA
NDセルが複数個マトリクス配列されてメモリアレイが構
成される。NANDセルのドレインは選択トランジスタS1を
介してビット線に接続される。NANDセルのソースは選択
トランジスタS2を介して接地線に接続される。各メモリ
セルの制御ゲートCG1〜CG4はビット線と交差するワード
線に接続される。この実施例では、４個のメモリセルで
一つのNANDセルを構成しているが、一般に2n個のメモリ
セルで一つのNANDセルを構成することができる。
この実施例のメモリセル構造は、第１図に斜線で示さ
れ、第２図（ａ）の断面図から明らかなように、浮遊ゲ
ート４は素子分離領域まで延在することなく、素子分離
酸化膜で挟まれた素子領域の中央部に局在して配置さ
れ、その浮遊ゲート４の両側の素子分離酸化膜との間に
残る間隙部は制御ゲートCGにより制御されるチャネル領
域となっている。したがって等価回路的には、第３図に
示すように、各メモリセルM1〜M4に対して並列にそれぞ
れに２個ずつの制御トランジスタT11,T12,…,T41,T42が
接続された状態になる。
れ、第２図（ａ）の断面図から明らかなように、浮遊ゲ
ート４は素子分離領域まで延在することなく、素子分離
酸化膜で挟まれた素子領域の中央部に局在して配置さ
れ、その浮遊ゲート４の両側の素子分離酸化膜との間に
残る間隙部は制御ゲートCGにより制御されるチャネル領
域となっている。したがって等価回路的には、第３図に
示すように、各メモリセルM1〜M4に対して並列にそれぞ
れに２個ずつの制御トランジスタT11,T12,…,T41,T42が
接続された状態になる。
この実施例のNANDセルの製造工程を次に、第４図およ
び第５図を参照して説明する。第４図は第２図（ａ）の
断面に対応し、第５図は第２図（ｂ）の断面に対応す
る。
び第５図を参照して説明する。第４図は第２図（ａ）の
断面に対応し、第５図は第２図（ｂ）の断面に対応す
る。
まずｐ型シリコン基板（またはｎ型シリコン基板に形
成されたｐ型ウェル）11上に、熱酸化によって50〜200
Åの第１ゲート酸化膜131を形成する（第４図（ａ），
第５図（ａ））。ついで全面に浮遊ゲートを形成するた
めの第１層多結晶シリコン膜14を500〜4000Å堆積する
（第４図（ｂ），第５図（ｂ））。引続き全面にシリコ
ン窒化膜19を堆積し（第４図（ｃ），第５図（ｃ））、
これを反応性イオンエッチングによりパターニングし
て、メモリセルの素子領域（ソース，ドレインおよびチ
ャネル領域）を覆うように耐酸化性マスクを形成する
（第４図（ｄ），第５図（ｄ））。そして高温熱酸化を
行って、第１層多結晶シリコン膜14をその膜厚方向につ
いてすべて酸化して浮遊ゲートのチャネル幅方向の分離
を行い、さらに基板11の表面を酸化して素子分離酸化膜
12を形成する（第４図（ｅ），第５図（ｅ））。このと
き、第４図（ｅ）に示されるように、第１層多結晶シリ
コン膜14に対しては大きいバーズビークが入り、第１層
多結晶シリコン膜14は素子分離酸化膜12により挟まれた
チャネル領域中央部を覆うようにパターニングされる。
この段階では第１層多結晶シリコン膜14はチャネル長方
向にはまだ連続している。
成されたｐ型ウェル）11上に、熱酸化によって50〜200
Åの第１ゲート酸化膜131を形成する（第４図（ａ），
第５図（ａ））。ついで全面に浮遊ゲートを形成するた
めの第１層多結晶シリコン膜14を500〜4000Å堆積する
（第４図（ｂ），第５図（ｂ））。引続き全面にシリコ
ン窒化膜19を堆積し（第４図（ｃ），第５図（ｃ））、
これを反応性イオンエッチングによりパターニングし
て、メモリセルの素子領域（ソース，ドレインおよびチ
ャネル領域）を覆うように耐酸化性マスクを形成する
（第４図（ｄ），第５図（ｄ））。そして高温熱酸化を
行って、第１層多結晶シリコン膜14をその膜厚方向につ
いてすべて酸化して浮遊ゲートのチャネル幅方向の分離
を行い、さらに基板11の表面を酸化して素子分離酸化膜
12を形成する（第４図（ｅ），第５図（ｅ））。このと
き、第４図（ｅ）に示されるように、第１層多結晶シリ
コン膜14に対しては大きいバーズビークが入り、第１層
多結晶シリコン膜14は素子分離酸化膜12により挟まれた
チャネル領域中央部を覆うようにパターニングされる。
この段階では第１層多結晶シリコン膜14はチャネル長方
向にはまだ連続している。
その後、耐酸化性マスクとして用いたシリコン窒化膜
19を除去し、ついで酸化膜エッチングを行って素子領域
の基板面を露出させる（第４図（ｆ），第５図
（ｆ））。そして熱酸化を行って露出した基板表面およ
び第１層多結晶シリコン膜14の表面に200〜400Åの第２
ゲート絶縁膜132,133を形成する。ここでは簡単のた
め、第２ゲート絶縁膜を熱酸化膜単層で形成する場合を
示すが、これを熱酸化膜/CVDシリコン窒化膜／熱酸化膜
の複合膜により形成してもよい。続いて選択トランジス
タのチャネル領域となる部分を選択的にエッチング除去
して、この部分に熱酸化によって300〜500Åの第３ゲー
ト絶縁膜134を形成する（第４図（ｇ），第５図
（ｇ））。
19を除去し、ついで酸化膜エッチングを行って素子領域
の基板面を露出させる（第４図（ｆ），第５図
（ｆ））。そして熱酸化を行って露出した基板表面およ
び第１層多結晶シリコン膜14の表面に200〜400Åの第２
ゲート絶縁膜132,133を形成する。ここでは簡単のた
め、第２ゲート絶縁膜を熱酸化膜単層で形成する場合を
示すが、これを熱酸化膜/CVDシリコン窒化膜／熱酸化膜
の複合膜により形成してもよい。続いて選択トランジス
タのチャネル領域となる部分を選択的にエッチング除去
して、この部分に熱酸化によって300〜500Åの第３ゲー
ト絶縁膜134を形成する（第４図（ｇ），第５図
（ｇ））。
次に制御ゲートを形成するための1000〜4000Åの第２
層多結晶シリコン膜15を全面に堆積する（第４図
（ｂ），第５図（ｈ））。そしてこれを反応性イオンエ
ッチングによってパターニングして各メモリセルの制御
ゲート151〜154と共に、選択トランジスタのゲート電極
である選択ゲート155,156を形成する。このとき同じ耐
エッチングマスクを用いて第１層多結晶シリコン膜14を
パターニングして、チャネル長方向にも分離された各メ
モリセル毎に独立の浮遊ゲート141〜144を形成する（第
４図（ｉ），第５図（ｉ））。そしてこれらのゲート電
極をマスクとして不純物をイオン注入して、ソース，ド
レイン拡散層であるｎ型層16を形成した後、全面をCVD
絶縁膜17で覆う（第４図（ｊ），第５図（ｊ））。その
後CVD絶縁膜17にコンタクト孔を開け、コンタクト孔を
通して再度イオン注入してn+型層を形成した後、Al膜の
蒸着，パターニングによりビット線18等に金属配線を形
成する（第４図（ｋ），第５図（ｋ））。
層多結晶シリコン膜15を全面に堆積する（第４図
（ｂ），第５図（ｈ））。そしてこれを反応性イオンエ
ッチングによってパターニングして各メモリセルの制御
ゲート151〜154と共に、選択トランジスタのゲート電極
である選択ゲート155,156を形成する。このとき同じ耐
エッチングマスクを用いて第１層多結晶シリコン膜14を
パターニングして、チャネル長方向にも分離された各メ
モリセル毎に独立の浮遊ゲート141〜144を形成する（第
４図（ｉ），第５図（ｉ））。そしてこれらのゲート電
極をマスクとして不純物をイオン注入して、ソース，ド
レイン拡散層であるｎ型層16を形成した後、全面をCVD
絶縁膜17で覆う（第４図（ｊ），第５図（ｊ））。その
後CVD絶縁膜17にコンタクト孔を開け、コンタクト孔を
通して再度イオン注入してn+型層を形成した後、Al膜の
蒸着，パターニングによりビット線18等に金属配線を形
成する（第４図（ｋ），第５図（ｋ））。
以上のようにしてこの実施例により得られるNANDセル
型EEPROMでは、メモリセルの浮遊ゲートが素子分離酸化
膜で挟まれた素子領域をチャネル幅方向には部分的に覆
うようにパターン形成され、残りの領域は制御ゲートで
制御されるようになっている。このため、浮遊ゲートに
電子が注入されたメモリルの消去状態でのしきい値にバ
ラツキがあっても制御ゲートで制御される部分のしきい
値は浮遊ゲートの電位によらず一定値に保たれ、したが
って選択書き込み時或いは読出し時のドレイン電位の選
択メモリセルまでの転送が確実に行われることになる。
しかもこの実施例の方法によれば、浮遊ゲートと素子分
離酸化膜とが自己整合されて形成されるから、マスク合
わせずれの影響がなく、したがってメモリセル特性の安
定性が向上する。またマスク合わせ余裕が必要ないため
メモリセルの微細化が可能になる。
型EEPROMでは、メモリセルの浮遊ゲートが素子分離酸化
膜で挟まれた素子領域をチャネル幅方向には部分的に覆
うようにパターン形成され、残りの領域は制御ゲートで
制御されるようになっている。このため、浮遊ゲートに
電子が注入されたメモリルの消去状態でのしきい値にバ
ラツキがあっても制御ゲートで制御される部分のしきい
値は浮遊ゲートの電位によらず一定値に保たれ、したが
って選択書き込み時或いは読出し時のドレイン電位の選
択メモリセルまでの転送が確実に行われることになる。
しかもこの実施例の方法によれば、浮遊ゲートと素子分
離酸化膜とが自己整合されて形成されるから、マスク合
わせずれの影響がなく、したがってメモリセル特性の安
定性が向上する。またマスク合わせ余裕が必要ないため
メモリセルの微細化が可能になる。
実施例では、選択トランジスタのゲート電極すなわち
選択ゲートには第２層多結晶シリコン膜のみを用いた
が、第１層多結晶シリコン膜と第２層多結晶シリコン膜
を重ねて用いてもよい。また浮遊ゲートのパターニング
は、素子分離の熱酸化工程で同時に第１層多結晶シリコ
ン膜の不要部分を酸化する事により行ったが、熱酸化に
先立って第１層多結晶シリコン膜を選択エッチングして
パターニングしてもよい。
選択ゲートには第２層多結晶シリコン膜のみを用いた
が、第１層多結晶シリコン膜と第２層多結晶シリコン膜
を重ねて用いてもよい。また浮遊ゲートのパターニング
は、素子分離の熱酸化工程で同時に第１層多結晶シリコ
ン膜の不要部分を酸化する事により行ったが、熱酸化に
先立って第１層多結晶シリコン膜を選択エッチングして
パターニングしてもよい。
その他本発明は上記した実施例に限られるものもので
はなく、その趣旨を逸脱しない範囲で種々変形して実施
することができる。
はなく、その趣旨を逸脱しない範囲で種々変形して実施
することができる。
［発明の効果］ 以上述べたように本発明によれば、メモリセルの浮遊
ゲートが素子領域をチャネル幅方向には部分的に覆うよ
うにパターン形成され、したがって選択書き込み時或い
は読出し時のドレイン電位の選択メモリセルまでの転送
が確実に行われるNANDセル型EEPROMが得られる。しか
も、浮遊ゲートと素子領域とが自己整合されて形成され
るから、マスク合わせずれの影響がなく、したがってメ
モリセル特性の向上とメモリセルの微細化が可能にな
る。
ゲートが素子領域をチャネル幅方向には部分的に覆うよ
うにパターン形成され、したがって選択書き込み時或い
は読出し時のドレイン電位の選択メモリセルまでの転送
が確実に行われるNANDセル型EEPROMが得られる。しか
も、浮遊ゲートと素子領域とが自己整合されて形成され
るから、マスク合わせずれの影響がなく、したがってメ
モリセル特性の向上とメモリセルの微細化が可能にな
る。
第１図は本発明の一実施例によるNANDセル型EEPROMのメ
モリセル・レイアウトを示す図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第３図はそのNANDセルの等価回路図、 第４図（ａ）〜（ｋ）は第２図（ａ）に対応する実施例
の製造工程を示す断面図、 第５図（ａ）〜（ｋ）は同じく第２図（ｂ）に対応する
実施例の製造工程を示す断面図、 第６図は先願に係るNANDセル型EEPROMのメモリセル・レ
イアウトを示す図、 第７図（ａ）（ｂ）は第６図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第８図はそのNANDセルの等価回路図である。 11……ｐ型シリコン基板、12……素子分離酸化膜、13…
…ゲート絶縁膜、14……第１層多結晶シリコン膜（浮遊
ゲート）、15……第２層多結晶シリコン膜（制御ゲート
および選択ゲート）、16……ｎ型層、17……CVD絶縁
膜、18……ビット線、19……CVDシリコン窒化膜、M1〜M
4……メモリセル、T11,T12,…,T41,T42……制御トラン
ジスタ、S1,S2……選択トランジスタ。
モリセル・レイアウトを示す図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第３図はそのNANDセルの等価回路図、 第４図（ａ）〜（ｋ）は第２図（ａ）に対応する実施例
の製造工程を示す断面図、 第５図（ａ）〜（ｋ）は同じく第２図（ｂ）に対応する
実施例の製造工程を示す断面図、 第６図は先願に係るNANDセル型EEPROMのメモリセル・レ
イアウトを示す図、 第７図（ａ）（ｂ）は第６図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第８図はそのNANDセルの等価回路図である。 11……ｐ型シリコン基板、12……素子分離酸化膜、13…
…ゲート絶縁膜、14……第１層多結晶シリコン膜（浮遊
ゲート）、15……第２層多結晶シリコン膜（制御ゲート
および選択ゲート）、16……ｎ型層、17……CVD絶縁
膜、18……ビット線、19……CVDシリコン窒化膜、M1〜M
4……メモリセル、T11,T12,…,T41,T42……制御トラン
ジスタ、S1,S2……選択トランジスタ。
Claims (2)
- 【請求項１】半導体基板上に第１のゲート絶縁膜、浮遊
ゲート、第２のゲート絶縁膜、及び制御ゲートが順次積
層され、浮遊ゲートと基板との間でトンネル電流により
電荷のやりとりをして書き込みおよび消去を行う書き替
え可能なメモリセルが複数個ずつ直列接続されてNANDセ
ルを構成し、このNANDセルがマトリクス配列されてメモ
リアレイが構成される不揮発性半導体メモリ装置を製造
する方法において、 前記NANDセルの浮遊ゲートは、素子分離酸化膜の形成時
に、浮遊ゲートの一部を酸化することにより、そのチャ
ネル幅方向が素子分離酸化膜により挟まれた素子領域の
中央部に局在するように形成され、 前記制御ゲートは、前記素子分離酸化膜と浮遊ゲートの
間隙部の素子領域の基板表面に前記第２ゲート絶縁膜を
介して対向して形成される ことを特徴とする不揮発性半導体メモリ装置の製造方
法。 - 【請求項２】半導体基板上に浮遊ゲートと制御ゲートが
積層され、浮遊ゲートと基板との間でトンネル電流によ
り電荷のやりとりをして書き込みおよび消去を行う書き
替え可能なメモリセルが複数個ずつ直列接続されてNAND
セルを構成し、このNANDセルがマトリクス配列されてメ
モリアレイが構成される不揮発性半導体メモリ装置を製
造する方法であって、 半導体基板上に第１ゲート絶縁膜を形成し、この上に前
記浮遊ゲート用の第１層多結晶シリコン膜を堆積する工
程と、 前記第１層多結晶シリコン膜上に、前記メモリセルのチ
ャネル長方向には連続しチャネル幅方向にはチャネル領
域を覆うように耐酸化性マスクを形成する工程と、 高温熱酸化を行って、前記第１層多結晶シリコン膜の露
出している部分およびその下の基板を、前記第１層多結
晶シリコン膜に対してバーズビークが入るように酸化す
ることにより、前記第１層多結晶シリコン膜をメモリセ
ルのチャネル幅方向についてパターニングすると同時に
素子分離酸化膜を形成する工程と、 パターニングされた前記第１多結晶シリコン膜およびこ
れと前記素子分離酸化膜に挟まれた領域の基板面に第２
ゲート絶縁膜を形成した後、第２層多結晶シリコン膜を
堆積する工程と、 前記第２層多結晶シリコン膜上に耐エッチングマスクを
形成し、このマスクを用いて前記第２層多結晶シリコン
膜を選択エッチングし、引き続き前記第１層多結晶シリ
コン膜を選択エッチングして、前記第２層多結晶シリコ
ン膜による制御ゲートを形成すると共に、前記第１層多
結晶シリコン膜をチャネル長方向に分離して浮遊ゲート
を形成する工程と、 を有することを特徴とする不揮発性半導体メモリ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017926A JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017926A JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224265A JPH03224265A (ja) | 1991-10-03 |
| JP2856811B2 true JP2856811B2 (ja) | 1999-02-10 |
Family
ID=11957377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017926A Expired - Fee Related JP2856811B2 (ja) | 1990-01-30 | 1990-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856811B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295150B1 (ko) * | 1997-12-31 | 2001-07-12 | 윤종용 | 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법 |
| US6204159B1 (en) * | 1999-07-09 | 2001-03-20 | Advanced Micro Devices, Inc. | Method of forming select gate to improve reliability and performance for NAND type flash memory devices |
| US6570206B1 (en) | 2000-03-29 | 2003-05-27 | Hitachi, Ltd. | Semiconductor device |
| US6677633B2 (en) | 2002-09-24 | 2004-01-13 | Hitachi, Ltd. | Semiconductor device |
-
1990
- 1990-01-30 JP JP2017926A patent/JP2856811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03224265A (ja) | 1991-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0419663B1 (en) | Nonvolatile semiconductor memory and method of producing the same | |
| JPH10223867A (ja) | 半導体装置及びその製造方法 | |
| JP3233998B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2630278B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5594688A (en) | Nonvolatile semiconductor memory device and method of producing the same | |
| US5637897A (en) | Nonvolatile semiconductor memory device with dual insulation layers between adjacent gate structures | |
| US5414286A (en) | Nonvolatile memory, method of fabricating the same, and method of reading information from the same | |
| JPH0964215A (ja) | フラッシュメモリ装置及びその製造方法 | |
| KR0136993B1 (ko) | 비휘발성 메모리 소자 제조방법 | |
| US6144064A (en) | Split-gate EEPROM device having floating gate with double polysilicon layer | |
| JPH0897304A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH04212472A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2856811B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JP2713115B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH08255847A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5994186A (en) | Contactless flash eprom using poly silicon isolation and process of making the same | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2989205B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US5888871A (en) | Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers | |
| JP3940477B2 (ja) | 半導体装置 | |
| JP3382024B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| KR100309139B1 (ko) | 비휘발성 메모리 소자 제조방법 | |
| JPH10229177A (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
| JPH11163305A (ja) | 不揮発性半導体メモリデバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |