JPH11163305A - 不揮発性半導体メモリデバイス - Google Patents

不揮発性半導体メモリデバイス

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JPH11163305A
JPH11163305A JP33926197A JP33926197A JPH11163305A JP H11163305 A JPH11163305 A JP H11163305A JP 33926197 A JP33926197 A JP 33926197A JP 33926197 A JP33926197 A JP 33926197A JP H11163305 A JPH11163305 A JP H11163305A
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floating gate
dielectric
semiconductor substrate
floating
adjacent
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JP33926197A
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Lu Wenpin
ルー ウェンピン
Chen Ruu Tao
チェン ルー タオ
Tsun Wan Mam
ツン ワン マム
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OKO DENSHI KOFUN YUGENKOSHI
Original Assignee
OKO DENSHI KOFUN YUGENKOSHI
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Abstract

(57)【要約】 【課題】アレイ寸法の減少を実現するために、妨害問題
に対する新しい解決策を提供すること、 【解決手段】半導体基板に非対称のソース118 とドレイ
ン116 領域が半導体基板上のフローティングゲート100
と共に整列されるメモリセルが設けられる。セルのソー
ス側に熱酸化物のバーズビークエンクローチメントがソ
ースとフローティングゲート間に非トンネル領域を形成
する。ソース妨害は、バーズビークのエンクローチメン
トのために、ソース側で厚いトンネル酸化物によって阻
止される。ドレイン側にバーズビークエンクローチメン
トはない。薄いトンネル122 領域は、セルのドレイン側
で高いプログラミングスピードに応じる。メモリは、プ
ログラムされ、消去され或いは読み取られるセルに隣接
するセルの妨害を減少する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、不揮発性半導体メモリ
デバイスおよびその製造方法に関し、特に、非対称に配
置されたソースとドレインを有する電気的にプログラム
可能な金属酸化物半導体（Metal-Oxide-Semiconductor:
MOS)型の不揮発性半導体メモリデバイスに関する。
【０００２】
【従来の技術】フラッシュメモリは、不揮発性記憶集積
回路における発展する分野である。フラッシュメモリは
チップにおけるメモリセルを電気的に消去したり、プロ
グラムしたり、また読み取ったりする能力を有する。フ
ラッシュメモリセルは、データがフローティングゲート
（浮遊ゲート）をチャージ或いはディスチャージするこ
とによってセルに記憶される、所謂フローティングゲー
トトランジスタを用いて形成される。フローティングゲ
ートは、導電性材料、代表的にはポリシリコンであり、
それは酸化物、或いは他の絶縁材料の薄い層によってト
ランジスタのチャネルから絶縁され、また絶縁材料の第
２の層によって、トランジスタの制御ゲート或いはワー
ドラインから絶縁される。
【０００３】データがフローティングゲートをチャージ
或いはディスチャージすることによってメモリセルに記
憶される。フローティングゲートは、ゲート及びソース
又はドレイン間に大きな正の電圧を確立することによっ
てFowler-Nordheim(FN) トンネリングメカニズム(tunne
ling mechanism) によってチャージされる。これによっ
て、電子は薄い絶縁体をとおしてフローティングゲート
へ注入されるようになる。代わりに、アバランシェ注入
メカニズムがセルのチャネルにおいて高エネルギー電子
を誘起する電位を与えることによって用いられることも
できる。この電子は絶縁体を横切ってフローティングゲ
ートに注入される。フローティングゲートがチャージさ
れると、メモリセルのチャネルを導通するようにするス
レッショルドが読み取り動作中にワードラインに与えら
れた電圧以上に増大される。従って、チャージされたセ
ルが読み取り動作中にアドレスされると、セルは導通し
ない。セルの非導通状態はセンス回路の極性に依存し
て、バイナリーの“１”または“０”として判断され
る。
【０００４】フローティングゲートは、反対のメモリ状
態を確立するためにディスチャージされる。この機能
は、トランジスタのフローティングゲートとソースまた
はドレイン間、またはフローティングゲートと基板間の
ＦＮトンネリングによって一般に行われる。例えば、フ
ローティングゲートは、ドレインがフローティング電位
を外れている間、ソースからドレインへ大きな正の電圧
を確立することによって、ソースをとおしてディスチャ
ージされる。フラッシュメモリの一般的なアーキテクチ
ャは、分割されたノア構造(DIvidedNOR structure: DIN
OR)であり、そのDINOR において各セルのドレインがビ
ットラインに接続され、セルの隣接列のソースはビット
ラインを共有する。DINOR 構造の欠点は、ワードライン
とビットラインの双方をプログラムされているセルと共
有するセルがプログラム中にＦＮトンネリング或いは熱
電子注入の何れかから生じる妨害条件に敏感であること
である。これは許容できないメモリ損失を生じる。
【０００５】フラッシュメモリの設計の主な挑戦は、妨
害抵抗を維持しながら、プログラミングスピードを向上
することである。従来、この妨害問題はセルのソースと
ドレイン側に非対称の拡散を与えることによって処理さ
れる。これらのアプローチに対する欠点は、それらが小
さなサイズのメモリアレイに適していないことである。
更に、アレイ寸法の減少を実現するために、非対称のビ
ットラインによって要求される複雑性と間隔を含まない
妨害問題に対する新しい解決策を見つけることが望まし
い。必要なものは、プログラミングスピードを増大し、
同時にソースの乱れを減少することである。
【０００６】
【発明の概要】本発明は、不揮発性半導体メモリデバイ
スおよびその製造方法を提供する。半導体基板における
非対称のソースとドレイン領域が半導体基板上のフロー
ティングゲートと共に整列されるメモリセルが開示され
ている。セルのソース側に熱酸化物のバーズビークエン
クローチメント(bird's beak encroachment)がソースと
フローティングゲート間に非トンネル領域を形成する。
ソース妨害は、バーズビークエンクローチメントのため
に、ソース側で厚いトンネル酸化物によって阻止され
る。ドレイン側にバーズビークエンクローチメントはな
い。薄いトンネル領域は、セルのドレイン側で高いプロ
グラミングスピードに応じる。メモリは、プログラムさ
れ、消去され或いは読み取られるセルに隣接するセルの
妨害を減少する一方で、メモリセルのプログラミング、
消去、および読み取り動作に影響を与えることができ
る。
【０００７】上述のことを達成するために、半導体基板
上にメモリが設けられる。誘電体が半導体基板上に設け
られる。第１と第２の側を有するフローティングゲート
が誘電体上に設けられる。抑制マスクがフローティング
ゲートの第１の側に隣接して設けられる。熱酸化物がフ
ローティングゲートの第１と第２の側に隣接して半導体
基板上に形成される。第１の拡散領域がフローティング
ゲートの第１の側と水平に整列され、誘電体によってフ
ローティングゲートから分離される。第１の拡散は半導
体基板へ垂直に伸びる。第２の拡散領域がフローティン
グゲートの第２の側と水平に整列され、熱酸化物のバー
ドビークエンクローチメント形成によってフローティン
グゲートから分離される。第２の拡散は半導体基板へ垂
直に伸びる。
【０００８】本発明のより一般的な実施形態において、
複数のビットラインは、メモリセルの行と列としてレイ
アウトされたメモリアレイにおけるメモリセルの列に隣
接して（隣合って）リンクする。各メモリセルは単一の
フローティングゲートトランジスタを有している。誘電
体が半導体基板上に設けられる。第１と第２の側を有
し、列と行に配列されたフローティングゲートのアレイ
が誘電体上に設けられる。複数の抑制マスクが設けられ
る。各抑制マスクは選択されたフローティングゲート、
より詳細には、その第１と第２の側の選ばれた一方と関
連する。複数の熱酸化物が対応するフローティングゲー
トの第１と第２の側に隣接して、半導体基板上に形成さ
れる。フローティングゲートの第１と第２の側の一方と
水平に整列され、誘電体によってフローティングゲート
から分離された複数の第１の拡散領域が設けられる。第
１の拡散領域は半導体基板に垂直に伸びる。複数の第２
の拡散領域は、フローティングゲートの第１と第２の側
の他方と水平に整列され、熱酸化形成のバードビークエ
ンクローチメントによって、ゲートから分離されてい
る。第２の拡散領域は半導体基板へ垂直に伸びる。絶縁
分離層がフローティングゲートのアレイ上に設けられ
る。複数のワードライン導体がフローティングゲートの
アレイの各行上に設けられる。ワードライン導体は絶縁
分離層によってフローティングゲートから分離される。
ワードラインとフローティングゲートは複数のフローテ
ィングゲートトランジスタの行を形成する。複数の選択
回路がワードライン導体及び拡散と接触している。選択
回路は電流をワードライン導体および第１と第２の拡散
領域の選択された対へ切替え、選択されたフローティン
グトランジスタをプログラムし、消去し、且つ読み取
る。従って、セルに隣接して、埋設されたビットライン
へ非対称のソースとドレインの接続を与えることによっ
て、隣接セル間の妨害条件、およびセルの列が実質的に
減少されるセルとアレイが開示される。
【０００９】更に、本発明による上記の不揮発性半導体
メモリデバイスにおける非対称のバーズビークエンクロ
ーチメントの製造方法は以下のステップを有する。誘電
体が第１の導電型の半導体基板上に形成される。次に、
フローティングゲートストリップの列が誘電体上に形成
される。抑制マスクがフローティングゲートストリップ
の列の第１の側に形成される。ドーパントがフローティ
ングゲートストリップの列の第１と第２の側の双方に近
接して注入される。第１のドーパントは第１の導電型と
反対の第２の導電型を有する。その後、熱酸化物がフロ
ーティングゲートストリップの列の第１と第２の側に隣
接して形成される。列の第１の側に隣接するドーパント
は誘電体によってフローティングゲートストリップから
分離される。列の第２の側に隣接するドーパントは、熱
酸化物形成のバーズビークエンクローチメントによって
フローティングゲートストリップから分離される。最後
に、制御ゲートの誘電体と制御ゲートが形成され、フロ
ーティングゲートストリップは、分離フローティングゲ
ートへパターン化され、エッチングされて、メモリデバ
イスを完成する。
【００１０】本発明の製造方法は、各々のメモリセルの
一方の側上に高品質のトンネル領域を、また他方の側に
トンネリングに抗する低い品質の厚い酸化物領域を生じ
る。この配列によって、隣接するセルメモリのプログラ
ミングから生じる妨害条件に強いセルが作られる。また
上述の方法は自己整合のドーパント注入にも応じること
もできる。本発明の他の特徴および利点は、図面、以下
の詳細な説明および特許請求の範囲を精査することによ
り理解されるであろう。
【００１１】
【実施の形態】図面を参照して、本発明の好適な実施の
形態を詳細に説明する。バーズビーク誘電体の非対称配
置から生じる非対称のソースとドレイン構造を有するト
ランジスタが開示されている。このトランジスタは、単
一のトランジスタメモリセルを有するメモリアレイにお
いて使用するのに適している。トランジスタの非対称の
ソースとドレイン構造によって、速いプログラミングス
ピードがトランジスタのソース又はドレインの一方の薄
いトンネル酸化物において得られるが、厚いバーズビー
ク誘電体エンクローチメントのために、ソース又はドレ
インの他方で妨害を最小にする。トランジスタはＦ−Ｎ
トンネリングおよび熱い電子の注入を含むが、これらに
限定されない多くの方法の何れかによってプログラムさ
れることができる。アーキテクチャのみに基づいて、非
対称の埋設された拡散の追加された複雑性のない、本発
明の非対称トランジスタは、妨害条件の可能性を減少す
る一方で、フローティングゲートメモリアレイの密度お
よびプログラミングスピードを増加する。
【００１２】非対称のバーズビークセル 図１は、本発明の非対称なバーズビークトランジスタの
実施形態の詳細な断面図を示す。フローティングゲート
コア１００がドレインの側壁１０８ａとソースの側壁１
０８ｂ間に配置されている。これらの側壁とコアは結合
キャップ１０２によって覆われている。結合キャップ
は、インターポリ誘電体(inter-poly dielectric) １０
４によって、制御ゲート／ワードライン１０６から分離
されている。フローティングゲートコアは、薄い誘電体
１１４によって基板から分離されている。基板１１２は
薄い誘電体の下にあり、そこには、埋設されたドレイン
拡散１１６、埋設されたソース拡散１１８、及びソース
とドレイン拡散間に画定されたチャネル１２０が画定さ
れている。フィールド酸化物１２６ａは埋設されたドレ
イン拡散１１６からフローティングゲート結合キャップ
を分離する。それに対応して、フィールド酸化物１２６
ｂは埋設されたソース拡散１１８からフローティングゲ
ート結合キャップを分離する。
【００１３】抑制マスク１１０ａ−ｂがドレイン側壁１
０８ａの水平と垂直部分を含んでいる。抑制マスクの結
果として、トンネル領域１２２が埋設されたドレイン拡
散１１６とフローティングゲートコア１００間に存在す
る。このトンネル領域は、トランジスタのドレイン側の
フローティングゲートコアへおよびフローティングゲー
トコアへから電子の高速通過を可能にする。逆に、ソー
ス側に抑制マスクが無いことによって、フィールド酸化
物１２６ｂのバーズビークエンクローチメント１２４を
生じる。埋設されたソース拡散１１８とフローティング
ゲートコア１００間のバーズビークエンクローチメント
の酸化物の厚さはトランジスタのソース側で電子のトン
ネリングを妨げる。本質的に、この非対称は反転される
ことが可能で、その結果ソース側は、ドレインよりプロ
グラムや消去動作に対してより可能性のある通過を与え
る。
【００１４】アレイアーキテクチャ 図２は本発明の非対称のバーズビークトランジスタを用
いるメモリアレイの概略図である。メモリセルの二次元
アレイが、フローティングゲートトランジスタ２００，
２０２，２０４，２０６を配列することによって，行と
列に形成される。図２に示すように、右の列はトランジ
スタ２００と２０６を有する。左の列はトランジスタ２
０２と２０４を有する。アレイの第１行はトランジスタ
２０２と２００を有する。アレイの第２行はトランジス
タ２０４と２０６を有する。トランジスタ２００と２０
２のゲートはワードライン２０８に接続される。トラン
ジスタ２０４と２０６のゲートはワードライン２１０に
接続される。共通の接地アーキテクチャにおいて、メモ
リセルの隣接する列は、ビットラインを隣接する列のト
ランジスタのソースかドレインの何れかと共有する。共
通の接地アーキテクチャにおいて、トランジスタ２００
−２０６のソースは、埋設された拡散ビットライン２１
２に接続される。トランジスタ２００と２０６のドレイ
ンは、ドレインのビットライン２１６に接続される。
【００１５】仮想接地アーキテクチャにおいて、メモリ
セルの隣接する列は、ビットラインを隣接列のトランジ
スタの一方のソースとトランジスタの他方のドレインと
共有する。仮想接地アーキテクチャにおいて、トランジ
スタ２０２と２０４のソースおよびトランジスタ２００
と２０６のドレインは、埋設された拡散ビットライン２
１４に接続される。トランジスタ２０２と２０４のドレ
インはビットライン２１２に接続される。トランジスタ
２００と２０６のソースはビットライン２１６に接続さ
れる。Ｘ−Ｙアドレッシングシステムは、ワードライン
２０８，２１０とそれらがＸ軸上で選択するメモリセル
の行、およびビットライン２１２−２１６とＹ軸上のメ
モリセルの列によって、影響を受ける。例えば２０２の
メモリセルがアドレスされる場合、適切な電圧がワード
ライン２０８とビットライン２１２−２１４によって、
その制御ゲート、ドレインおよびソースに送られなけれ
ばならない。この例において、アレイの全てのセルは、
プログラミング、消去および読み取り動作のために個々
にアドレスされることができる。
【００１６】本発明の非対称のバーズビークトランジス
タはメモリアレイにおいて特に有利である。それは、ビ
ットラインとワードラインをプログラムされたり、消去
されたりする隣接セルと共有するセルにおける妨害条件
を分離し、最小にする。図１に示されるように、各非対
称のバーズビークトランジスタは、トンネリングがドレ
イン側のみに生じるように構成され、それによってプロ
グラムされ、あるいは消去されるセルに隣接するセル上
で妨害条件を防ぐ。このセル構造は、共通の接地アーキ
テクチャ又は仮想接地アーキテクチャの何れかにおいて
用いることができ、妨害問題を少なくする。共通の接地
アーキテクチャにおいて、より詳細に述べられる、生じ
る妨害問題はソース妨害と呼ばれる。仮想接地アーキテ
クチャにおいて、より詳細に述べられる、生じる妨害問
題はプログラム妨害と呼ばれる。この出願において開示
される非対称のバーズビークトランジスタ及びその製造
方法がどちらのアーキテクチャにおいても同じ利点をも
って用いられることがこの分野の所謂当業者に明らかで
あろう。
【００１７】ソース妨害 用語“ソース妨害”は、隣接セルのプログラミングから
生じる、フローティングゲートのチャージ、従ってメモ
リに記憶されるビット変化の可能性の増加を示す。例え
ば、トランジスタ２０２がプログラムされるべきとき、
負の電圧がワードライン２０８上に印加される。トラン
ジスタ２０２のドレインに接続されるビットライン２１
２は高い（ハイ）電圧に置かれ、ビットライン２１４と
２１６はフローティングである。これらの状態の下で、
電子はトランジスタ２０２のフローティングゲートから
ドレインのビットライン２１２へ移動される。もし、ビ
ットラインをトランジスタ２０２と共有するトランジス
タ２０４が低い（ロー）電圧を有しているならば、ビッ
トライン２１２上のハイのドレイン電圧はトランジスタ
のフローティングゲートに結合され、それにより、ソー
スビットライン２１４上で正電圧状態を作る。トランジ
スタ２００は、トランジスタ２０２のゲートと同じ負電
圧状態にあるゲートを有する。これらの双方のトランジ
スタは、プログラミング中に負電圧状態にあるワードラ
イン２０８に接続される。これらの状態の下で、ソース
ビットライン２１４が正電圧特性を持つと、電子はトラ
ンジスタ２００のフローティングゲートからソースビッ
トライン２１４へトンネルするように附勢される。これ
が事実なら、妨害条件が生じたのである。充分な電荷は
所２００のフローティングゲートから移動され、トラン
ジスタ２００上に蓄積された電荷の量に相当して論理状
態を変える。本発明は、ソース妨害のための可能性を減
少するアーキテクチャ及びその製造方法を提供する。
【００１８】プログラム妨害 用語“プログラム妨害”は、隣接セルのプログラミング
から生じる、フローティングゲートのチャージ、従って
メモリに記憶されるビット変化の可能性の増加を示す。
例えば、トランジスタ２００がプログラムされるべきと
き、負の電圧がワードライン２０８上に印加される。ト
ランジスタ２００のドレインに接続されるビットライン
２１４は正電圧に置かれ、ビットライン２１２と２１６
はフローティングである。これらの状態の下で、電子は
トランジスタ２００のフローティングゲートからビット
ライン２１４へ移動される。従って、トランジスタ２０
２とトランジスタ２００の制御ゲートは、双方ワードラ
イン２０８へ接続される。従って、トランジスタ２００
のプログラミング中に、トランジスタ２０２の制御ゲー
トも負電圧状態に置かれる。更に、トランジスタ２０２
のソースはビットライン２１４に接続され、従って正電
圧状態に置かれる。もし、トランジスタ２０２のソース
がＦＮメカニズムによって、電子のトンネルリングのた
めの都合のよい通路を提供するならば、電子は、メモリ
セル２００のプログラミング中にトランジスタ２０２の
フローティングゲートから移動されるであろう。もし、
充分な電荷がトランジスタ２０２のフローティングゲー
トから移動されて、プログラム妨害条件によって、トラ
ンジスタ２０２に蓄積された電荷の量に相当して論理状
態を変えるなら、エラーが発生する。しかし、電子のト
ンネリングを最大にするドレイン接合と電子のトンネリ
ングを最小にするソース接合によって、本発明のセル構
造はプログラム妨害問題を減少する。
【００１９】ＳｉＯ2 の形成 図３（Ａ）と図３（Ｂ）はシリコン酸化物のための従来
の２つの形成技術を示す断面図である。フローティング
ゲート３００はｐ型基板３０４上に配置され、窒化物の
キャップ３０２で覆われている。フローティングゲート
コアは薄い誘電体３１２によって基板から分離されてい
る。基板において、埋設されたｎ+ ソース拡散３０６と
埋設されたｎ+ ドレイン拡散３０８がそれらの間でフロ
ーティングゲートコアの下にあるチャネル領域３１０を
画定する。熱成長フィールド酸化物３１４ａ−ｂがコア
３００のソース側とドレイン側の双方に示されている。
熱手段による二酸化シリコンの形成は、酸素がシリコン
と結合してＳｉＯ2 を形成するに従って、密度が増加す
る。酸化物が成長するに従って、シリコンは消費され、
インタフェースはシリコンへ移動する。図３（Ａ）に示
されるように、この拡大プロセスはフローティングゲー
トコア３００のソース側とドレイン側の双方にバーズビ
ーク３１６を生じる。コアからソースおよびドレインを
分離する厚い酸化物は、フローティングゲートコアへ、
およびフローティングゲートコアから電子の少ない効率
とゆっくりした転移を生じる。
【００２０】図３（Ｂ）は、フィールド酸化物が化学蒸
着堆積（ＣＶＤ）プロセスによって形成されたトランジ
スタの部分的な断面図である。ＣＶＤの二酸化シリコン
は、機械的、電気的フィルム特性において変化を生じる
熱的二酸化シリコンより低い密度と異なる化学量論を有
している。フローティングゲートコア３１８はｐ型基板
３２２上に形成される。このフローティングゲートコア
は窒化物のキャップ３２０と共に示されている。ホロー
ティングゲートコアは薄い誘電体３３０によって基板か
ら絶縁分離されている。基板において、埋設されたｎ+
ソース拡散３２４と埋設されたｎ+ ドレイン拡散３２６
は、それらの間でフローティングゲートコアの下にチャ
ネルを画定する。フィールド酸化物３３２ａ−ｂがＣＶ
Ｄプロセスによって形成される。このＣＶＤプロセス
は、熱形成と関連した成長プロセスとは対照的に堆積に
よって特徴づけられる。均一な薄いトンネル領域がフロ
ーティングゲートコア３１８のソース側とドレイン側の
双方に存在する。いずれかのトンネル領域は、ソースま
たはドレインからフローティングゲートコア３１８へ電
子の移行のために高速通路を与える。
【００２１】非対称のバーズビークゲートコア３１８に
対する初期の製造ステップ 図４，５，６（Ａ），７（Ａ），８（Ａ），９（Ａ），
１０（Ａ）及び１１（Ａ）は、共通の接地アーキテクチ
ャに用いられた非対称のバーズビークトランジスタの製
造ステップに対する好適な実施形態の図２のＡ−Ａ線に
沿った断面図である。図４，５，６（Ｂ），７（Ｂ），
８（Ｂ），９（Ｂ），１０（Ｂ）及び１１（Ｂ）は、仮
想接地アーキテクチャに用いられた非対称のバーズビー
クトランジスタの製造ステップに対する好適な実施形態
の図２のＡ−Ａ線に沿った断面図である。製造技術はセ
ルのソースまたはドレイン側の一方、およびセルの他方
側上のバーズビークエンクローチメント上の高速トンネ
リング領域を有するセルを生じる。従って、このプロセ
スによって作られたセルは高いプログラム速度を有し、
しかも妨害条件に耐える。
【００２２】セルは、０．５ミクロンのＣＭＯＳ二重メ
タル、二重ウエル（アレイにおける第１のウエルと周辺
回路のための第２のウエル）、およびこの分野における
所謂当業者に良く知られている二重ポリ技術を用いて製
造される。図４と図５は、共通の接地、又は仮想接地ア
ーキテクチャのいづれかに共通である初期の形成ステッ
プを示す。図４に示すように、Ｖt 調節後、フィールド
酸化物領域４０６ａ−ｂによってその側面に配置された
トンネリングシリコン酸化物４０４がｐ型基板の表面に
形成される。次に、ポリシリコン層が酸化物上に堆積さ
れる。その後、厚さが４００−５００Åの窒化シリコン
層が酸化物上に堆積される。構造はますくされ、ポリシ
リコンのフローティングゲートストリップ４０８ａ−ｂ
とそれぞれの窒化シリコンキャップ４１０ａ−ｂを画定
するためにパターン化される。
【００２３】図５に示されるように、約１００Åの薄い
窒化シリコン層５００がキャップ４１０ａ−ｂ、トンネ
リングシリコン酸化物４０４およびフィールド酸化物４
０６ａ−ｂ上に堆積される。この窒化物は、続くエッチ
ングステップにおいて、トンネリングシリコン酸化物４
０４のパターン化された領域が、ポリシリコンのフロー
ティングゲートストリップ４０８ａ−ｂを露出すること
なく、露出されるようにキャップ４１０ａ−ｂより非常
に薄くする必要がある。
【００２４】共通の、および仮想の接地アーキテクチャ
に特有の製造ステップ 図６Ａに、共通の接地アーキテクチャに適したマスキン
グ配置が示されている。ホトレジストマスク６００−Ａ
ａ−Ａｂがフローティングゲートストリップ４０８ａ−
ｂのドレイン側上に配置されている。共通の接地アーキ
テクチャにおいて、ドレインはそれらの対応するフロー
ティングストリップの反対側にある。マスク６００−Ａ
ａはフローティングゲートコア４０８ａのドレイン側を
覆う。マスク６００−Ａｂはフローティングゲートコア
４０８ｂのドレイン側を覆う。図６Ｂに、仮想接地アー
キテクチャに適したマスキング配置が示されている。ホ
トレジストマスク６００−Ｂａ−Ｂｂがフローティング
ゲートストリップ４０８ａ−ｂのドレイン側上に配置さ
れている。仮想接地アーキテクチャにおいて、ドレイン
はそれらの対応するフローティングストリップの同じ側
にある。マスク６００−Ｂａはフローティングゲートコ
ア４０８ａのドレイン側を覆う。マスク６００−Ｂｂは
フローティングゲートコア４０８ｂのドレイン側を覆
う。
【００２５】共通の接地アーキテクチャおよび仮想接地
アーキテクチャによって共有された製造ステップ 以下製造ステップは共通の接地アーキテクチャおよび仮
想接地アーキテクチャに対して同様である。図面の
“Ａ”シリーズは共通の接地アーキテクチャに対するス
テップを示す。図面の“Ｂ”シリーズは仮想接地アーキ
テクチャに対するステップを示す。それらは、抑制マス
クの位置のみが相違している。そん位置は図６（Ａ）─
（Ｂ）に関して説明されるマスキングステップにおいて
決められる。図７（Ａ）─（Ｂ）において、シリコンの
窒化物層５００の露出された部分はエッチされ、ホトレ
ジストマスクは除去される。図７（Ａ）において、ホト
レジストマスク６００−Ａａ−ｂは除去されている。窒
化物の抑制マスク７００─Ａａは、ドレイン領域の隣接
するフローティングゲートストリップ４０８ａを覆う。
窒化物の抑制マスク７００─Ａｂは、ドレイン領域の隣
接するフローティングゲートストリップ４０８ｂを覆
う。図７（Ｂ）において、ホトレジストマスク６００−
Ｂａ−Ｂｂが除去されている。窒化物の抑制マスク７０
０−Ｂａはドレイン領域の隣接するフローティングゲー
トストリップ４０８ａを覆い、窒化物の抑制マスク７０
０−Ｂｂは、ドレイン領域の隣接するフローティングゲ
ートストリップ４０８ｂを覆う。
【００２６】図８（Ａ）−（Ｂ）において、側壁８００
ａ−ｂ及び８０２ａ−ｂはフローティングゲートストリ
ップ４０８ａと４０８ｂにそれぞれ隣接して形成され
る。この形成プロセスは、側壁の所望の幅に相当する厚
さを有する酸化物層のＣＶＤ堆積を含む。続いて、異方
性エッチングによって、側壁８００ａ−ｂと８０２ａ−
ｂが生成される。図８（Ａ）の共通の接地アーキテクチ
ャにおいて、側壁８００ａと８０２ｂがフローティング
ゲートストリップ４０８ａと４０８ｂのそれぞれのドレ
イン側で窒化物の抑制マスク７００−Ａａと７００−Ａ
ｂをそれぞれ覆う。図８（Ｂ）の仮想接地アーキテクチ
ャにおいて、側壁８００ａと８０２ｂがフローティング
ゲートストリップ４０８ａと４０８ｂのそれぞれのドレ
イン側で窒化物の抑制マスク７００−Ｂａと７００−Ｂ
ｂをそれぞれ覆う。
【００２７】図９（Ａ）−（Ｂ）に、ｎ+ ドーパント注
入が示されている。共通の接地アーキテクチャを示す図
９（Ａ）において、ｎ+ ドーパント注入９００ｂが図２
に示された埋設されたビットライン２１４を形成する。
この埋設されたビットラインは、フローティングゲート
ストリップ４０８ａ−ｂのソース同士を接続する。ｎ +
ドーパント注入９００ａ，ｃは埋設されたビットライン
２１２と２１６をそれぞれ形成する。埋設されたビット
ライン２１２はフローティングゲートストリップ０８ａ
のドレインに接続される。埋設されたビットライン２１
６は、フローティングゲートストリップ４０８ｂのドレ
インに接続される。仮想接地アーキテクチャを示す図９
（Ｂ）において、ｎ+ ドーパント注入９００ｂが埋設さ
れたビットライン２１４を形成する。この埋設されたビ
ットラインは、フローティングゲートストリップ４０８
ａ−ｂのソースとドレインをそれぞれ接続する。ｎ+ ド
ーパント注入９００ａ，ｃは埋設されたビットライン２
１２と２１６をそれぞれ形成する。埋設されたビットラ
イン２１２はフローティングゲートストリップ０８ａの
ドレインに接続される。埋設されたビットライン２１６
は、フローティングゲートストリップ４０８ｂのソース
に接続される。
【００２８】図１０（Ａ）−（Ｂ）において、トンネル
のシリコン酸化物４０４の露出された部分の熱酸化が行
われる。結果として、熱酸化物の領域1000ａ，ｂ，ｃが
埋設された画せん９００ａ，ｂ，ｃ上にそれぞれ形成さ
れる。図面から明らかなように、抑制マスクで保護され
ないフローティングゲートストリップ４０８ａ−ｂの側
のみがバーズビークエンクローチメントを有する。熱酸
化物のエンクローチメント領域1004ａ−ｂは、フローテ
ィングゲートストリップ４０８ａ−ｂのそれぞれ下のバ
ーズビークエンクローチメントを示す。これらのエンク
ローチメントは埋設されたｎ+ 拡散ビットラインとフロ
ーティングゲートストリップ４０８ａ−ｂ間の厚い酸化
物層を生じる。この厚い酸化物は、電子の流れを遅く
し、ソースの妨害問題を減じる。対応するエンクローチ
メントはフローティングゲートストリップ４０８ａ或い
は４０８ｂのドレイン側に存在しない。
【００２９】トンネリング領域1002ａと1002ｂは、フロ
ーティングゲートストリップ４０８ａ−ｂと埋設された
拡散間に高速のトンネリング径路を与える。各トランジ
スタ／セル間のような、この非対称構造は図１０（Ａ）
に示された窒化物の抑制マスク700-Aa-bと図１０（Ｂ）
に示された 窒化物の抑制マスク700-Ba-bの結果であ
る。窒化物の抑制マスクはフローティングゲートストリ
ップ４０８ａ−ｂのドレイ側を覆い、酸化を防止する。
シリコン窒化物は選択性酸化のためのマスク層として有
用である。シリコン窒化物はそれ自体非常にゆっくりと
酸化し、酸素によって浸透されない。結果として、シリ
コン窒化物は、熱ＳｉＯ2 層が熱酸化物領域1000a-c 上
で成長することができるけれども、下にあるＳｉが酸化
するのを保護する。
【００３０】図１１（Ａ）−（Ｂ）に示されるように、
トランジスタ２００−２０２を有するメモリセルの形成
が行われる。ポリシリコンを有するフローティングゲー
ト結合キャップ1100a-b がトランジスタ２０２と２００
上にそれぞれ堆積される。特に、フローティングゲート
結合キャップ1100a フローティングゲートストリップ０
８ａと側壁８０２ａ−ｂを覆う。各々の結合キャップは
トランジスタ２０２と２００のゲート結合割合を増加す
る。インターポリ誘電体1120、例えば酸化物−窒化物−
酸化物（ＯＮＯ）がフローティングゲート結合キャップ
を覆い、それらをポリシリコン層から絶縁する。ポリシ
リコン層とフローティングゲートストリップは、ワード
ライン２０８とフローティングゲートコア４０８ａ−ｂ
を形成するためにパターン化され、エッチングされる。
ビットライン２１２，２１４および２１６は埋設された
ｎ+ 拡散９００ａ−ｃからそれぞれ形成される。メモリ
アレイの形成は行選択回路のワードラインへの接続によ
って完成される。列選択回路とセンス増幅器が埋設され
たビットライン２１２─２１６へ接続される。選択回路
は、フローティングゲートトランジスタをプログラム
し、消去し、且つ読み取るために、ワードラインと埋設
された拡散ビットラインの選択された対へ電流をゲート
する。
【００３１】上述のように、本発明の非対称バーズビー
クトランジスタとその製造方法によると、高密度や高プ
ログラミングスピードをもち、ソースやプログラミング
妨害のないメモリセルが形成されることができる。本発
明の好適な実施形態の上述の記載は概要および説明の目
的でなされた。本発明を開示された正確な形状に限定す
ることを意図しない。多くの変形や均等な装置がこの分
野の通常の知識を有するものに明らかであろう。従っ
て、この分野の通常の知識を有するものは、このような
均等物は請求項および均等の範囲内に含まれることを理
解すべきである。
【図面の簡単な説明】
【図１】非対称のフローティングゲートメモリセルの第
１の実施形態の断面図である。
【図２】メモリアレイセルのレイアウトの回路図であ
る。
【図３】（Ａ）および（Ｂ）は従来の酸化物形成技術を
図示した断面図である。
【図４】図２のＡ−Ａ線に沿った断面図で、非対称のバ
ーズビークのソースとドレインを有し、共通の、または
仮想接地アーキタクチャの何れかに使用するのに適した
メモリセルの製造における初期ステップを示す。
【図５】図２のＡ−Ａ線に沿った断面図で、非対称のバ
ーズビークのソースとドレインを有し、共通の、または
仮想接地アーキタクチャの何れかに使用するのに適した
メモリセルの製造における初期ステップを示す。
【図６Ａ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、共通の接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
【図６Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、仮想接地アー
キタクチャに使用するのに適したメモリセルの製造にお
いて図４−５に示されたものにづづくステップを示す。
【図７Ａ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、共通の接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
【図７Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、仮想接地アー
キタクチャに使用するのに適したメモリセルの製造にお
いて図４−５に示されたものにづづくステップを示す。
【図８Ａ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、共通の接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
【図８Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、仮想接地アー
キタクチャに使用するのに適したメモリセルの製造にお
いて図４−５に示されたものにづづくステップを示す。
【図９Ａ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、共通の接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
【図９Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称の
バーズビークのソースとドレインを有し、仮想接地アー
キタクチャに使用するのに適したメモリセルの製造にお
いて図４−５に示されたものにづづくステップを示す。
【図１０Ａ】図２のＡ−Ａ線に沿った断面図で、非対称
のバーズビークのソースとドレインを有し、共通の接地
アーキタクチャに使用するのに適したメモリセルの製造
において図４−５に示されたものにづづくステップを示
す。
【図１０Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称
のバーズビークのソースとドレインを有し、仮想接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
【図１１Ａ】図２のＡ−Ａ線に沿った断面図で、非対称
のバーズビークのソースとドレインを有し、共通の接地
アーキタクチャに使用するのに適したメモリセルの製造
において図４−５に示されたものにづづくステップを示
す。
【図１１Ｂ】図２のＡ−Ａ線に沿った断面図で、非対称
のバーズビークのソースとドレインを有し、仮想接地ア
ーキタクチャに使用するのに適したメモリセルの製造に
おいて図４−５に示されたものにづづくステップを示
す。
フロントページの続き (72)発明者 マム ツン ワン 台湾 シンチュ サイエンス パーク ロ ード レーン 162 アーリー ３ ナン バー 18

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上のメモリであって、 半導体基板上に設けられた誘電体と、 第１と第２の側を有し、前記誘電体上に設けられたフロ
    ーティングゲートと、 前記フローテイングゲートの前記第１の側に隣接する抑
    制マスクと、 前記フローティングゲートの前記第１と第２の側に隣接
    して、前記半導体基板上に設けられた酸化物の形成と、 前記フローティンゲートの第１の側と水平に整列され、
    前記誘電体によってフローティングゲートから分離さ
    れ、且つ前記半導体基板へ垂直に伸びる第１の拡散領域
    と、 前記フローティンゲートの第２の側と水平に整列され、
    前記酸化物の形成のエンクローチメントによってフロー
    ティングゲートから分離され、且つ前記半導体基板へ垂
    直に伸びる第２の拡散領域、を有することを特徴とする
    メモリ。
  2. 【請求項２】前記抑制マスクは誘電体を有することを特
    徴とする請求項１に記載のメモリ。
  3. 【請求項３】更に、トランジスタを設けるために、前記
    フローティングゲート上に制御ゲート誘電体と制御ゲー
    トを有することを特徴とする請求項２に記載のメモリ。
  4. 【請求項４】前記抑制マスクの誘電体材料はシリコン窒
    化物を有し、 前記誘電体はシリコン酸化物を有し、 前記第１と第２の拡散領域はｎ型導電性を有し、且つ前
    記フローティングゲートはポリシリコンを有することを
    特徴とする請求項３に記載のメモリ。
  5. 【請求項５】半導体基板上の半導体メモリアレイであっ
    て、 前記半導体基板上に設けられた誘電体と、 第１と第２の側を含み、前記誘電体上に設けられた列と
    行に配列されたフローティングゲートのアレイと、 複数の抑制マスクであって、各抑制マスクは前記フロー
    ティングゲートのアレイの選択されたフローティングゲ
    ートと関連され、前記第１と第２の側の選択された一方
    に隣接している抑制マスクと、 対応するフローティングゲートの前記第１と第２の側に
    して、前記半導体基板上に設けられた複数の熱酸化物の
    形成と、 前記フローティングゲートの第１と第２の側の一方と水
    平に整列され、前記誘電体によって前記フローティング
    ゲートから分離され、且つ前記半導体基板へ垂直に伸び
    る複数の第１の拡散領域と、 前記フローティングゲートの第１と第２の側の他方と水
    平に整列され、前記複数の熱酸化物の形成のバーズビー
    クエンクローチメントによって前記フローティングゲー
    トから分離され、且つ前記半導体基板へ垂直に伸びる複
    数の第２の拡散領域と、 フローティングゲートのアレイ上に設けられた分離層
    と、 前記フローテキングゲートのアレイの前記行の各々上に
    あり、前記分離層によってそれらから分離され、且つフ
    ローティングゲートトランジスタの複数の行を形成する
    複数のワードライン導体と、 前記複数のワードライン導体と前記拡散と接触する複数
    の選択回路を備え、前記複数の選択回路は電流をワード
    ライン導体、および前記第１と第２の拡散領域の選択さ
    れた対へスイッチして、選択されたフローティングゲー
    トトランジスタをプログラムし、消去し、且つ読み取る
    ことを特徴とする半導体メモリアレイ。
  6. 【請求項６】前記複数の抑制マスクは誘電体材料を有す
    ることを特徴とする請求項５に記載の半導体メモリアレ
    イ。
  7. 【請求項７】複数の抑制マスクの前記誘電体材料はシリ
    コン窒化物を有し、 前記誘電体はシリコン酸化物を有し、 前記複数の第１と第２の拡散領域はｎ型導電性材料を有
    し、且つ前記フローティングゲートのアレイはポリシリ
    コンを有する、ことを特徴とする請求項６に記載の半導
    体メモリアレイ。
  8. 【請求項８】不揮発性のメモリセルのアレイにおける非
    対称のバーズビークエンクローチメントを製造する方法
    であって、 第１の導電型の半導体基板を覆う誘電体を形成するステ
    ップと、 前記誘電体上にフローティングゲートの列を形成するス
    テップと、 前記フローティングゲートの列の第１の側に隣接して抑
    制マスクを形成するステップと、 前記フローティングゲートの列の前記第１の側と第２の
    側に隣接してドーパントを注入するステップであって、
    前記ドーパントは前記第１の導電型とは反対の第２の導
    電型を有し、 前記列の第１の側に隣接する前記ドーパントは前記誘電
    体によって、前記フローティングゲートから分離され、
    前記列の第２の側に隣接する前記ドーパントは熱酸化物
    の形成のバーズビークエンクローチメントによって前記
    フローティングゲートから分離されるように、前記フロ
    ーティングゲートの列の前記第１と第２の側に隣接し
    て、熱酸化物を形成するステップと、 制御ゲート誘電体と制御ゲートを形成するステップ、を
    有することを特徴とする方法。
  9. 【請求項９】前記抑制マスク用の誘電体材料を設けるス
    テップを有することを特徴とする請求項８の仮想接地ビ
    ットラインを製造する方法。
  10. 【請求項１０】前記抑制マスクを形成するステップは、
    更に、 フローティングゲートの前記列と前記誘電体上に窒化物
    層を形成するステップと、 フローティングゲートの前記列の第１の側に隣接して前
    記窒化物層上にマスクをパターン化するステップと、 前記フローテイングゲートの列の第２の側上の誘電体を
    露出するために前記窒化物層を除去するステップと、 前記フローティングゲートの列の第１の側に接近して抑
    制マスクを露出するために前記パターン化したマスクを
    除去するステップ、を有することを特徴とする請求項９
    に記載の仮想接地ビットラインを製造する方法。
  11. 【請求項１１】更に、前記抑制マスクの誘電体材料を形
    成するために、シリコン窒化物の層を設けるステップ
    と、 前記誘電体のためにシリコン酸化物を用いるステップ
    と、 前記第１の導電型を与えるために前記半導体基板の一部
    にｐ型材料を注入するステップと、 前記第２の導電型を形成するためにｎ型材料で前記基板
    の一部を注入するステップと、 前記フローティングゲートの列を形成するためにポリシ
    リコンの層を設けるステップ、を有することを特徴とす
    る請求項９に記載の仮想接地ビットラインを製造する方
    法。
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