JPH08228000A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法

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Abstract

(57)【要約】 【課題】 電流駆動の能力を増加して処理速度を向上さ
せ、且つＧＩＤＬを減少させる半導体素子及びその製造
方法を提供すること。 【解決手段】 本発明の半導体素子は、ソース領域のゲ
ート絶縁膜をドレーン領域のゲート絶縁膜より薄くし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子に係
り、特にソース／ドレーン領域の上部のゲート絶縁膜を
互いに異なる厚さに形成して、駆動電流の減少なしに漏
洩電流を減少させることのできる半導体素子及びその製
造方法に関するものである。
【０００２】
【従来の技術】トランジスタの性能に影響を及ぼす一番
重要な要素は、電流駆動能力（飽和電流）とゲートに誘
起されたドレーン漏洩（GIDL、GAte-Induced Drain Lea
kage）である。要素の中の電流駆動能力は、主にソース
領域の抵抗成分とゲート酸化膜の厚さに関係するので、
電流駆動能力を向上させるためにはゲート酸化膜の厚さ
を薄く形成しなければならない。そして、ＧＩＤＬは、
ゲートとドレーン領域の重なる部分でバンドツーバンド
・トンネリング（Band-to-band tunneling）によって発
生する漏洩電流であり、ＧＩＤＬを減少させるためには
ドレーン領域とゲートとの重なる部分の酸化膜を厚く形
成しなければならない。
【０００３】半導体素子の高集積化に応じて素子のサイ
ズの縮小に伴いゲート酸化膜の厚さも減少した。ゲート
酸化膜の厚さを減少させるとＧＩＤＬによる漏洩電流が
増加する。ＧＩＤＬによる漏洩電流を減少させるため、
ポリシリコン膜からなるゲートを形成し、ポリ酸化（po
ry oxidation）を強く施して、ゲートとソース／ドレー
ン領域の重なる部分でのゲート絶縁膜を厚く形成する
と、ＧＩＤＬを減少させることができるが、ソース領域
の上部のゲート絶縁膜も厚く形成されるのでソース領域
での抵抗成分が増加し、これによって駆動電流が減少す
ることになる。
【０００４】従来の対称形のポリ酸化工程を利用してＭ
ＯＳトランジスタを製造する場合には、前記二つの要素
を同時に満足させることができなく、二つの要素を満足
させる適正値を取らなければならない。
【０００５】図１は、従来の対称形ＭＯＳトランジスタ
の断面図である。図１を参照すると、従来の対称形ＭＯ
Ｓトランジスタは、チャンネル領域が限定された半導体
基板１内にチャンネル領域１７で分離して形成されたソ
ース／ドレーン領域１５，１６と、半導体基板上に形成
されたソース／ドレーン領域１５，１６とチャンネル領
域１７とで互いに異なる厚さを有するゲート絶縁膜１２
と、チャンネル領域の上部のゲート絶縁膜１２上に形成
されたゲート１３とからなる。
【０００６】ゲート絶縁膜１２は、熱酸化工程によって
チャンネル領域１７の上部に成長した一定の厚さ（tox
１）を有する酸化膜１２−１と、ポリ酸化工程によって
ソース／ドレーン領域１５，１６の上部に形成された前
記酸化膜１２−１の厚さ（tox １）よりは厚い厚さ（to
x ２）を有する酸化膜１２−２とから構成される。
【０００７】図２を参照して前記ＭＯＳトランジスタの
製造方法を説明する。ｐ型半導体の基板１１上に熱酸化
工程によって酸化膜１２−１を成長させる。酸化膜１２
−１上にゲート用ポリシリコン膜を蒸着し、ホトエッチ
ング工程によってポリシリコン膜をパターニングしてゲ
ート１３を形成する。従って、ゲート１３の両側の酸化
膜１２−１が露出する（ａ）。
【０００８】次に、８５０〜９００℃程度の低温でポリ
酸化工程を行って、ゲートの両側の露出した酸化膜を酸
化し、相対的に厚い酸化膜１２−２を形成する（ｂ）。
【０００９】さらに、ゲートをマスクとして基板１１へ
ｎ+ 型不純物１４をイオン注入して、厚い酸化膜１２−
２の下部の基板１１にｎ+ 型ソース／ドレーン領域１
５，１６を形成する。従って、ゲート１３の下部の一定
の厚さ（tox １）を有する酸化膜１２−１と、ソース／
ドレーン領域１５，１６の上部の前記酸化膜１２−１よ
り厚い厚さ（tox ２）を有する酸化膜１２−２とからな
るゲート絶縁膜が形成される。この時、ゲート１３をマ
スクとしてポリ酸化工程を行うために、ソース／ドレー
ン領域１５，１６上のゲート絶縁膜は、同一の厚さのフ
ィールド酸化膜の形態を有する酸化膜１２−２が対照的
に形成される。
【００１０】前記ＭＯＳトランジスタは、ゲート１３と
チャンネル領域１７の間に形成されたゲート絶縁膜１２
−１よりドレーン領域１６の上部に形成されたゲート絶
縁膜１２−２が厚く形成されてＧＩＤＬによる漏洩電流
は減少させられるが、ソース領域１５の上部に形成され
たゲート絶縁膜１２−２がドレーン領域１６のゲート絶
縁膜と同一の厚さに厚く形成されているのでソース領域
での抵抗成分が増加し、これにより駆動電流が低くなる
という問題点があった。
【００１１】図３は対称形フラッシュＥＥＰＲＯＭの断
面構造図である。図３を参照すると、従来の対称形フラ
ッシュＥＥＰＲＯＭは、チャンネル領域２９が限定され
たｐ型半導体基板２１と、チャンネル領域２９によって
分離して基板２１内に形成されたｎ+ 型ソース／ドレー
ン領域２７，２８と、ソース／ドレーン領域２７，２８
とチャンネル領域２９で互いに異なる厚さを有する基板
２１上に形成されたゲート絶縁膜２２と、チャンネル領
域２９の上部のゲート絶縁膜２２上に形成された、プロ
グラミング時に電荷を貯蔵するためのフローティングゲ
ート２３と、フローティングゲート２３上に形成された
層間絶縁膜２４と、層間絶縁膜２４上に形成されたコン
トロルゲート２５とからなる。
【００１２】ゲート絶縁膜２２は、チャンネル領域２９
の上部に形成された一定の厚さ（tox ３）の酸化膜２２
−１と、ソース／ドレーン領域２７，２８の上部に形成
された前記酸化膜２２−１より相対的に厚い厚さ（tox
４）を有する酸化膜２２−２とから構成される。ソース
／ドレーン領域２７，２８の上部の厚い酸化膜２２−２
は、フィールド酸化膜形の対称的な構造を有する。
【００１３】前記フラッシュＥＥＰＲＯＭの製造方法
は、基板２１上に熱酸化工程によって酸化膜２２−１を
成長させる工程と、酸化膜２２−１上に第１ポリシリコ
ン膜、層間絶縁膜及び第２ポリシリコン膜を順次蒸着す
る工程と、ホトエッチング工程によって第１ポリシリコ
ン膜、層間絶縁膜及び第２ポリシリコン膜をパターニン
グして、フローティングゲート２３、層間絶縁膜２４及
びコントロルゲート２５を形成する工程と、ポリ酸化工
程によってゲートの下部の酸化膜２２−１より厚い厚さ
を有する酸化膜２２−２をゲートの両側に形成する工程
と、ゲートをマスクにして基板へｎ+ 型不純物をイオン
注入してｎ+ 型ソース／ドレーン領域２７，２８を形成
する工程とを含む。
【００１４】前記フラッシュＥＥＰＲＯＭのプログラム
及び消去の動作を説明する。プログラム動作時には、ゲ
ート２２に相対的に高電圧を印加すると、チャンネル領
域２９に導電領域が形成され、導電領域内のホット電子
がコントロルゲート２５の電界によって酸化膜２２−１
を介してフローティングゲート２３へ誘引されてそこに
貯蔵される。
【００１５】
【発明が解決しようとする課題】前記した図１及び図３
に示された従来の半導体素子は、ソース／ドレーン領域
で全部対称形の厚いゲート絶縁膜を有するので、ＧＩＤ
Ｌによる漏洩電流は減少させられるが、ソース領域の抵
抗成分の増加で駆動電流が減少するという問題点があっ
た。
【００１６】本発明は、上記の従来技術の問題点を解決
するためのものであり、本発明の目的は、電流の駆動能
力を増加して処理速度を向上させ、且つＧＩＤＬを減少
させる半導体素子及びその製造方法を提供することにあ
る。
【００１７】なお、本発明の他の目的は、プログラミン
グ速度の減少なしに消去速度を向上させることができ、
これにより接合構造を単純化することができる半導体素
子及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成させるた
め、本発明の半導体素子は、ソース領域のゲート絶縁膜
をドレーン領域のゲート絶縁膜より薄く形成したことを
特徴とするものである。より具体的にはチャンネル領域
が限定された第１導電型の半導体基板と、チャンネル領
域の両側の半導体の基板内に形成された第２導電型の高
濃度ソース／ドレーン領域と、基板上に形成され、ソー
ス領域及びチャンネル領域の上部の一定の厚さを有する
第１酸化膜と前記酸化膜より厚い厚さを有するドレーン
領域の上部の第２酸化膜で構成された絶縁膜とからな
る。
【００１９】本発明の半導体素子の製造方法は、第１導
電型の基板上に熱酸化工程によって一定の厚さの第１酸
化膜を形成する工程と、第１酸化膜上にマスキング用の
ポリシリコン膜を形成する工程と、ポリシリコン膜の上
面の一側及び第１酸化膜上にかけてホトレジストパター
ンを形成する工程と、ホトレジストパターンと露出した
ポリシリコン膜とをマスクにして基板へ酸化促進物質を
イオン注入する工程と、ホトレジストパターンを除去す
る工程と、ポリ酸化を行って酸化促進物質のイオン注入
された領域でイオン注入されていない部分より相対的に
厚い第２酸化膜を形成する工程と、ポリシリコン膜をマ
スクにして第２導電型を有する不純物をイオン注入し
て、高濃度ソース領域を第１酸化膜の下部の基板内に形
成し、第２酸化膜の下部の基板内にドレーン領域を形成
する工程とを含む。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図４は、本発明の実施
の形態による半導体素子の断面図である。図４を参照す
ると、半導体素子は、チャンネル領域４６が限定された
ｐ型基板４１内にチャンネル領域４６の両側に形成され
たｎ+ 型ソース／ドレーン領域４４，４５と、基板の全
面にわたって形成された絶縁膜４２とを含む。この実施
の形態による半導体素子は、チャンネル領域４６の上部
の絶縁膜４２上に形成されたゲート４３をさらに含む。
【００２１】絶縁膜４２は、ゲート酸化膜であり、ドレ
ーン領域を除いたチャンネル領域及びソース領域上に形
成された所定の厚さ（tox ５）を有する第１酸化膜４２
−１と、ドレーン領域４５の上部に形成された前記第１
酸化膜４２−１より厚い厚さ（tox ６）を有する第２酸
化膜４２−２とからなる。第２酸化膜４２−２は、フィ
ールド酸化膜の形態を有する。
【００２２】この実施の形態による半導体素子は、ドレ
ーン領域４５での厚い酸化膜４２−２によってＧＩＤＬ
減少効果を有し、且つソース領域４４の上部の薄い酸化
膜４２−１によるソース領域の抵抗成分の減少で電流駆
動能力の向上を図ることができる。
【００２３】図５は、酸化促進物質を使用した図４の半
導体素子の製造工程図である。まず、ｐ型半導体基板４
１上に熱酸化工程によって第１酸化膜４２−１を成長さ
せる。その第１酸化膜４２−１上にポリシリコン膜を蒸
着し、ホトエッチング工程によってパターニングしてゲ
ート４３を形成する（ａ）。
【００２４】基板の全面にわたってホトレジスト膜を塗
布し、ｂ図図示のようにパターニングしてゲート４３の
一側の上面と基板の一側の表面が露出するようにホトレ
ジストパターン５０を形成する。このホトレジスト膜の
除去で露出する領域は、ホトレジストが残っている露出
されていない部分に比べて相対的に酸化が促進されて酸
化膜が厚く形成される部分である。ゲート４３と、ホト
レジストパターン５０をマスクにして酸化促進物質５１
を大傾斜角イオン注入法（Large angletiltedion impla
tation ）により基板にイオン注入する。この時、酸化
促進物質としてＦまたはＣｌのようなハロゲン族イオン
が使用される。
【００２５】ホトレジストパターン５０を除去し、ポリ
酸化工程を行うと、ｃ図図示のように酸化促進物質の注
入された部分では他の部分より酸化が促進され、相対的
に厚い厚さ（tox ６）を有する第２酸化膜４２−２が形
成される。厚い酸化膜４２−２はフィールド酸化膜の形
態を有する。第１酸化膜４２−１と第２酸化膜４２−２
は、ＭＯＳトランジスタのゲート絶縁膜であり、領域に
よって互いに異なる厚さを有することになる。
【００２６】最後に図５ｄに示すように、ゲート４３を
マスクにしてｎ+ 型不純物５２を基板４１にイオン注入
して、ゲート４３の両側の基板内に高濃度のソース／ド
レーン領域４４，４５を形成する。これにより、ＭＯＳ
トランジスタが得られる。
【００２７】図６は、酸化抑制物質を使用した図４の半
導体素子の他の製造工程図である。ａ図のように、まず
基板４１上に熱酸化工程によって第１酸化膜４２−１を
成長させ、その上にポリシリコン膜からなるゲート４３
を形成する。
【００２８】酸化抑制物質を使用する場合には、酸化促
進物質を使用する場合とは反対にホトレジストパターン
５０をｂ図図示のように形成する。ホトレジストパター
ン５０の存在しない部分はホトレジストパターンの酸化
が抑制されるので、ホトレジストパターン５０の残って
いる部分は相対的に厚い酸化膜が形成される。ゲート４
３とホトレジストパターン５０をマスクにして酸化抑制
物質５３を大傾斜角イオン注入法により露出した基板に
イオン注入する。この時、酸化抑制物質として窒素
（Ｎ）が使用される。大傾斜角イオン注入法の代わりに
ＮＨ3 の雰囲気で熱酸化を施して、露出した基板に酸化
抑制物質である窒素を注入することもできる。
【００２９】ホトレジストパターン５０を除去し、ポリ
酸化工程を行う。ポリ酸化工程時に酸化抑制物質の注入
された部分より注入されていない他の部分で酸化が速く
行われるので、ｃ図に示すように相対的に厚い第２酸化
膜４２−２が形成される。
【００３０】さらにゲート４３をマスクにしてｎ+ 型不
純物５３を基板４１にイオン注入して、ゲート４３の両
側の基板内に高濃度のソース／ドレーン領域４４，４５
を形成する（ｄ）。これにより、ＭＯＳトランジスタが
得られる。
【００３１】図７は、本発明の他の実施の形態によるフ
ラッシュＥＥＰＲＯＭの断面構造図である。フラッシュ
ＥＥＰＲＯＭは、チャンネル領域４６が限定されたｐ型
基板４１と、チャンネル領域４６によって分離して基板
４１内に形成されたｎ+ 型ソース／ドレーン領域４４，
４６と、ドレーン領域４５の上部に形成された相対的に
厚い厚さを有する酸化膜４２−２とドレーン領域４５を
除いたチャンネル領域４６及びソース領域４５上に形成
された相対的に薄い厚さを有する酸化膜４２−１からな
る絶縁膜とを含む。なお、チャンネル領域４６上の絶縁
膜４２上に順次積層されたポリシリコン膜からなるフロ
ーティングゲート４７及びコントロルゲート４９と、こ
れらの間を絶縁させるための層間絶縁膜４８をさらに含
む。
【００３２】プログラムはホット電子注入によってドレ
ーン領域でなされる。この時、ホット電子注入は、ドレ
ーン領域の電界に敏感でないので、ドレーン領域４５の
酸化膜４２−２が厚くても影響を受けない。
【００３３】一方、前記した構造のフラッシュＥＥＰＲ
ＯＭは、消去動作時にはソース領域４４上の薄い酸化膜
４２−１がトンネリング酸化膜として作用し、Ｆ−Ｎト
ンネリング（Fowler-Nordheim tunneling ）効果によっ
てフローティングゲート４７に蓄積された電荷を薄い酸
化膜４２−１を通じてソース領域４４へ消去する。これ
により、プログラミング速度の低下なしに消去速度が改
善される効果を有し、低電圧でも消去が可能でソース領
域の接合構造を単純化する効果をもつ。
【００３４】本発明の実施の形態による半導体素子の特
性を図８及び図９を参照して説明する。図８は、本発明
の実施の形態による半導体素子のドレーン電流ＩD とド
レーン電圧ＶD 間の特性グラフであり、図９はＩGIDLと
ＶD −ＶG 間の関係を示す特性グラフである。
【００３５】次世代の２５６Ｍ級半導体メモリ素子の場
合においては、ゲート酸化膜の厚さが７０Åであり、ゲ
ート形成のためのポリシリコン膜のエッチングの時にソ
ース／ドレーン領域でゲート酸化膜が全部除去され基板
が露出すると仮定すると、ドレーン領域にのみ選択的に
ＦまたはＣｌを注入した後、ポリ酸化の遂行時、酸化速
度を５０％程度向上させた場合に、ソース領域のゲート
酸化膜は約１００Å位の厚さに成長し、ドレーン領域の
ゲート酸化膜は約１５０Å位の厚さに成長する。
【００３６】ＧＩＤＬによる漏洩電流は、下記の式に表
れたように、ゲートとドレーン領域の重なる部分におけ
るゲート酸化膜の厚さと、これらの両側にかかる電圧Ｖ
D −ＶG によって決められる。 ＥS ＝（ＶDG−１．２）／３・tox ＩGIDL＝Ａ・ＥS ・ＥXP（−Ｂ／ＥS ） Ａ，Ｂ：定数 ＥS ：ゲートとドレーン間の電界 tox ：ゲート絶縁膜の厚さ 上記式のように、ＩGIDLは、ゲート絶縁膜の厚が減少す
るにつれて指数関数的に増加する。従って、ドレーン領
域のゲート酸化膜の膜厚が５０％以上増加する場合、実
際ＩGIDLは約１／１００以下に減少する。
【００３７】図９の特性グラフを参照すると、ポリ酸化
工程の後、ＩGIDLが減少することがわかる。図８を参照
すると、本発明は、薄膜のゲート酸化膜が均一な厚さと
形成され、一般的なソースとドレーン領域における抵抗
成分の無い半導体素子と同様に大きい飽和電流が得られ
る。そして、ソース領域のゲート酸化膜が厚く形成され
て、ソース領域の抵抗成分が大きい従来の半導体素子よ
りはソース領域のゲート酸化膜が薄く形成されるので、
ソース領域の抵抗成分が小さく、またドレーン領域の抵
抗成分が大きい本発明の半導体素子は飽和電流が一層大
きい。従って、電流駆動能力の向上で処理速度が改善さ
れる。
【００３８】
【発明の効果】上述した本発明によれば、下記のような
効果が得られる。ソース／ドレーン領域にゲート酸化膜
を同一の厚さで形成する従来とは異にして、ソース領域
のゲート酸化膜をドレーン領域より相対的に薄く形成す
る。従って、ドレーン領域の厚いゲート酸化膜によって
ＩGIDLの減少効果が得られる。なお、ソース領域の薄い
ゲート酸化膜によってソース領域の抵抗性が減少し、こ
れにより駆動電流（ＩDsat）が増加して処理速度を改善
することができる。さらに、フラッシュＥＥＰＲＯＭの
場合、薄いゲート酸化膜を通じたソース領域へのＦ−Ｎ
トンネリング効果によって消去速度を向上させることが
でき、低電圧でも消去が可能なので、ソース領域の接合
構造の単純化が図れる。
【図面の簡単な説明】
【図１】 従来のＭＯＳトランジスタの断面構造図であ
る。
【図２】 ａ−ｃは、図１のＭＯＳトランジスタの製造
工程図である。
【図３】 従来のフラッシュＥＥＰＲＯＭの断面構造図
である。
【図４】 本発明の実施の形態によるＭＯＳトランジス
タの断面構造図である。
【図５】 ａ−ｄは、図４のＭＯＳトランジスタを製造
するための工程図である。
【図６】 ａ−ｄは、図４のＭＯＳトランジスタを製造
するための他の工程図である。
【図７】 本発明の実施の形態によるフラッシュＥＥＰ
ＲＯＭの断面構造図である。
【図８】 本発明による半導体素子のＩD −ＶD の特性
グラフである。
【図９】 本発明による半導体素子のＩGIDLとＶD −Ｖ
G との関係を示すグラフである。
【符号の説明】
４１…ｐ型基板、４２…ゲート絶縁膜、４３…ゲート、
４４，４５…ソース／ドレーン領域、４６…チャンネル
領域、４７…フローティングゲート、４８…層間絶縁
膜、４９…コントロルゲート、５０…ホトレジストパタ
ーン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 チャンネル領域が限定された第１導電型
    の基板と、 チャンネル領域の両側の基板内に形成された第２導電型
    の高濃度ソース／ドレーン領域と、 ドレーン領域の上部では相対的に厚い酸化膜が形成さ
    れ、そのドレーン領域の上部を除いた領域では相対的に
    薄い酸化膜が形成され、ドレーン領域とドレーン領域以
    外の領域で異なる厚さを有する絶縁膜を含むことを特徴
    とする半導体素子。
  2. 【請求項２】 チャンネル領域の上部の基板上に形成さ
    れたポリシリコン膜をさらに含むことを特徴とする請求
    項１記載の半導体素子。
  3. 【請求項３】 第１導電型の基板上に熱酸化膜工程によ
    り一定の厚さを有する第１酸化膜を形成する工程と、 第１酸化膜上にマスキング物質を形成する工程と、 基板の全面にわたってホトレジスト膜を塗布し、マスキ
    ング物質の一側の表面と第１酸化膜の一側の表面が露出
    するようにホトレジストパターンを形成する工程と、 ホトレジストパターンとマスキング物質をマスクとし
    て、露出した第１酸化膜を通じて基板へ酸化促進物質を
    注入する工程と、 ホトレジストパターンを除去する工程と、 ポリ酸化工程を行って酸化促進物質の注入された部分に
    前記第１酸化膜より相対的に厚い第２酸化膜を形成する
    工程と、 マスキング物質をマスクにして基板へ第２導電型の不純
    物をイオン注入して、薄い酸化膜の下部に高濃度のソー
    ス領域を形成し、厚い酸化膜の下部に高濃度のドレーン
    領域を形成する工程と、を含むことを特徴とする半導体
    素子の製造方法。
  4. 【請求項４】 第１導電型の基板上に熱酸化膜工程によ
    り一定の厚さを有する第１酸化膜を形成する工程と、 第１酸化膜上にマスキング物質を形成する工程と、 基板の全面にわたってホトレジスト膜を塗布し、マスキ
    ング物質の一側の表面を第１酸化膜の一側の表面が露出
    するようにホトレジストパターンを形成する工程と、 ホトレジストパターンとマスキング物質をマスクとし
    て、露出した第１酸化膜を通じて基板へ酸化抑制物質を
    注入する工程と、 ホトレジストパターンを除去する工程と、 ポリ酸化工程を行って酸化抑制物質の注入されていない
    部分に前記第１酸化膜より相対的に厚い第２酸化膜を形
    成する工程と、 マスキング物質をマスクにして基板へ第２導電型の不純
    物をイオン注入して、薄い酸化膜の下部に高濃度のソー
    ス領域を形成し、厚い酸化膜の下部に高濃度のドレーン
    領域を形成する工程と、を含むことを特徴とする半導体
    素子の製造方法。
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