KR100353402B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본발명은 반도체 소자의 제조방법에 관한 것으로, 핫캐리어 내성의 개선과 동시에 p-채널 트랜지스터의 전기적인 특성 저하의 방지를 동시에 꾀할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본발명의 목적을 달성하기 위한 제조방법은, 반도체 기판상에 게이트절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하며, 상기 게이트전극 양측 반도체 기판내에 저농도의 불순물 이온을 주입하고, 상기 게이트전극 양측벽에 사이드월 스페이서를 형성하며, 상기 사이드월 스페이서를 마스크로하여 상기 반도체 기판내에 고농도의 불순물 이온을 주입하여 소스/드레인을 형성하는 공정을 포함하고, 상기 사이드월 스페이서를 형성하는 공정전에 또는 공정후에 게이트전극에 인접한 게이트 전극 바깥측 게이트절연막에 질소이온을 주입하는 공정을 추가로 실시하는 것을 특징으로하고, 결과적으로 트랜지스터의 채널영역 상부에는 실리콘 산화막의 게이트절연막을 갖고, 채널 바깥측 반도체 기판상면에는 질소를 포함하는 게이트절연막을 갖는 반도체 소자가 제조된다.

Description

반도체 소자의 제조방법{METHOD OF FABRICATING A SEMICONDUCTOR DEVICE}
본발명은 반도체 소자의 제조방법에 관한 것으로, 특히 핫 캐리어 내성(immunity)을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래의 반도체 소자 특히 MOSFET 제조시, 게이트 절연막으로서 일반적으로 열산화법으로 형성한 SiO2막을 이용하여 왔다. 그러나, 소자의 집적도가 높아지면서 채널길이가 짧아지고 결과적으로 핫 캐리어 내성의 저하가 큰 문제로 대두되었다. 그러한 문제를 해결하기 위하여 채널과 게이트 절연막사이의 에너지 밴드를 높이는 방안이 제안되었고, 이를 위해 게이트 절연막을 SiO2에서 질소를 포함하는 산화막(NO 또는 N2O)으로 대체하는 방법이 연구되고 있다.
현재 알려져 있는 질소를 포함하는 게이트 절연막으로 이용한 반도체 소자의 제조방법은 다음과 같다.
먼저 도1a와 같이 반도체 기판(100)상에 게이트 절연막(101)으로서 NO막 또는 N2O막을 형성한다. 다음으로 상기 게이트 절연막(101)위에 폴리실리콘층과 절연막을 형성한 다음 패터닝하여 게이트 전극(102) 및 절연막 패턴(103)을 형성한다. 다음으로, 상기 절연막 패턴(103)을 마스크로하여 상기 반도체 기판(100)내에 불순물을 주입하여 게이트 전극(102) 양측 반도체 기판내에 얕은 불순물층(LDD라고도 함.)(104)을 형성한다.
다음으로, 도1a의 전체 구조위에 절연막으로서 Si3N4막등을 형성한 후 이방성 에칭을 실시하여 도1b와 같이, 게이트 전극(102)과 절연막 패턴(103)의 측면에 사이드월 스페이서(105)를 형성한다. 다음으로, 상기 사이드월 스페이서(105)를 마스크로하여 상기 반도체 기판(100)내에 다시 고농도의 불순물을 주입하여 깊은 불순물층(소드/드레인)(106)을 형성한다.
그러나, 상기와 같이 게이트 절연막(101) 전체를 NO막 또는 N2O막으로 형성하는 것은 핫 캐리어 내성은 개선하지만, p-채널 트랜지스터의 홀의 이동성(mobility)을 떨어뜨려 p-채널 트랜지스터의 구동능력을 저하시키는 문제가 있었다. 따라서 p-채널 트랜지스터의 홀의 이동성을 떨어뜨리지 않으면서, 핫 캐리어 내성을 향상시키기 위한 방안이 필요해 진다.
한편, 반도체 메모리 소자는 크게 메모리셀부와 주변회로부로 나눌 수 있는데, 상기와 같은 핫 캐리어 내성이 좋은 NO막을 게이트 절연막으로 이용하는 것이 좋다. 그러나, 메모리 셀부를 구성하는 트랜지스터의 게이트 절연막은 실리콘 산화막을 사용하는 것이 유리하다. NO막을 게이트절연막으로 이용하면 핫 캐리어 내성은 좋아지지만, 정션 누설 전류가 커져서 리프레시 주기가 짧아지기 때문이다. 따라서, 메모리셀부와 주변회로부의 게이트 절연막을 서로 다른 재료로 형성해야 될 필요가 발생한다. 이 경우 종래와 같은 반도체 소자의 제조방법에 따르면, 메모리 셀부 또는 주변회로부의 게이트절연막중 어느 하나를 먼저 형성한 후, 포토 레지스트 마스크를 이용하여, 다른 한쪽의 게이트 절연막을 후에 형성하므로, 게이트 절연막 형성공정을 2회에 걸쳐 수행하게 되어, 공정상의 번거로움이 따르게 되는 문제점이 있었다.
본발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 핫 캐리어 내성을 개선하면서도, p-채널 트랜지스터의 소자 특성을 저하시키지 않기 위해, 트랜지스터의 채널영역 상부에는 실리콘 산화막의 게이트절연막을 갖고, LDD층 상부에는 질소를 포함하는 게이트 절연막을 갖는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본발명은 메모리 셀부의 리프레시 특성을 향상시키고 주변회로부의 핫 캐리어 내성을 개선하기 위해, 메모리셀부와 주변회로부의 소자들의 게이트 절연막을 모두 실리콘 산화막으로 형성한 후, 주변회로부의 게이트 절연막에 질소이온을 부분적으로 주입하는 공정으로 주변회로부 게이트 절연막을 질소를 포함하는 산화막으로 만듦으로써, 메모리 셀부와 주변회로부의 게이트 절연막을 동시에 형성할 수 있도록 하여 보다 용이해진 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본발명의 목적을 달성하기 위하여, 반도체 기판상에 게이트절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하며, 상기 게이트전극 양측 반도체 기판내에 저농도의 불순물 이온을 주입하고, 상기 게이트전극 양측벽에 사이드월 스페이서를 형성하며, 상기 사이드월 스페이서를 마스크로하여 상기 반도체 기판내에 고농도의 불순물 이온을 주입하여 소스/드레인을 형성하는 공정을 포함하는 반도체 소자의 제조방법에 있어서, 상기 사이드월 스페이서를 형성하는 공정전에 또는 공정후에 게이트전극에 인접한 게이트 전극 바깥측 게이트절연막에 질소이온을 주입하는 공정을 추가로 실시하는 반도체 소자의 제조방법을 제공한다.
또한, 본발명의 목적을 달성하기 위해, 메모리셀부와 주변회로부로 구성된 반도체 기판전면에 절연막을 형성하는 공정과, 상기 게이트 절연막위에 각각 메모리셀부의 게이트전극과, 주변회로부의 게이트전극을 형성하는 공정과, 상기 각 게이트 전극 양측 반도체 기판내에 저농도의 불순물 이온을 주입하여 얕은 불순물층들을 형성하는 공정과, 상기 각 게이트 전극의 양측에 사이드월 스페이서들을 형성하는 공정과, 상기 메모리셀부에 상응하는 반도체 기판상의 전체구조위에 포토레지스트 마스크를 형성하는 공정과, 상기 주변회로부의 사이드월 스페이서하의 게이트절연막에 질소이온을 주입하는 공정과, 상기 포토레지스트 마스크를 제거하는 공정과, 상기 사이드월 스페이서 바깥측의 반도체 기판내에 고농도의 불순물을 주입하여 상기 얕은 불순물층보다 상대적으로 깊은 불순물층을 형성하는 공정을 포함하는 반도체 소자의 제조방법을 제공한다.
도1a 및 도1b는 종래 반도체 소자의 제조공정 순서를 도시한 것이다.
도2a 내지 도2c는 본발명에 따른 반도체 소자의 제조공정 순서를 도시한 것이다.
도3은 본발명에 따른 반도체 소자의 제조공정의 다른 실시례이다.
도4a 내지 도4d는 본발명에 따른 반도체 소자 제조방법의 다른 실시례이다.
도5a 내지 도5d는 본발명에 따른 반도체 소자 제조방법의 또다른 실시례이다.
***** 도면부호의 설명 *****
100 : 반도체 기판 101 : 게이트 절연막
102 : 게이트 전극 103 : 절연막 패턴
104 : 얕은 불순물층 105 : 사이드월 스페이서
106 : 소스/드레인 200 : 반도체 기판
201 : 게이트 절연막 202 : 게이트 전극
203 : 절연막 패턴 204 : 얕은 불순물층
205 : 사이드월 스페이서 207 : 소스
208 : 드레인 209 : 포토레지스트 패턴
400 : 반도체 기판 401 : 게이트 절연막
402 : 게이트 전극 403 : 절연막 패턴
404 : 얕은 불순물층 405 : 사이드월 스페이서
406 : 소스/드레인 500 : 반도체 기판
501 : 게이트 절연막 502 : 게이트 전극
503 : 절연막 패턴 504 : 얕은 불순물층
505 : 사이드월 스페이서 506 : 소스/드레인
507 : 포토레지스트 마스크
본발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다. 본발명의 반도체 소자는 핫캐리어 내성을 개선하고, p-채널 트랜지스터의 홀 이동도 저하를 억제하여 트랜지스터의 특성을 열화시키지 않기 위해, 게이트 전극 아래(즉 채널영역의 상부)의 게이트 절연막으로는 실리콘 산화막을 이용하고, LDD층위의 게이트 절연막에는 질소이온을 포함하는 실리콘 산화막을 이용하는 것을 특징으로 한다. 그와 같은 본발명의 반도체 소자를 제조하기 위해, 먼저 도2a와 같이 반도체 기판(200)상에 게이트 절연막(201)으로서 열산화법으로 형성한 SiO2막을 형성한다, 다음으로 상기 게이트 절연막(201)위에 폴리실리콘층과 절연막을 형성한 다음 패터닝하여 게이트 전극(202) 및 절연막 패턴(203)을 형성한다. 상기 절연막패턴(203)의 재료는 고온저압 화학기상증착법(HL CVD; high temperature low pressure chemical vapor deposition)으로 형성한 산화막(HLD산화막이라 함)이다. 다음으로, 상기 절연막 패턴(203)을 마스크로하여 상기 반도체 기판(200)내에 저농도의 p-형 불순물을 주입하여 게이트 전극(202) 양측 반도체 기판내에 얕은 불순물층(LDD라고 함)(204)을 형성한다.
다음으로, 도2a의 전체 구조위에 절연막으로서 Si3N4막등을 형성한 후 이방성 에칭을 실시하여 도2b와 같이, 게이트 전극(202)과 절연막 패턴(203)의 측면에 사이드월 스페이서(205)를 형성한다. 한편 실리콘 기판을 이루는 실리콘과 식각 선택비가 큰 SiO2막으로도 사이드월 스페이서를 형성할 수 있다.
다음으로, 도2b와 같이 상기 사이드월 스페이서(205)의 바깥측으로부터 질소를 경사각 이온주입(tilt angle ion implantation)을 실시하여 게이트전극(202)의 바깥쪽의 게이트 절연막(201) 즉, 사이드월 스페이서(205) 아래의 게이트 절연막(201)에 질소이온을 주입한다. 이때, 경사각 이온주입시의 경사각은 반도체기판으로부터 약 30°정도로 하고, 이온주입에너지는 약 50KeV 내지 60KeV 정도가 적당하고 100KeV이내의 약한 에너지로 주입하는 것이 바람직하다. 이온주입에너지가 너무 높으면 질소 이온이 반도체 기판내까지 주입될 수 있기 때문에 약한 에너지로 게이트 절연막에 주입될 수 있도록 한다. 또 이때, 이온주입 경사각이 너무 낮으면, 질소 이온이 사이드월 스페이서 아래의 게이트 절연막 뿐만이 아니라, 게이트 전극 아래에 까지 주입되므로 본발명의 효과를 얻을 수 없다.
상기 질소이온 주입에 의하여, 주입된 질소이온은 실리콘 기판과 게이트 절연막의 계면에 Si-N결합을 이루게 되고, 이러한 Si-N 결합에 의해 에너지 배리어가 높아져 핫 캐리어가 게이트절연막으로 주입되는 것을 방지한다.
다음으로, 상기 사이드월 스페이서(205)를 마스크로하여 상기 반도체 기판(200)내에 고농도의 p+형 불순물을 주입하여 도2c와 같이, 깊은 불순물층 즉 소스(207)/드레인(208)을 형성한다. 상기 불순물로서는 BF2를 주입한다.
한편 상기 질소의 이온주입 공정은, 도2b의 사이드월 스페이서(205)를 형성하는 공정전에 실시하여도 좋다. 즉 도2a와 같이 게이트전극(202)을 형성한 다음, 상기 게이트 전극(202) 인접한 부분의 양측 게이트 절연막에 질소이온을 주입한 후, 상기 게이트 전극(202) 측벽에 사이드월을 형성하면 된다. 이경우에는, 경사각 이온주입을 실시할 수도 있으나 일반적인 이온주입을 실시해도 좋다. 사이드월을 형성하기 전에 질소 이온을 주입하는 경우에는 이온주입에너지는 10~20KeV범위인 것이 바람직하다.
한편, 상기 질소이온의 경사이온 주입 공정은 즉 도2b의 사이드월 스페이서(205) 형성공정 이후에, 도3과 같이 소스가 형성될 LDD층 및 게이트전극(202)위에 포토레지스트 패턴(209)을 형성하고, 드레인이 형성될 LDD층 상면의 게이트 절연막에만 실시하여도 좋다. 즉, 전계가 가장 강한 드레인 근방에서 주로 핫 캐리어 문제가 발생하기 때문이다. 도3에서 상기 포토레지스트 패턴(209)이외의 다른 모든 구성요소들은 도2b의 모든 구성요소들과 같다.
한편 상기와 같은 게이트절연막에의 질소이온 주입공정을 반도체 메모리 소자에 적용하는 방법을 설명하면 다음과 같다.
도4a 내지 도4d에서 좌측은 메모리셀부의 트랜지스터의 제조공정순서이고, 우측은 주변회로부의 트랜지스터의 제조공정 순서이다.
먼저, 도4a와 같이, 반도체 기판(400)위에 소자간 분리영역을 형성한다. 다음으로 상기 반도체 기판(400) 전면에 게이트 절연막으로서 실리콘 산화막(SiO2)(401)을 형성한다. 다음으로, 상기 실리콘 산화막(401)위에 폴리실리콘층과 절연막을 형성한 다음 패터닝하여 메모리셀부, 주변회로부 모두 트랜지스터의 게이트 전극(402) 및 게이트 전극(402)상면을 보호하는 절연막 패턴(403)을 각각 형성한다. 다음으로, 상기 절연막 패턴(403)을 마스크로하여 상기 반도체 기판(400)내에 저농도의 불순물 이온을 주입하여 상대적으로 얕은 불순물층(LDD; lightly doped region이라고도 함)(404)을 형성한다.
다음으로, 도4b에 도시한 구조의 전면에 절연막으로서 실리콘 산화막 또는 실리콘 질화막을 형성한 후 이방성 에칭을 실시하여 게이트전극의 측벽에 사이드월 스페이서(405)를 형성한다.
다음으로, 도4c와 같이, 메모리셀부의 트랜지스터위에 포토레지스트 마스크(407)를 형성한 후, 주변회로부 트랜지스터의 사이드월 스페이서 아래의 게이트절연막(401) 부위에 경사각 이온 주입법으로 질소를 주입한다. 이때의 경사각은 약 30°정도가 적당하고, 이온주입 에너지는 50~60KeV정도가 적당하다.
다음으로 도4d와 같이, 상기 포토레지스트 마스크(407)를 제거한 후 상기 사이드월 스페이서(405)를 마스크로하여, 상기 반도체 기판(400)내에 고농도의 불순물을 주입하여 상기 얕은 불순물층(404) 보다 깊은 불순물층(406)을 형성한다. 상기 깊은 불순물층(406)은 트랜지스터의 소스/드레인으로 동작한다.
한편, 본발명의 다른 실시례에 따른 반도체 소자의 제조방법은 다음과 같다.
도5a 내지 도5d에서 좌측은 메모리셀부의 트랜지스터의 제조공정순서이고, 우측은 주변회로부의 트랜지스터의 제조공정 순서이다.
먼저, 도5a와 같이, 반도체 기판(500)위에 소자간 분리영역을 형성한다. 다음으로 상기 반도체 기판(500) 전면에 게이트 절연막으로서 실리콘 산화막(SiO2)(501)을 형성한다. 다음으로, 상기 실리콘 산화막(501)위에 폴리실리콘층과 절연막을 형성한 다음 패터닝하여 메모리셀부, 주변회로부 모두 트랜지스터의 게이트 전극(502) 및 게이트 전극(502)상면을 보호하는 절연막 패턴(503)을 각각 형성한다.
다음으로, 도5b와 같이, 상기 메모리 셀부에 상응하는 반도체 기판상에 포토레지스트 마스크(507)를 형성하고, 주변회로부의 게이트 절연막(실리콘 산화막)에 질소이온을 경사각 이온주입 또는 일반적인 이온 주입법으로 주입한다. 이때의 이온주입 에너지는 10~20KeV정도의 약한 에너지가 좋다.
다음으로, 도5c와 같이, 상기 포토레지스트 마스크(507)를 제거한 후, 상기 절연막 패턴(503)을 마스크로하여 상기 메모리셀부 및 주변회로부의 반도체 기판(500)내에저농도의 불순물 이온을 주입하여 상대적으로 얕은 불순물층(LDD; lightly doped region이라고도 함)(504)을 형성한다.
다음으로, 도5d에 도시한 구조의 전면에 절연막으로서 실리콘 산화막 또는 실리콘 질화막을 형성한 후 이방성 에칭을 실시하여 게이트전극(502)의 측벽에 사이드월 스페이서(505)를 형성한다. 다음으로, 상기 사이드월 스페이서(505)를 마스크로하여, 상기 반도체 기판(500)내에 고농도의 불순물을 주입하여 상기 얕은 불순물층(504) 보다 깊은 불순물층(506)을 형성한다. 상기 깊은 불순물층(506)은 트랜지스터의 소스/드레인으로 동작한다.
종래 핫캐리어 내성을 개선하기 위해 게이트 절연막으로서 NO막을 형성한 후, NO막위에 게이트전극을 형성하였으나, 그러한 공정에 의하면 p-채널 트랜지스터의 홀 이동도를 감소시켜 p-채널 트랜지스터 전기적인 특성이 저하되는 문제가 있었다. 그러나 본발명에 따르면, 사이드월 스페이서 아래에만 게이트 절연막으로서 질소를 포함하는 산화막을 형성하고, 게이트전극의 아래의 게이트 절연막으로서는 실리콘 산화막을 형성하도록 하여, 핫 캐리어 내성을 개선하고 동시에 p-채널 트랜지스터의 동작 특성 저하를 방지하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
또한, 반도체 메모리 소자의 제조에 있어서 종래 메모리 셀부와 주변회로부의 게이트 절연막을 각각 실리콘 산화막과 NO막으로 다르게 형성하기 위해서는, 먼저 주변회로부에 포토레지스트 마스크를 형성한 후, 먼저 메모리 셀부의 게이트 절연막인 실리콘 산화막을 형성하고, 다시 상기 실리콘 산화막에 포로레지스트 마스크를 형성한 후, 주변회로부의 게이트 절연막인 NO막을 형성하므로, 게이트 절연막을 형성하기 위해 2회의 포토리소그라피 공정이 요구되므로 공정이 번잡하고, 그에 따른 세정공정등에 의해 게이트절연막이 손상되는 등의 문제가 있었다. 그러나 본발명에 따르면, 그러한 번잡함 없이, 메모리셀부와 주변회로부의 구분없이 게이트 절연막으로서 실리콘 산화막을 형성하고, 후속공정에서 필요에 따라 국부적으로 질소이온을 주입하는 방법을 적용하기 때문에 공정이 용이해지는 효과가 있다.

Claims (8)

  1. 반도체 기판상에 실리콘 산화막으로 게이트절연막을 형성하고, 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과,
    상기 게이트전극 양측 반도체 기판내에 저농도의 불순물 이온을 주입하는 공정과,
    상기 게이트전극 양측벽에 사이드월 스페이서를 형성하는 공정과,
    상기 사이드월 스페이서 아래의 게이트절연막내에 질소이온을 경사각 이온주입하는 공정과;
    상기 사이드월 스페이서를 마스크로하여 상기 반도체 기판내에 고농도의 불순물 이온을 주입하여 소스/드레인을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 삭제
  3. 제1항에 있어서, 상기 질소를 이온주입하는 공정은, 이온주입 에너지 10~20KeV의 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 메모리셀부와 주변회로부로 구성된 반도체 기판 전면에 실리콘 산화막으로 게이트 절연막을 형성하는 공정과,
    상기 반도체 기판상의 메모리셀부와 상기 주변회로부의 게이트절연막 상면에 각각 게이트 전극을 형성하는 공정과,
    상기 각 게이트 전극 양측 반도체 기판내에 저농도의 불순물 이온을 주입하여 얕은 불순물층들을 형성하는 공정과,
    상기 각 게이트 전극의 양측에 각각 사이드월 스페이서들을 형성하는 공정과,
    상기 메모리셀부에 상응하는 반도체 기판상의 전체구조위에 포토레지스트 마스크를 형성하는 공정과,
    상기 주변회로부의 사이드월 스페이서하의 게이트절연막에 질소이온을 경사각 이온 주입하는 공정과,
    상기 포토레지스트 마스크를 제거하는 공정과,
    상기 사이드월 스페이서 바깥측의 반도체 기판내에 고농도의 불순물을 주입하여 상기 얕은 불순물층보다 상대적으로 깊은 불순물층을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
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