KR950001157B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR950001157B1
KR950001157B1 KR1019920000488A KR920000488A KR950001157B1 KR 950001157 B1 KR950001157 B1 KR 950001157B1 KR 1019920000488 A KR1019920000488 A KR 1019920000488A KR 920000488 A KR920000488 A KR 920000488A KR 950001157 B1 KR950001157 B1 KR 950001157B1
Authority
KR
South Korea
Prior art keywords
region
gate electrode
ion implantation
film
type
Prior art date
Application number
KR1019920000488A
Other languages
English (en)
Inventor
가끼모도 시이조
이구찌 가튜지
안성태
Original Assignee
샤프 가부시끼가이샤
쓰지 하루오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP02365891A external-priority patent/JP3480500B2/ja
Priority claimed from JP3180905A external-priority patent/JP2723697B2/ja
Application filed by 샤프 가부시끼가이샤, 쓰지 하루오 filed Critical 샤프 가부시끼가이샤
Application granted granted Critical
Publication of KR950001157B1 publication Critical patent/KR950001157B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도와 제1b도는 본 발명의 제1실시예에 따라 반도체장치를 제조하는 방법을 나타낸 공정도.
제2a도와 제2b도는 본 발명의 제2실시예에 따라 반도체장치를 제조하는 방법을 나타낸 공정도.
제3도는 LDD(lightly doped drain) 구조를 갖는 종래의 절연게이트형 전계효과 트랜지스터의 개략적인 단면도.
제4도는 경사 이온주입에 의한 게이트중첩구조를 갖는 종래의 절연게이트형 전계효과 트랜지스터의 개략적인 단면도.
제5a도 내지 제5c도는 제3도의 LDD구조를 제조하는 종래의 방법을 나타낸 공정도.
제6a도 내지 제6c도는 제4도의 게이트중첩구조를 제조하는 종래의 방법을 나타낸 공정도.
제7a도 내지 제7g도는 본 발명의 제3실시예에 따라 CMOS장치를 제조하는 방법을 나타낸 공정도.
제8a도 내지 제8b도는 본 발명의 제4실시예에 따라 CMOS장치를 제조하는 방법을 나타낸 공정도.
제9a도 내지 제9h도는 본 발명의 제5실시예에 따라 CMOS장치를 제조하는 방법을 나타낸 공정도.
제10a도 내지 제10g도는 본 발명의 제6실시예에 따라 CMOS장치를 제조하는 방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명
9 : 게이트전극 10 : 저캐리어농도영역
11 : 절연막 12 : 측벽
13 : 소오스/드레인영역
본 발명은 반도체장치를 제조하는 방법에 관한 것으로, 구체적으로 절연게이트형 전계효과를 트랜지스터(an insulating gate type field-effect transistor)를 제조하는 방법에 관한 것이다.
반도체 직접회로에 현재활용되고 있는 절연게이트형 전계효과 트랜지스터에서 소자들이 점차 극소화(miniaturization)됨에 따라 핫캐리어(hot carrier)가 급속전계(sharp electric field)에 의해 채널(channel)방향으로 발생됨으로써 소자의 특성을 저하시키는 현상을 초래하고 있다.
소자특성의 저하를 방지할 목적으로 제3도에 나타낸 바와같이, 고전압이 가해지는 채널영역과 드레인영역간의 경계부근에 전계의 집중을 완화하기 위한 저캐리어농도(low carrier density) 영역(10)이 고캐리어농도영역인 소오스/드레인영역(13)과 게이트전극(9)아래의 채널영역 사이에 형성된 LDD(lightly doped drain)구조가 이용되거나, 제4도에 나타낸 바와같이 상기 LDD구조에서 처럼 경사이온주입(oblque ion implantation)에 의해 전계를 완화시키기 위한 캐리어농도영역(17)이 게이트 전극(16)의 하부에 형성됨으로서 게이트전극(16)과 중첩되는 게이트중첩구조(a gate overlap structure)가 이용된다.
통상, LDD구조는 제5a도 내지 제5c도에 도시된 공정순으로 제조된다.
먼저, 제5a도에서와 같이, 저농도로 이온주입을 수행함으로서 저캐리어농도영역(10)을 형성한다. 그 후, 제5b도에서와 같이, 게이트전극(9)상에 절연막(11)을 적층(depositing)하고, 이어 제5c도에서와 같이, 상기한 절연막(11)을 식각하여 게이트전극(9)의 양측면에 측벽(side wall)(12)들을 형성한다.
상기한 측벽(12)들을 마스크로 사용하여 고농도로 이온주입함으로써 고캐리어농도영역인 소오스/드레인영역(13)을 형성한다. 그 결과 게이트전극(9) 아래 위치한 채널영역과 고캐리어영역인 소오스/드레인영역(13)사이에 저캐리어농도영역(10)이 형성된다.
한편, 경사 이온주입을 이용하는 게이트중첩구조는 제6a도 내지 제6c도로 나타낸 공정순으로 제조된다.
먼저, 제6a도에서 도시된 바와같이, 경사 이온주입에 의해 저캐리어농도영역(17)을 형성한다. 그 다음 제6b도에 도시된 바와같이, 게이트전극(16)상에 졀연막(18)을 적층된다.
이어, 제6c도에 도시된 바와같이, 상기한 절연막(18)을 식각하여 게이트전극(19)의 양측면에 측벽(19)들을 형성한다.
상기한 측벽(19)들을 마스크(mask)로 사용하여 고농도로 이온주입하여 고캐리어농도영역인 소오스/드레인영역(20)를 형성함으로써 게이트전극(16)아래에 저캐리어농도영역(17)이 형성되어 게이트전극(16)과 중첩된다.
게이트중첩구조를 제조하는 방법으로서 측벽(19)들을 형성하지 않고 고농도로 이온주입하는 방법이 제안되고 있으나, 이런 방법에서는 고농도 이온주입이 수행될때 발생되는 표면손상(damage) 때문에 누설전류가 증가하게 된다. 이런 사실을 고려해 볼때 측벽(19)들을 형성하는 것이 바람직함을 알 수 있다.
LDD구조와 게이트중첩구조를 제조하는 종래의 방법은, 통상적인 구조의 절연게이트형 전계효과 트랜지스터를 제조하는 방법에 비해, 절연막을 적층하고, 그 절연막을 식각한 후, 저농도로 이온주입하는 공정들을 추가로 필요로 한다.
그 결과, 건식식각(dry etching)방법으로 절연막을 식각하는 경우에는 활성층(active layer)의 손상 및, 측벽형태의 부정확으로 인한 응력(stress) 때문에 발생되는 결함등의 문제들이 발생된다.
통상적으로 LDD구조를 가지는 CMOS(complementary metal-oxide-semiconductor)장치를 제조하는 경우에는, 먼저 기판상에 형성된 각각의 n채널의 금속산화물 반도체(NMOS)영역과, p채널금속산화물 반도체(PMOS)영역상에 폴리실리콘게이트들을 형성한다. 그후, n형 불순물과 p형 불순물을 주입함으로써 NMOS영역의 폴리실리콘게이트의 양측(opposite side)에는 n-형 영역들을 형성하고, PMOS영역의 폴리실리콘게이트의 양측에는 p-형 영역들을 형성한다.
이와같이, 각 불순물들의 이온주입이 수행될때에는 포토리소그라피가 수행되어 PMOS영역으로는 n형 불순물들이 이온주입되지 않게 되고, n형 영역으로 p형 불순물들이 이온주입되지 않는다.
그 후, 웨이퍼(waper)상에 이산화규소막(silicon dioxide : SIO4)막을 적층하고 비등방성식각(anisotropic etching)을 수행하여 각 폴리실리콘게이트들의 양측면에 이산화규소로 이루어진 한쌍의 측벽들 혹은 스페이서(spacer)들을 형성한다.
이어, 이온주입을 수행하므로써, NMOS영역에는 폴리실리콘게이트로부터 거의 측벽두께만큼 떨어진 위치에 소오스-드레인영역(n+형 영역)이 형성되고, PMOS영역에는 폴리실리콘게이트로부터 거의 측벽들의 두께만큼 떨어진 위치에 소오스-드레인영역(p+형 영역)이 형성된다.
이와같이, n+형 영역과 p+형 영역을 형성하기 위한 이온주입이 수행될때에도 상술한 n-형 영역 및 p-형 영역을 형성하기 위한 이온주입공정과 같이 포토리소그라피가 수행됨으로써 PMOS영역으로는 n형 불순물들이 주입되지 않게 되고 NMOS영역으로는 p형 불순물들이 주입되지 않게 된다.
그후에, 이온주입 때문에 생긴 표면손상을 복구하기 위하여 n-형 영역 및 p-형 영역과 n-형 영역 및 p-형 영역을 동시에 열처리(annealing)한다.
이 열처리를 표면손상을 많이 입는 n+형 영역 및 p+형 영역을 동시에 열처리(annealing)한다. 이 열처리는 표면손상을 많이 입는 n+형 영역 및 p+형 영역의 기판을 고려하여 상대적으로 강력하게 다시말해, 상대적으로 고온에서 수행된다.
그러나, 상술한 공지의 제조방법에서는 이온주입때마다 포토리소그라피 공정이 수행될 뿐만 아니라 식각에 의해 측벽이 형성되기 때문에 제조공정이 아주 복잡하다.
게다가, n+형 영역 및 p+형 영역을 고려하여 상대적으로 강력하게 열처리가 수행되기 때문에 n-형 영역 및 p-형 영역내의 불순물들이 과도하게 확산됨에 따라 숏채널효과(short channel offect)에 의해 트랜지스터의 특성이 저하된다.
따라서, 본 발명의 주된 목적은 전계를 완하하기 위한 저캐리어농도영역을 갖는 절연게이트형 전계효과 트랜지스터를 제조하되, 제조공정이 간단하고 측벽형성 때문에 생기는 문제가 없는 제조방법을 제공하는 것이다.
본 발명의 다른 중요한 목적은 LDD구조를 갖는 CMOS장치를 간단히 제조하고, 상기 LDD구조를 구성하는 n-형 영역 및 p-형 영역이 과도하게 확산되는 것을 방지하는 제조방법을 제공하는 것이다.
본 발명의 첫번째 목적을 달성하기 위하여, 전계를 완화하기 위한 저캐리어농도영역이 고캐리어농도영역인 소오스/드레인영역에 접해있는 절연게이트형 전계효과 트랜지스터를 제조하는 본 발명의 제1실시예인 제조방법은 반도체기판상에 게이트절연막과 게이트전극을 형성하는 단계와; 상기 게이트전극 및 게이트절연막상에 소정의 수직두께로 절연박막(insulating thin film)을 적층하는 단계 및 ; 상기 절연박막의 상기 수직두께 정도의 이온투입범뮈(a projected range of ions)를 갖는 주입에너지로 상기 절연박막의 상부에서 이온주입을 수행하여 소오스/드레인영역을 형성하되, 상기 이온주입이 수행될 때의 소오스/드레인영역의 가로방향확산거리(a lateral diffusion distance)와 상기 이온주입이 수행된 후의 상기 소오스/드레인영역의 가로방향 확산거리의 합(sum)보다 상기 게이트전극의 양측면상의 상기 절연박막의 수평두께가 더 크게 하는 단계를 포함한다.
절연박막은 저캐리어농도영역이 형성된 이후나 고캐리어농도영역이 형성된 이후에 형성되어도 된다. 후자의 경우에는, 절연박막이 형성된 후에 저캐리어농도영역이 형성되기 때문에 식각중단막(etching stopper films)을 갖는 스택구조(stacked structure)가 이용되는 것이 바람직하다. 이온주입에너지는 반도체기판 표면의 불순물 농도를 극대화하도록 설정하는 것이 바람직하다. 이렇게 하기 위해서는 이온투입범위가 게이트 절연막의 두께와 절연박막의 두께의 합과 같아야 한다.
한편, 식각중단막이 형성되는 경우에는 절연박막의 두께가 상기 식각중단막의 두께를 포함해야 한다. 게이트절연막의 두께는 절연박막의 수직두께에 비해 아주작기 때문에 절연박막의 수직두께만이 파라미터(parameter)로서 이용될 수 있다.
실제적으로 이용함에 있어서는 허용될 수 있는 오차를 고려하여 절연박막의 수직두께에 거의 가깝게 되도록 이온투입 영역이 설정된다.
좀더 구체적으로는, 반도체기판의 표면상에 최대불순물농도를 제공하는 주입에너지의 오차가 대략 이온투입영역의 표준편차에 달할 지라도, 반도체기판 표면상의 최대불순물 농도의 약 60% 정도는 얻을 수 있으므로 실제로 사용함에 있어서 생기는 문제는 없다.
게다가, 이 방법에서는 절연박막의 수직두께가 절연박막의 수평두께와 동일하다.
만일 절연박막의 수직두께가 절연박막의 수평두께와 다르다면 절연박막의 수평두께와 확산거리 간의 관계 및 절연박막의 수직두께와 주입에너지간의 관계를 둘다 동시에 충족시키기가 어렵게 된다.
따라서, 예를들면 감압화학증착법(reduced pressure CVD)을 이용하여 절연박막의 수직두께가 절연박막의 수평두께와 같아지도록 하는 것이 바람직하다.
본 발명에 의하면, 저캐리어농도영역을 형성하기 위한 이온주입을 수행한후, 절연박막을 적층하고 이어, 종래의 기술과는 달리 절연박막을 식각하지 않고 고캐리어농도영역을 절연박막을 식각하지 않고 고캐리어농도영역을 형성하기 위한 이온주입을 수행한다.
주입에너지 및 주입도스(dose)뿐 아니라 게이트전극의 두께 및 절연막의 두께를 적절하게 설정함으로써, 절연막을 식각하여 게이트전극의 측벽들을 형성하지 않고도 전계의 강도를 완화하기 위한 저캐리어농도영역이 형성된 전계효과 트랜지스터를 제조할 수 있게 된다.
본 발명은 NMOS는 물론 PMOS 트랜지스터의 제조에도 적용될 수 있다. 전계를 완화시키기 위한 저캐리어농도를 갖는 전계효과 트랜지스터를 제조하는 본 발명의 방법은 종래기술의 제조방법에 비해 제조공정이 간단할 뿐만 아니라, 종래기술에서 게이트전극의 측벽들의 형태 때문에 생기는 문제들을 제거할 수 있으므로 반도체소자의 탁월한 재현성(excellent reproducibility)과 제조공정의 균일성(uniformity)을 얻을 수 있다.
한편, 본 발명의 두번째 목적을 달성하기 위한 본 발명의 다른 실시예에 다른 반도체장치의 제조방법은 게이트전극을 구비한 기판상에 하부 이산화규소막과 이산화규소막에 대해 선택적으로 식각될 수 있는 물질로 이루어진 식각중단막(etching stopper film) 및 상부이산화규소막으로 이루어지는 스택(stack)을 형성하되, 상기 하부이산화규소막으로 이루어지는 상기 스택을 상기 게이트전극의 윗면과 양측면 및 상기 게이트전극 양측부위의 상기 기판의 표면이 상기 스택에 의해 피복(cover)되는 소정의 두께로 설정하는 단계와; 상기 스택을 통하여 상기 기판의 표면에 대해 충분히 수직하게 이온주입을 수행하여 각각 소오스영역 및 드레인영역으로 작용하는 n+형 영역들의 쌍이나 p+형 영역들의 쌍을 상기 게이트전극의 양측으로 상기 게이트전극으로부터 거의 스택 두께의 거리만큼 떨어진 위치에 형성하는 단계와; 상기 식각중단막까지 상기 상부이산화규소막을 식각하는 단계 및 ; 상기 기판의 표면에 대해 충분히 수직하게 또는 경사지게 부가적인 이온주입을 수행하여 상기 게이트전극에 인접한 상기 n+형 영역들이나 상기 p+형 영역들의 그부분에 n형 영역이나 p-형 영역을 형성하는 단계를 포함한다.
더불어 이와같은 방법은 상기 기판의 표면에 경사지게 이온주입을 수행하여 상기 n-형 영역이나 p-형 영역과는 반대로 전도형인 환형 영역(halo region)을 형성하여 상기 환형 영역이 상기 n-형 영역 또는 p-형 영역을 감싸게 하는 단계를 추가로 포함하는 것이 바람직하다.
본 발명에서 예를 들면, CMOS장치는 다음과 같이 제조된다.
먼저, 게이트전극을 갖는 기판상에 하부이산화규소막과 이산화규소막이 선택적으로 식각될 수 있게 하는 물질로 이루어진 식각중단막 및 상부 이산화규소막으로 이루어지는 스택을 형성하되, 게이트전극의 상면과 양측면들 및 게이트전극양측의 기판표면부가 상기 스택에 의해 피복되는 소정의 두께로 형성한다. 그런후, 포토리소그라피를 수행하여, 예를들면 PMOS영역을 포토레지스트로 피복한다.
이런 상태에서, 기판표면에 대해 충분히 수직하게 이온주입을 수행하는 경우, 소오스 영역 및 드레인영역으로 작용하는 한쌍의 n+형 영역들을 게이트전극 양측으로부터 상기 스택의 두께정도 떨어진 위치에 형성시키게 된다.
이어서, 상기한 포토레지스트를 마스크로 사용하여 식각함으로써 NMOS영역내에 있는 상부이산화규소막을 제거한다.
이때, 식각중단막은 소위 에칭스토퍼(etching stopper)역활을 함으로써, 식각중단막 아래에 있는 하부이산화규소막과 이어지는 다른 부분들을 보호하게 된다.
그후, 예를들면 포토리스그라피를 수행하여 NMOS영역을 포토레지스트로 피복한다.
그후, 상기 스택을 통하여 기판표면에 대해 충분히 수직하게 이온주입을 수행하므로써 각각 소오스영역 및 드레인영역으로 작용하는 한쌍의 p+형 영역들을 게이트전극의 양측으로 이 게이트 전극으로부터 거의 스택의 두께 만큼 떨어진 위치의 NMOS영역에 형성한다. 이 단계에서, 열처리를 수행하여 이온주입으로 인해 n+형 영역들 및 p+형 영역들이 입은 표면손상을 복구한다.
이때, LDD구조를 구성하는 n-형 영역들과 p-형 영역들이 아직 형성되지 않았기 때문에 이 열처리는 상대적으로 강력하게 수행되더라도 문제가 생기지 않는다.
이어서, 포토레지스트를 제거하고 난후, PMOS 영역내에 남아있는 상부이산화규소막을 마스크로 사용하여 기판의 표면에 대해 충분히 수직하게 혹은 경사지게 이온주입을 수행함으로써 게이트 전극에 인접한 n+형 영역들의 끝부분에 n-형 영역들을 형성한다.
이때, 상술한 바와같이 상부이산화규소막이 마스크로서 사용되기 때문에 포토리소그라피 공정이 필요없다. 필요없다면, PMOS영역에 남아있는 상부이산화규소막을 제거한 후 NMOS영역을 포토레지스트로 피복한다.
이런 상태에서 기판에 대해 충분히 수직으로 혹은 경사지게 이온주입을 수행하는 경우에는 게이트전극에 인접하는 p+형 영역들의 끝부분에 p-형 영역이 형성된다. 이 단계에서 n-형 영역들 및 p-형 영역들에 대한 일처리를 수행한다.
이때는 n+형 영역들 및 p+형 영역들에 대한 열처리가 이미 수행완료된 상태이기 때문에 상대적으로 낮은 온도에서 이 열처리를 수행한다.
따라서, n-형 영역들 및 p-형 영역들에서 불순물들이 과도하게 확산되는 것을 방지할 수 있으므로 트랜지스터의 숏채널 특성을 개선하는 효과가 있다.
상기한 바와같이, 본 발명이 리소그라피와 조합하므로 NMOS영역 및 PMOS영역에 보다 쉽게 제조할 수 있다.
게다가 n+형 영역들 및 p+형 영역들에 대한 열처리의 수행이 완료된 후에 n-형 영역들 및 p-형 영역들에 대한 열처리가 수행되기 때문에 n-형 영역들 및 p-형 영역들에서 불순물들이 과도하게 확산되는 것을 방지할 수 있다. 기판의 표면에 대해 경사지게 이온주입을 수행하게 되는 경우에는 n-형 영역이나 p-형 영역과는 반대로 전도형인 원형 영역을 형성하게 되어 n-형 영역이나 p-형 영역을 감싸게 함으로써 드레인단자에 바이어스(bias)가 인가될 때 공핍영역의 확장을 억제할 수 있다.
따라서, 트랜지스터의 숏채널 특성을 더욱 개선할 수 있게 되어 CMOS장치를 극소화시킬 수 있다.
이제부터 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
첨부된 제1a도와 제1b도는 본 발명의 제1실시예에 의한 LDD구조의 절연게이트형 전계효과 트랜지스터의 제조공정을 나타낸 것이다.
제1a도에 나타낸 바와같이, 먼저 잘 알려진 방법으로 게이트절연막(2)과 n-폴리실리콘게이트 전극(3)을 형성한다.
그런 다음, 상기 게이트전극(3)을 마스크로 사용하여 40 내지 50KeV의 주입에너지, 1×1013내지 5×1013cm2의 도스로31p+의 이온주입을 수행하여 게이트전극부근에 n-영역(4)을 형성한다.
또한, 이온주입전에 열산화(thermal oxidation)방법이나 CVD방법으로 얇은 절연막을 형성함으로써 그 절연막이 이온주입시 게이트전극(3)과, n-영역(4)의 보호막(rotective film) 혹은 격리막(offset film)으로서 작용하도록 할 수도 있다. 이온주입은 기판(1)의 위치를 고정하여 수행되거나, 이온주입되는 부분의 주입도스에 따라 기판(1)의 소정회전값으로 360°를 나누어 얻어지는 각도로, 도스가 이온주입되는 부분으로 균등하게 분배되는 간헐이온주입(intermittent implantation)에 의해 수행된다.
이온투입범위가 게이트절연막(2)의 두께에 비해 충분히 크다면 주입에너지는 상기한 값에 한정되지 않는다. 또한, 상기한 도스가 고캐리어농도영역을 형성하는데 필요한 도스보다 훨씬 작다면 그 도스 또한 상기한 값에 한정되지 않는다.
31p+이온 대신75As+혹은122Sb+을 사용하여도 된다. 그 다음에 제1b도에 나타낸 바와같이 감압화학증착(reduced pressure CVD)방법으로 게이트절연막(2)과 게이트전극(3)상에 500 내지 1000Å의 수직두께(t1)로 절연막(5)을 적층한다.
이어, 게이트전극(3) 및 상기 절연막(5)을 마스크로 사용하고 80 내지 180KeV의 주입에너지와 3×1015내지 5×1015/cm2의 도스에서75As+를 이온주입을 수행하여, n+소오스/드레인영역(6)을 형성시킨다. 절연막(5)으로 SiO2, SiN 등이 사용된다.
n+이온주입시 n+영역(6)을 게이트전극(3)의 모서리로부터 이격(offsetting)시키기 위해 절연막(5)을 증착함으로써 n+영역(6)이 n-영역(4)으로부터 분리된다. 게이트전극(3)의 양측면 절연막(5)의 수평두께(t2)는 바로 이격거리(offset amount)에 해당한다.
이 수평두께(t2)는 다음에 이어지는 열처리공정에서의 n+영역(6)의 가로방향 확산거리(D)와 n+영역(6)이 게이트전극(3)과 중첩되지 않는 이온주입시간에서 n+영역(6)의 가로방향 확산거리(△Rt)의 합 보다 크도록 설정된다.
n+영역(6)이 게이트전극(3)과 중첩되면 그 n+영역(6)에 정방향으로 바이어스가 가해질때 이 n+영역 표면상의 게이트전극(3)과 관련있는 공핍층(depletion layer)에 밴드간 장벽통과전류(band-to-band tunneling current)가 발생된다.
이 장벽통과전류(tunnel current)는 트랜지스터의 누설전류(leakage current)가 될 뿐만 아니라 트랜지스터의 수명을 단축시키게 되기 때문에, 절연막(5)의 수평두께(t2)는 반드시 상술한대로 설정되어야 한다.
소자의 극소화에 부응하여 접합깊이(junction depth)의 감소가 요구되기 때문에, 고농도 이온주입후의 열처리조건은 단시간(shorter period) 및 저온(lower temperature)으로 바뀐다. 그렇게 열처리 조건을 변경시킴으로써 가로방향 확산거리(D)가 증가하게 된다.
따라서, 절연막(5)의 수평두께(t2)는 줄어들게 되어 거의 상기한 값에 가까워진다. 주입에너지는 n+이온의 투입범위가 상기한 절연막(5)의 수직두께(t1)의 값에 거의 가깝게 되도록 설정하여, 종래 기술에서 처럼 절연막(5)을 식각하지 않고도 Si표면의 n+농도가 충분히 높아지도록 한다.
만일 절연막(5)의 수직두께(t1)가 절연막(5)의 수평두께(t2)와 다르다면, 절연막(5)의 수평두께(t2)와 n+영역의 가로방향 확산거리(D 와 △Rt)간의 관계와, 절연막(5)의 수직두께(t1)와 주입에너지와의 관계 둘다를 동시에 만족시키기가 어렵게 된다.
따라서, 예를들어 감압화학증착법을 이용하여 절연막(5)의 수직두께(t1)가 실제로 절연막(5)의 수평두께(t2)와 같게 되도록 하는 것이 바람직하다.
절연막(5)의 수평두께가 줄어들게 된다면 상술한 바와같은 특별한 고주입에너지를 사용할 필요가 없이 이온주입이 수행될 수 있다.
게이트전극 (3)부위에서 그 게이트전극(3)의 양측면을 덮고 있는 절연막(5)은 이온주입에 대비하여 게이트전극(3)의 두께보다 큰 유효막두께(effective film thickness)를 갖는다.
따라서, 게이트전극(3)의 막두께를 주입되는 이온들의 투입범위보다 충분히 높게되면 n+이온이 실리콘기판(1)으로 주입되기 어렵다. 따라서, 절연막(5)은 n+층을 이격시키는 역할을 수행할 수 있게 된다.
그 결과, 종래의 기술과는 달리, 절연막(5)을 식각하여 측벽을 형성할 필요없이 게이트전극(3)아래 위치한 채널영역과 n+소오스/드레인영역(6)사이에 n-영역(4)이 형성된 LDD구조를 얻을 수 있다.
다음의 표 1은 본 발명에 따라 제조된 트랜지스터의 특성을 나타낸 것인데, 종래의 LDD구조 트랜지스터의 특성과 거의 동일함을 알 수 있다.
[표 1]
W=10.0㎛, Vd=3.3V
제2a도와 제2b도는 본 발명의 제2실시예에 따라 경사이온 주입에 의한 게이트중첩 LDD구조를 갖는 절연게이트형 전계효과트랜지스터를 제조하는 공정을 나타낸 것이다.
먼저, 제2a도에 나타낸 바와같이, 실리콘기판(1)상에 공지된 방법으로 게이트절연막(2)과 n+폴리실리콘게이트전극(3)을 형성한다.
그 다음 상기 게이트전극(3)을 마스크로 사용하여 40 내지 80KeV의 주입에너지와 1×1013내지 10×10131cm3의 도스로31p+를 경사지게 주입하여 게이트전극(3)의 하부에 n-영역(4)이 형성되어 게이트전극(3)과 중첩되게 한다.
제1실시예에서와 같이, 이온주입전에 열산화방법이나 화학증착(CVD)방법으로 얇은 절연막(5)을 형성하여 게이트전극(3)과 n-영역(4)의 주입보호막 혹은 격리막으로 사용할 수도 있다. n-영역(4)은 소오스 및 드레인영역들에 균일하게 형성되어야 하므로, 이온주입시에는 기판(1)이 고정된 위치에 있게 하는 것은 바람직하지 못하다.
그 이유는 소오스 및 드레인영역들에 대한 이온주입이 적어도 2번은 수행되어야 하기 때문이다.
따라서, 기판(1)을 회전시키면서 이온주입을 수행하거나, 이온주입되는 부분의 도스에 따라서, 기판(1)의 소정 회전값으로 360°를 나누어 얻어지는 각도로, 도스가 이온주입되는 부분으로 균등하게 분배되는 간헐이온주입(intermittent implantation)방법이 이용될 수 있다. n_영역(4)이 게이트전극(3)의 하부에 형성되어 게이트전극(3)과 중첩되기 때문에 제3a도에 나타낸 주입각도(1θ)는 30°내지 60°정도로 커야한다.
이온투입범위가 1/cosθ와 절연막(2)의 두께의 곱보다 충분히 크게되는 경우에는 주입에너지가 상기한 주입에너지 값에 한정되지 않는다.
또한 1/cosθ와 도스의 곱이 고캐리어농도 영역을 형성하기 위한 도스 보다 훨씬 작으면, 이온주입시의 도스 또한 상기한 도스값에 한정되지 않는다. 주입되는 이온31p+대신에75As+나122Sb+를 사용할 수도 있다. 이어서, 제2b도에 나타낸 바와같이, 500 내지 1000Å의 두께로 절연막(5)을 적층한다.
그 다음, 게이트전극(3)과 절연막(5)을 마스크로 사용하여 80 내지 180KeV의 주입에너지와 3×1015내지 5×10151cm2의 도스로75As+를 주입함으로써 n+소오스/드레인 영역을 형성한다. 상기 절연막(5)으로는 SiO2나 SiN등을 사용할 수 있다.
상기 절연막(5)의 두께는 제1실시예에서 설명한 바와 동일한 방법으로 결정된다.
결과적으로 n-영역(4)이 게이트전극(3)의 하부에 제공되어 게이트전극(3)과 중첩되는 게이트중첩구조가 절연막(5)을 식각하여 게이트전극(3)상에 측벽을 형성하는 종래의 기술과는 달리 측벽을 형성할 필요없이 경사이온주입에 의해 얻어진다.
전술한 설명에서 명백히 알 수 있듯이, 본 발명의 제1실시예 및 제2실시예의 제조방법들에 의하면, 종래의 기술과는 달리, 절연막을 식각하여 게이트전극상에 측벽들을 형성하지 않고도 전계를 완화시키기 위한 저캐리어 농도영역을 갖는 절연게이트형 전계효과트랜지스터를 제조할 수 있다.
따라서, 본 발명의 제1실시예 및 제2실시예의 제조방법에 의하면, 상술한 구조의 트랜지스터를 이용하는 직접회로의 생산공정이 간단해짐으로써 집적회로의 생산비를 줄일 수 있을 뿐만 아니라, 측벽형성으로 인하여 야기되는 문제들을 해소할 수 있으며, 뛰어난 재현성과 균일성을 갖게되어 집적회로 제조공정의 안정화가 이루어진다.
제7a도 내지 제7g도는 본 발명의 제3실시예에 의한 CMOS장치의 제조방법을 공정별로 나타낸 도면이다. CMOS장치는 게이트-드레인 중첩 LDD(gate-drain overlapped LDD : GOLD) 구조를 갖는 NMOS영역과 LDD구조를 갖지 않는 PMOS영역을 포함한다. 제7a도 내지 제7g도에서, 도면의 왼쪽절반 부분은 NMOS영역, 오른쪽 절반부분은 PMOS영역을 각각 타나내고 있다.
먼저, 제7a도에 나타낸 바와같이, 공지된 방법으로 실리콘기판(51)상에 필드산화막(52)과 게이트산화막(53) 및 폴리실리콘 게이트전극(54)을 형성한다.
그후, 하부 이산화규소막(55)과 폴리실리콘막(식각중단막 : 56) 및 상부 이산화규소막(57)을 순차로 적층하여 이들막(55 내지 57)로 이루어진 소정두께를 갖는 스택(stack)을 형성한다.
이어, 제7b도에 나타낸 바와같이 포토리소그라피를 수행하여 PMOS영역을 포토레지스트(R1)로 피복한다. 이 상태에서, 하부 이산화규소막(55)과 폴리실리콘막(56) 및 상부 이산화규소막(57)을 통하여 기판(51)의 표면에 대해 수직으로 n형 불순물들이 충분히 주입되는 경우에, NMOS영역의 게이트전극(54) 양측으로 각각 소오스영역 및 드레인 영역으로 작용하는 n+형 영역(59)이 형성되며, 이 n+영역은 참조번호 55 내지 57로 나타낸 막들로 이루어진 스택의 두께정도의 거리로 게이트전극(54)으로부터 떨어져 형성된다.
그후, 제7c도에 나타낸 바와같이, 상부이산화규소막(57)중 NMOS영역에 속하는 부분을 불화수소(HF)용액으로 습식 식각한다.
반면에, 상부 이산화규소(57)중 PMOS영역에 속하는 나머지 부분은 포토레지스트(R1)에 의해 불홀된다.
이때, 폴리실리콘막(56)은 식각중단막으로 작용함으로써 하부 이산화규소막(55)과 이하 부이산화규소막(55)아래에 연속되는 부분들을 보호하게 된다. 포토레지스트(R1)가 제거된 후에 이 웨이퍼는 이온주입 때문에 생긴 표면손상을 복구하기 위하여 상대적으로 높은 온도에서 열처리된다.
이런 열처리가 필요한 경우에는 이후에 설명될 p+형 영역(60)을 형성한 후에 이 열처리를 수행하면 된다.
다음은, 제7d도에 나타낸 바와같이, 포토리소그라피를 수행하여 NMOS영역을 포토레지스트(R2)로 피복한다.
이 상태에서 P형 불순물들이 주입되는 경우 PMOS영역의 게이트전극(54)의 양측에 각각 소오스영역 및 드레인영역으로 작용하는 P+형 영역들(60)이 형성된다. 이 P+형 영역들(60)은 게이트전극(54)로 부터 참조번호 55 내지 57로 나타낸 막들로 이루어진 스택의 두께와 거의 같은 정도의 거리로 떨어져 형성된다. 포토레지스트(R2)를 제거한 후에 P-형 영역(60)에 대한 열처리를 수행한다. LDD구조를 구성하는 n-형 영역들이 아직 형성되지 않았기 때문에 상대적으로 높은 온도에서 P+형 영역들(60)을 열처리 하더라도 문제가 생기지 않는다.
이어서, 제7e도에 나타낸 바와같이, 회전수를 이용하여 n형 불순물들을 경사지게 즉, 기판(51)의 표면에 대하여 큰 입사각으로 주입한다.
이와 같은 이온주입에 의해 n-형 영역들(61)이 게이트전극(54)에 인접한 n+형 영역들(59)의 끝부분에 형성되어 게이트전극(4) 바로아래 위치함으로써 GOLD구조가 형성된다.
이때, PMOS영역에 남아있는 상부이산화규소막(57)을 이온주입에 대한 마스크로서 사용한다.
따라서, 종래의 기술과 비교할때 포토리소그래피 공정이 필요없게 된다.
n형 불순물을 기판(51)의 표면에 충분히 수직에 가깝게 즉, 작은 입사각으로 주입하게 되면 단순 LDD구조만을 얻게된다. 그 후에, 제7f도에 나타낸 바와같이 상부 이산화규소막(57)중 PMOS영역에 속하는 부분을 제거할 때, 이온주입 때문에 생긴 n-형 영역(61)의 표면손상을 복구할 뿐만 아니라 도우펀트(dopant)를 활성화 시키기 위한 열처리를 수행한다. 이때, n+형 영역들(59) 및 p+형 영역들(60)에 대한 열처리 공정들이 완료되었기 때문에, 이 열처리는 상대적으로 남은 온도에서 수행될 수 있다.
따라서, n-형 영역들(61)에서 불순물들이 과도하게 확산되는 것을 방지할 수 있다. 이 열처리 공정전이나 후에 제7g도에 나타낸 바와같이 폴리실리콘막(56)을 제거한다.
제8a도 내지 제8b도는 본 발명의 제4실시예에 의한 CMOS장치를 제조하는 방법을 공정별로 나타낸 도면이다. CMOS장치는 GOLD구조를 갖는 NMOS영역과 LDD구조를 갖는 PMOS영역을 포함한다. 제8a도 내지 제8d도는 제7a도 내지 d도와 동일하기 때문에 그 부분에 대한 설명은 생략한다.
각각 소오스 영역 및 드레인영역으로서 작용하는 n+형 영역들(59)과 각각 소오스영역 및 드레인영역으로서 작용하는 p+형 영역들(60)에 대한 열처리 공정들은 동시에 수행되도록 하거나 각각 별도로 분리하여 수행되도록 해도 된다.
제8a도 내지 제8d도에 나타낸 공정들이 완료된 후에, 이어, 제8e도에 나타낸 바와같이, 기판(51)의 표면에 대해 경사지게 n형 불순물을 주입하는 경우 n-형 영역들(61)이 게이트전극(54)에 인접한 n+한 영역들(59)의 양쪽 끝 부분에 형성되어 게이트전극(54)바로 아래에 위치하게 됨으로써 GOLD구조가 형성된다.
이때, 본 발명의 제3실시예에서와 동일하게 상부 이산화규소막(57)중 PMOS영역에 있는 나머지 부분을 이온주입에 대한 마스크로서 사용한다. 따라서, 종래 방법과는 달리 포토리소그라피 공정이 별도로 필요없다.
한편, 기판(51)의 표면에 대해 거의 수직으로 n형 불순물들을 주입하면 단순 LDD 구조를 얻을 수도 있다.
그후, 제8f도에 나타낸 바와같이, 상부 이산화규소막(57)중 PMOS영역에 남아있는 부분을 제거하고 NMOS영역을 포토레지스트(R3)로 피복한다.
이 상태에서 기판(51)의 표면에 대해 충분히 수직되게 p형 불순물들을 주입하면 P+형 영역들(60)의 양쪽 끝부분에 p-형 영역들(62)이 형성되어 LDD구조를 얻게된다.
그후에는 제8g도에 나타낸 바와같이, 포토레지스트(R3)를 제거한 후 열처리를 수행하여 이온주입때문에 n_형 영역들(61) 및 p_형 영역들(62)의 표면손상을 복구한다. n+형 영역들(59)과 p+형 영역들(62)에 대한 열처리 공정들이 완료된 상태이기 때문에, 이 열처리는 제3실시예에서와 같은 방법으로 상대적으로 저온에서 수행한다.
그 결과, n-형 영역들(61)과 p-형 영역들(62)에서 불순물들이 과도하게 확산되는 것을 방지할 수 있다. 끝으로, 제8h도에 나타낸 바와같이 폴리실리콘막(56)을 제거한다.
제9a도 내지 제9h도는 본 발명의 제5실시예에 의한 CMOS장치를 제조하는 방법을 공정별로 나타낸 도면이다.
본 발명의 제5실시예에 의한 CMOS장치는 GOLD구조를 갖는 NMOS영역과 LDD구조를 갖는 PMOS영역을 포함한다. 제9a도 내지 제9c도에 나타낸 공정들은 제7a도내지 제7c도에 나타낸 공정들과 동일하기 때문에 그에 대한 설명을 여기서는 생략한다.
제9a도 내지 제9c도에 나타낸 공정들이 완료된 후에는 제9d도에 나타낸 바와같이, 기판(51)의 표면에 대하여 경사지게 n형 불순물들을 주입하여 게이트전극(54)에 인접한 n+형 영역들(59)의 양쪽 끝부분에 n-형 영역들(61)이 형성되게 하여 게이트전극(54)바로 밑에 위치하게 함으로서 GOLD구조를 얻게된다.
이어, 제9e도에 나타낸 바와같이 NMOS영역을 포토레지스트(R2)로 피복한다. 기판(51)의 표면에 거의 수직하게 p형 불순물들을 주입하면, PMOS영역내의 게이트전극(54)의 양측에 p+형 영역들(60)이 형성되며 이 p+형 영역들(60)는 게이트전극(54)으로부터 참조번호 55 내지 57로 이루어지는 스택의 두께정도의 거리에 형성된다.
그후에 제9f도에 나타낸 바와같이, 상부 이산화규소막(57)중 PMOS영역에 남아있는 부분을 제거한다. 이 상태에서 기판(51)의 표면에 대해 거의 수직으로 p형 불순물들을 주입하는 경우에는 게이트전극(54)에 인접한 p+형 영역들(60)의 양끝부분에 p-형 영역들(62)이 형성된다.
나아가, 제9g도에 나타낸 바와같이, 포토레지스트(R2)를 제거한 후 저온으로 열처리함으로써 이온주입 때문에 생긴 n-형 영역들(61) 및 p-형 영역들(62)의 손상을 복구한다. 제3및 제4실시예에서와 동일한 방법으로 n-형 영역들(61) 및 p-형 영역들(62)내의 불순물들이 과도하게 확산되는 것을 방지할 수 있게 됨으로써 트랜지스터의 숏 채널특성(Short channel characteristics)을 개선할 수 있다.
마지막으로, 제9h도에 나타낸 바와같이 폴리실리콘막(56)을 제거한다. 제10a내지 제10g도는 본 발명의 제6실시예에 의한 CMOS장치를 제조하는 방법을 공정별로 나타낸 것이다.
본 발명의 제6실시예에 의한 CMOS장치는 이중장치(double implanted : DI)·GOLD 구조나 환형주입(halo-implanted)GOLD구조를 갖는 NMOS영역과 LDD구조를 갖는 PMOS영역을 포함한다.
제10a도 내지 제10e도에 나타낸 공정들은 제4실시예인 제8a도내지 제8e도에 나타낸 공정들과 동일하기 때문에 그에 대한 설명은 생략한다. 제10a도내지 제10e도의 공정들이 완료된 후에는 제10f도에 나타낸 바와같이 기판(51)의 표면에 대하여 경사지게 p형 불순물들을 이온주입한다.
이때, NMOS영역내의 게이트전극(54)의 측벽들의 두께가 PMOS영역내의 측벽들의 두께와 다르기 때문에 다시말하면, PMOS영역내의 게이트전극(54)의 측벽들의 두께가 NMOS영역내의 측벽들의 두께보다 상부 이산화규소막(57)정도 더 크기 때문에 PMOS영역에서는 게이트전극(54)에 인접한 p+형 영역들(60)의 양측 끝부분에 p-형 영역들(62)이 형성될 수 있을 뿐만 아니라, NMOS영역에서는 n-형 영역들(61)을 에워싸는 p-형 환형 영역들(63)이 형성될 수 있다. p-형 환형영역들(63)이 공핍영역의 확장을 억제함에 따라 트랜지스터의 숏채널특성을 보다 개선할 수 있게 된다. 그 결과, CMOS 장치가 최소화될 수 있다.
마지막으로, 제10g도에 나타낸 바와같이, PMOS영역에 남아있는 상부 이산화규소막(57)과, NMOS영역 및 PMOS영역의 전표면에 있는 폴리실리콘막(56)을 제거한다.
상기한 제3실시예 내지 제6실시예에서, 폴리실리콘(56)은 식각중단막으로 사용되지만 질화규소막과 같은 다른막으로 대치될 수도 있다.
이 경우에, 질화규소막은 전기적인 절연성을 띄기 때문에, 최종 공정에서 그 질화규소막을 제거하지 않고 남겨두어도 된다. 식각중단막이 질화규소막으로 형성되는 경우에는 참조번호 55와 56으로 나타낸 막들이 질화규소(SiN)로 이루어진 단일층으로 대치해도 된다.
앞서 설명한 바에서 알수 있듯이 본 발명의 제3실시예 내지 제6실시예에 의해 제조방법들이 포토리소그라피와 조합하여 NMOS영역 및 PMOS영역에 적용되는 경우에 LDD 구조를 갖는 CMOS장치를 보다 쉽게 제조할 수 있다.
더우기, 본 발명의 제3실시예 내지 제6실시예에 따르면, n+형 영역들 및 n+형 영역들에 대한 열처리공정이 완료된 후에 n-형 영역들 및 n-형 영역들에 대한 열처리를 수행할 수 있기 때문에 n-형 영역들 및 p-형 영역들 내의 불순물들이 과도하게 확산되는 것을 방지할 수 있어 트랜지스터의 숏채널 특성을 개선할 수 있다. 기판의 표면에 대하여 경사지게 이온을 주입합으로써, n-형 영역들 혹은 p-형 영역들과는 반대인 전도형이며 상기 n-형 영역들 혹은 상기 p-형 영역들을 감싸는 환형영역들을 형성하는 경우에는 드레인 단자에 바이어스를 인가할 때 공핍영역의 확장이 억제된다.
그 결과, 트랜지스터의 숏채널 특성은 보다 개선될 수 있으므로 CMOS장치의 크기를 극소화 시킬 수 있다. 비록 본 발명이 첨부된 도면에 나타낸 실시예를 통해서만 상세히 설명되었다 하더라도, 본 발명이 속하는 기술분야의 통상전문가들에게는 다양한 변화와 개량이 있을 수 있다는 것이 자명함을 주지해야 한다.
따라서, 기타 변경 및 개량이 본 발명의 범위를 벗어나지 않는다면 그 변경 및 개량도 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. 전계를 완화시키기 위한 저캐리어 농도영역(4)이 고캐리어농도영역인 소오스/드레인 영역(6)에 인접하는 절연게이트형 전계효과 트랜지스터 반도체 장치를 제조하는 방법에 있어서; 반도체기판(1)상에 게이트절연막(2)과 게이트전극(3)을 형성하는 단계와; 상기 게이트전극(3) 및 상기 게이트절연막(2)상에 절연박막(5)을 수직두께 t1까지 적층하는 단계 및; 상기 절연박막(5)의 상기 수직두께(t1)와 거의 동일한 이온투입범위를 갖게하는 주입에너지에서 상기 절연박막(5)위에서부터 이온주입을 수행하여 상기 소오스/드레인영역(6)을 형성하되, 상기 이온주입이 수행될 때의 상기 소오스/드레인영역(6)의 가로방향 확산거리(△Rt)와, 상기 이온주입이 수행된 후의 상기 소오스/드레인 영역(6)의 가로방향확산거리(D)의 합 보다 상기 게이트전극(3) 양측면 상의 상기 절연박막(5)의 수평두께 t2가 더 크게하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 절연박막(5)의 상기 수직두께(t1)는 상기 절연박막(5)의 상기 수평두께(t2)와 동일한 것을 특징으로 하는 반도체장치의 제조방법.
  3. 전계를 완화시키기 위한 저캐리어 농도영역(4)이 고캐리어 농도영역인 소오스/드레인영역(6)에 인접하는 절연게이트형 전계효과 트랜지스터 반도체장치를 제조하는 방법에 있어서; 실리콘기판(1)상에 게이트절연막(2)과 게이트전극(3)을 순차로 형성하는 단계와; 상기 게이트전극(3)을 마스크로 사용하고, 상기 게이트절연막(2)보다 더 큰 이온투입범위를 갖게하는 가속에너지와, 상기 소오스/드레인 영역(6)을 형성하기 위한 소정의 도스보다 충분히 작은 도스에서 이온주입을 수행하여, 상기 실리콘기판(1)내에 상기 저캐리어농도영역(4)을 형성하는 단계와; 상기 게이트전극(3)과 상기 게이트절연막(2)상에 절연박막(5)을 수직두께 t1까지 적층하는 단계와; 상기 절연박막(5)의 상기 수직두께(t1)와 거의 동일한 이온투입범위를 갖게하는 주입에너지에서 부가적인 이온주입을 수행하여, 상기 소오스/드레인영역(6)을 형성하는 단계 및; 열처리를 수행하되, 상기 부가적인 이온주입시의 상기 소오스/드레인 영역(6)의 가로방향 확산거리(△Rt)와 상기 열처리후의 상기 소오스/드레인 영역(6)의 가로방향 확산거리(D)의 합 보다 상기 게이트전극(3) 양측면상의 상기 절연박막(5)의 수평두께 t2가 더 크게하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 게이트전극(54)을 구비한 기판(51)상에 하부 이산화규소막(55)과, 이산화규소막에 대해 선택적으로 식각될 수 있는 물질로 이루어진 식각중단막(56) 및, 상부 이산화규소막(57)으로 구성된 스택을 형성하되, 상기 게이트전극(54)의 상면과 양측면들 및 상기 게이트전극(54)양측부위의 상기 기판(51)의 표면부분이 상기 스택에 의해 피복되게 하는 소정의 두께로 상기 하부이산화규소막(55)과 상기 식각중단막(56) 및 상기 상부 이산화규소막(57)으로 구성된 상기 스택을 설정하는 단계와; 상기 스택을 통하여 상기 기판(51)의 표면에 대해 충분히 수직하게 이온주입을 수행하여, 상기 게이트전극(54)의 양측으로 상기 게이트전극(54)으로 부터 거의 스택의 두께만큼의 거리를 두구 떨어진 위치에 각각 소오스영역 및 드레인영역으로 작용하는 n+형 영역들(59)쌍이나 p+형 영역들(60)의 쌍을 형성하는 단계와; 상기 식각중단막(56)까지 상기 상부이산화규소막(57)을 식각하는 단계 및 ; 상기 기판(51)의 표면에 대해 충분히 수직하게 또는 경사지게 부가적인 이온주입을 수행하여, 상기 게이트전극(54)에 인접한 상기 n+형 영역들(59) 혹은 상기 p+형 영역들(60)의 끝부분에 n-형 영역(59) 혹은 p-형 영역(62)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 기판(51)의 표면에 경사지게 이온주입을 수행하여 상기 n+형 영역(61) 혹은 p+형 영역(62)과는 반대로 전도형인 환형영역(63)을 형성하되, 상기 환형영역(63)이 상기 n-형 영역(61)혹은 p-형 영역(62)을 감싸게 하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019920000488A 1991-01-16 1992-01-15 반도체장치의 제조방법 KR950001157B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP91-023658 1991-01-16
JP02365891A JP3480500B2 (ja) 1991-01-16 1991-01-16 半導体素子形成方法
JP3180905A JP2723697B2 (ja) 1991-07-22 1991-07-22 半導体装置の製造方法
JP91-180905 1991-07-22

Publications (1)

Publication Number Publication Date
KR950001157B1 true KR950001157B1 (ko) 1995-02-11

Family

ID=26361062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920000488A KR950001157B1 (ko) 1991-01-16 1992-01-15 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US5166087A (ko)
EP (1) EP0495650B1 (ko)
KR (1) KR950001157B1 (ko)
DE (1) DE69215547T2 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5348900A (en) * 1991-10-11 1994-09-20 Sharp Kabushiki Kaisha Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen
TW201848B (ko) * 1991-11-08 1993-03-11 Advanced Micro Devices Inc
US5532176A (en) * 1992-04-17 1996-07-02 Nippondenso Co., Ltd. Process for fabricating a complementary MIS transistor
JP2953897B2 (ja) * 1992-08-10 1999-09-27 シャープ株式会社 半導体装置の製造方法
US5409847A (en) * 1993-10-27 1995-04-25 Matsushita Electric Industrial Co., Ltd. Manufacturing method of CMOS transistor in which heat treatment at higher temperature is done prior to heat treatment at low temperature
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
DE4415568C2 (de) * 1994-05-03 1996-03-07 Siemens Ag Herstellungsverfahren für MOSFETs mit LDD
EP0797842A1 (en) * 1994-12-16 1997-10-01 Advanced Micro Devices, Inc. A method of fabricating ldd mos transistors utilizing high energy ion implant through an oxide layer
US5512506A (en) * 1995-04-06 1996-04-30 Advanced Micro Devices, Inc. Lightly doped drain profile optimization with high energy implants
US5747852A (en) * 1995-05-26 1998-05-05 Advanced Micro Devices, Inc. LDD MOS transistor with improved uniformity and controllability of alignment
KR970004074A (ko) * 1995-06-05 1997-01-29 빈센트 비. 인그라시아 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법
US6004854A (en) 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
US5585299A (en) * 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
JPH1084045A (ja) * 1996-09-06 1998-03-31 Matsushita Electron Corp 半導体集積回路装置およびその製造方法
US5650341A (en) * 1996-10-03 1997-07-22 Mosel Vitelic Inc. Process for fabricating CMOS Device
US5834355A (en) * 1996-12-31 1998-11-10 Intel Corporation Method for implanting halo structures using removable spacer
KR100234894B1 (ko) * 1997-05-12 1999-12-15 구본준 비정질 실리콘층의 결정화 방법 및 이를 사용한 박막트랜지스터 의 제조방법
US6472281B2 (en) 1998-02-03 2002-10-29 Matsushita Electronics Corporation Method for fabricating semiconductor device using a CVD insulator film
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
US6624035B1 (en) * 2000-03-13 2003-09-23 Advanced Micro Devices, Inc. Method of forming a hard mask for halo implants
US6391733B1 (en) * 2001-05-04 2002-05-21 Advanced Micro Devices, Inc. Method of doping semiconductor devices through a layer of dielectric material
US6955958B2 (en) * 2002-12-30 2005-10-18 Dongbuanam Semiconductor, Inc. Method of manufacturing a semiconductor device
KR100913323B1 (ko) * 2002-12-30 2009-08-20 동부일렉트로닉스 주식회사 반도체 장치의 트렌지스터 형성 방법
KR100505676B1 (ko) * 2003-03-10 2005-08-03 삼성전자주식회사 Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
CN105185710A (zh) * 2014-06-05 2015-12-23 北大方正集团有限公司 一种mos晶体管轻掺杂漏区的形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603472A (en) * 1984-04-19 1986-08-05 Siemens Aktiengesellschaft Method of making MOS FETs using silicate glass layer as gate edge masking for ion implantation
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
US4760033A (en) * 1986-04-08 1988-07-26 Siemens Aktiengesellschaft Method for the manufacture of complementary MOS field effect transistors in VLSI technology
US4677736A (en) * 1986-04-17 1987-07-07 General Electric Company Self-aligned inlay transistor with or without source and drain self-aligned metallization extensions
JP2929291B2 (ja) * 1986-12-04 1999-08-03 セイコーインスツルメンツ株式会社 絶縁ゲート電界効果トランジスタの製造方法
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
JPH0770727B2 (ja) * 1989-06-16 1995-07-31 日本電装株式会社 Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法
JP2760068B2 (ja) * 1989-07-18 1998-05-28 ソニー株式会社 Ｍｉｓ型半導体装置の製造方法

Also Published As

Publication number Publication date
EP0495650A3 (en) 1993-05-12
EP0495650A2 (en) 1992-07-22
EP0495650B1 (en) 1996-12-04
DE69215547T2 (de) 1997-05-28
US5166087A (en) 1992-11-24
DE69215547D1 (de) 1997-01-16

Similar Documents

Publication Publication Date Title
KR950001157B1 (ko) 반도체장치의 제조방법
KR100221120B1 (ko) 반도체 장치의 제조 방법
US6300207B1 (en) Depleted sidewall-poly LDD transistor
US20120214286A1 (en) Method for fabricating an nmos transistor
KR20010025030A (ko) 반도체 디바이스 제조 방법
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
KR100574172B1 (ko) 반도체 소자의 제조방법
KR100540341B1 (ko) 반도체 소자 제조방법
US8101998B2 (en) MOSFET and manufacturing method thereof
KR100353402B1 (ko) 반도체 소자의 제조방법
US6348384B1 (en) Method of using organic polymer as covering layer for device lightly doped drain structure
KR100597462B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100269280B1 (ko) 엘디디(ldd)형모스트랜지스터제조방법
KR100310173B1 (ko) 엘디디형 상보형 모스 트랜지스터 제조 방법
JP3480500B2 (ja) 半導体素子形成方法
KR100333356B1 (ko) 반도체장치의 제조방법
KR100588777B1 (ko) 반도체 소자 및 그 제조방법
KR100588784B1 (ko) 반도체 소자 제조방법
KR970005147B1 (ko) 반도체 장치의 얕은 접합 형성 방법
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR100973091B1 (ko) Ｍｏｓ 트랜지스터 제조 방법
KR100546812B1 (ko) 반도체 소자 제조방법
KR100677984B1 (ko) 단채널 소자의 채널 영역 형성 방법
KR100772115B1 (ko) 모스펫 소자의 제조방법
KR20070046459A (ko) Ｌｄｄ트랜지스터를 포함하는 반도체 장치 및 이의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 17

EXPY Expiration of term