JP2723697B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2723697B2 JP2723697B2 JP3180905A JP18090591A JP2723697B2 JP 2723697 B2 JP2723697 B2 JP 2723697B2 JP 3180905 A JP3180905 A JP 3180905A JP 18090591 A JP18090591 A JP 18090591A JP 2723697 B2 JP2723697 B2 JP 2723697B2
- Authority
- JP
- Japan
- Prior art keywords
- type region
- region
- gate electrode
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、より詳しくは、ＬＤＤ(ライトリ・ドープト・
ドレイン)構造を有するＣＭＯＳ(コンプリメンタリ・メ
タル・オキサイド・セミコンダクタ)デバイスを製造す
る方法に関する。
に関し、より詳しくは、ＬＤＤ(ライトリ・ドープト・
ドレイン)構造を有するＣＭＯＳ(コンプリメンタリ・メ
タル・オキサイド・セミコンダクタ)デバイスを製造す
る方法に関する。
【０００２】
【従来の技術】従来、この種のＬＤＤ構造のＣＭＯＳを
製造する場合、まず、基板上に設けたＮＭＯＳ(nチャネ
ル・メタル・オキサイド・セミコンダクタ)領域,ＰＭＯ
Ｓ(pチャネル・メタル・オキサイド・セミコンダクタ)
領域にそれぞれポリシリコンゲートを形成する。この
後、n型不純物のイオン注入,p型不純物のイオン注入を
行って、上記ＮＭＯＳ領域,ＰＭＯＳ領域内でポリシリ
コンゲートの両側にそれぞれn-型領域,p-型領域を形成
する。上記各イオン注入を行うときには、n型不純物が
ＰＭＯＳ領域に注入されないように、またp型不純物が
ＮＭＯＳ領域に注入されないように、注入の度毎にフォ
トリソグラフィが行なわれる。次に、ウエハ上にシリコ
ン酸化膜(ＳiＯ2)を堆積し、異方性エッチングを行っ
て、上記ポリシリコンゲートにＳiＯ2からなる側壁(ス
ペーサ)を形成する。そして、イオン注入を行って、上
記ＮＭＯＳ領域,ＰＭＯＳ領域内で上記ポリシリコンゲ
ートから略上記側壁の厚さ分だけ離間した箇所に、それ
ぞれソースドレイン領域(n+型領域,p+型領域)を形成す
る。ここで、上記n-型領域,p-型領域を形成したときと
同様に、n型不純物がＰＭＯＳ領域に注入されないよう
に、またp型不純物がＮＭＯＳ領域に注入されないよう
に、注入の度毎にフォトリソグラフィが行なわれる。こ
の後、イオン注入によるダメージを回復するために、上
記n-型領域,p-型領域とn+型領域,p+型領域のアニール
(熱処理)を同時に行う。このアニールは、注入ダメージ
が大きいn+型領域,p+型領域に合わせて比較的強く(高温
で)行なわれる。
製造する場合、まず、基板上に設けたＮＭＯＳ(nチャネ
ル・メタル・オキサイド・セミコンダクタ)領域,ＰＭＯ
Ｓ(pチャネル・メタル・オキサイド・セミコンダクタ)
領域にそれぞれポリシリコンゲートを形成する。この
後、n型不純物のイオン注入,p型不純物のイオン注入を
行って、上記ＮＭＯＳ領域,ＰＭＯＳ領域内でポリシリ
コンゲートの両側にそれぞれn-型領域,p-型領域を形成
する。上記各イオン注入を行うときには、n型不純物が
ＰＭＯＳ領域に注入されないように、またp型不純物が
ＮＭＯＳ領域に注入されないように、注入の度毎にフォ
トリソグラフィが行なわれる。次に、ウエハ上にシリコ
ン酸化膜(ＳiＯ2)を堆積し、異方性エッチングを行っ
て、上記ポリシリコンゲートにＳiＯ2からなる側壁(ス
ペーサ)を形成する。そして、イオン注入を行って、上
記ＮＭＯＳ領域,ＰＭＯＳ領域内で上記ポリシリコンゲ
ートから略上記側壁の厚さ分だけ離間した箇所に、それ
ぞれソースドレイン領域(n+型領域,p+型領域)を形成す
る。ここで、上記n-型領域,p-型領域を形成したときと
同様に、n型不純物がＰＭＯＳ領域に注入されないよう
に、またp型不純物がＮＭＯＳ領域に注入されないよう
に、注入の度毎にフォトリソグラフィが行なわれる。こ
の後、イオン注入によるダメージを回復するために、上
記n-型領域,p-型領域とn+型領域,p+型領域のアニール
(熱処理)を同時に行う。このアニールは、注入ダメージ
が大きいn+型領域,p+型領域に合わせて比較的強く(高温
で)行なわれる。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
製造方法は、イオン注入の度毎にフォトリソグラフィ工
程を行い、しかも側壁をエッチング加工して形成してい
る。このため、工程が複雑すぎるという問題がある。さ
らに、アニールがn+型領域,p+型領域に合わせて比較的
強く行なわれるため、n-型領域,p-型領域の不純物が余
分に拡散して、トランジスタの短チャネル効果によりト
ランジスタ特性を劣化させるという問題がある。
製造方法は、イオン注入の度毎にフォトリソグラフィ工
程を行い、しかも側壁をエッチング加工して形成してい
る。このため、工程が複雑すぎるという問題がある。さ
らに、アニールがn+型領域,p+型領域に合わせて比較的
強く行なわれるため、n-型領域,p-型領域の不純物が余
分に拡散して、トランジスタの短チャネル効果によりト
ランジスタ特性を劣化させるという問題がある。
【０００４】そこで、この発明の目的は、ＬＤＤ構造の
ＣＭＯＳデバイスを簡単な工程で作製でき、しかもＬＤ
Ｄ構造を構成するn-型領域,p-型領域が必要以上に拡散
するのを防止できる半導体装置の製造方法を提供するこ
とにある。
ＣＭＯＳデバイスを簡単な工程で作製でき、しかもＬＤ
Ｄ構造を構成するn-型領域,p-型領域が必要以上に拡散
するのを防止できる半導体装置の製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、ゲート電極を
設けた基板上に、下側シリコン酸化膜と、シリコン酸化
膜に対して選択的にエッチング可能な材料からなるエッ
チングストッパー膜と、上側シリコン酸化膜とからなる
積層を所定の厚さで形成して、上記ゲート電極の上面,
側面および上記ゲート電極の両側の基板面を覆う工程
と、上記積層を通して基板面に対して略垂直にイオン注
入を行って、上記ゲート電極の両側でゲート電極から略
上記積層の厚さ分だけ離間した箇所に、ソースドレイン
となるべきn+型領域またはp+型領域を形成する工程と、
上記上側シリコン酸化膜を上記エッチングストッパー膜
に至るまでエッチングして除去する工程と、上記基板面
に対して略垂直または斜めにイオン注入を行って、上記
n+型領域またはp+型領域の上記ゲート電極側の端部にn-
型領域またはp-型領域を形成する工程を有することを特
徴としている。
め、この発明の半導体装置の製造方法は、ゲート電極を
設けた基板上に、下側シリコン酸化膜と、シリコン酸化
膜に対して選択的にエッチング可能な材料からなるエッ
チングストッパー膜と、上側シリコン酸化膜とからなる
積層を所定の厚さで形成して、上記ゲート電極の上面,
側面および上記ゲート電極の両側の基板面を覆う工程
と、上記積層を通して基板面に対して略垂直にイオン注
入を行って、上記ゲート電極の両側でゲート電極から略
上記積層の厚さ分だけ離間した箇所に、ソースドレイン
となるべきn+型領域またはp+型領域を形成する工程と、
上記上側シリコン酸化膜を上記エッチングストッパー膜
に至るまでエッチングして除去する工程と、上記基板面
に対して略垂直または斜めにイオン注入を行って、上記
n+型領域またはp+型領域の上記ゲート電極側の端部にn-
型領域またはp-型領域を形成する工程を有することを特
徴としている。
【０００６】また、上記基板面に対して斜めにイオン注
入を行って、上記n-型領域またはp-型領域と逆の導電型
を有し、上記n-型領域またはp-型領域を取り囲むハロー
領域を形成する工程を有するのが望ましい。
入を行って、上記n-型領域またはp-型領域と逆の導電型
を有し、上記n-型領域またはp-型領域を取り囲むハロー
領域を形成する工程を有するのが望ましい。
【０００７】
【作用】この発明により、ＣＭＯＳデバイスは例えば次
のようにして作製される。まず、ゲート電極を設けた基
板上に、下側シリコン酸化膜と、シリコン酸化膜に対し
て選択的にエッチング可能な材料からなるエッチングス
トッパー膜と、上側シリコン酸化膜とからなる積層を所
定の厚さで形成する。これにより、上記ゲート電極の上
面,側面および上記ゲート電極の両側の領域を覆う。次
に、フォトリソグラフィを行って、例えばＰＭＯＳ領域
上をレジストで覆う。この状態で、基板面に対して略垂
直にイオン注入を行って、ＮＭＯＳ領域内で上記ゲート
電極から略上記積層の厚さ分だけ離間した箇所に、ソー
スドレインとなるべきn+型領域を形成する。次に、上記
レジストをマスクとしてエッチングを行って、上記エッ
チングストッパー膜のうちＮＭＯＳ領域に存する部分を
除去する。このとき、上記エッチングストッパー膜がい
わゆるエッチングストッパーとして働き、下側シリコン
酸化膜と下方の各構成部分を保護する。次に、例えばフ
ォトリソグラフィを行って、上記ＮＭＯＳ領域上をレジ
ストで覆う。そして、上記積層を通して基板面に対して
略垂直にイオン注入を行って、ＰＭＯＳ領域内で上記ゲ
ート電極から略上記積層の厚さ分だけ離間した箇所に、
ソースドレインとなるべきp+型領域を形成する。この段
階で上記n+型領域,p+型領域の注入ダメージを回復する
ために熱処理が行う。ＬＤＤ構造を構成するn-型領域,p
-型領域はまだ形成されていないので、比較的強く熱処
理を行っても支障が無い。次に、上記レジストを除去し
た後、上記ＰＭＯＳ領域に残された上側シリコン酸化膜
をマスクとして、基板面に対して略垂直または斜めにイ
オン注入を行って、上記n+型領域上記ゲート電極側の端
部にn-型領域を形成する。このとき、上側シリコン酸化
膜をマスクとしているので、従来と異なり、フォトリソ
グラフィが省略される。また、もし必要ならば、上記Ｐ
ＭＯＳ領域に残された上側シリコン酸化膜を除去した
後、フォトリソグラフィを行ってＮＭＯＳ領域上をレジ
ストで覆う。この状態で、基板面に対して略垂直または
斜めにイオン注入を行って、上記p+型領域の上記ゲート
電極側の端部にp-型領域を形成する。この段階で、n-型
領域,p-型領域のための熱処理を行う。この時点では、
既にn+型領域,p+型領域のための熱処理が済んでいるの
で、上記熱処理は比較的低温で行うことができる。した
がって、n-型領域,p-型領域の不純物が必要以上に拡散
するのが防止される。この結果、トランジスタの短チャ
ネル特性が向上する。
のようにして作製される。まず、ゲート電極を設けた基
板上に、下側シリコン酸化膜と、シリコン酸化膜に対し
て選択的にエッチング可能な材料からなるエッチングス
トッパー膜と、上側シリコン酸化膜とからなる積層を所
定の厚さで形成する。これにより、上記ゲート電極の上
面,側面および上記ゲート電極の両側の領域を覆う。次
に、フォトリソグラフィを行って、例えばＰＭＯＳ領域
上をレジストで覆う。この状態で、基板面に対して略垂
直にイオン注入を行って、ＮＭＯＳ領域内で上記ゲート
電極から略上記積層の厚さ分だけ離間した箇所に、ソー
スドレインとなるべきn+型領域を形成する。次に、上記
レジストをマスクとしてエッチングを行って、上記エッ
チングストッパー膜のうちＮＭＯＳ領域に存する部分を
除去する。このとき、上記エッチングストッパー膜がい
わゆるエッチングストッパーとして働き、下側シリコン
酸化膜と下方の各構成部分を保護する。次に、例えばフ
ォトリソグラフィを行って、上記ＮＭＯＳ領域上をレジ
ストで覆う。そして、上記積層を通して基板面に対して
略垂直にイオン注入を行って、ＰＭＯＳ領域内で上記ゲ
ート電極から略上記積層の厚さ分だけ離間した箇所に、
ソースドレインとなるべきp+型領域を形成する。この段
階で上記n+型領域,p+型領域の注入ダメージを回復する
ために熱処理が行う。ＬＤＤ構造を構成するn-型領域,p
-型領域はまだ形成されていないので、比較的強く熱処
理を行っても支障が無い。次に、上記レジストを除去し
た後、上記ＰＭＯＳ領域に残された上側シリコン酸化膜
をマスクとして、基板面に対して略垂直または斜めにイ
オン注入を行って、上記n+型領域上記ゲート電極側の端
部にn-型領域を形成する。このとき、上側シリコン酸化
膜をマスクとしているので、従来と異なり、フォトリソ
グラフィが省略される。また、もし必要ならば、上記Ｐ
ＭＯＳ領域に残された上側シリコン酸化膜を除去した
後、フォトリソグラフィを行ってＮＭＯＳ領域上をレジ
ストで覆う。この状態で、基板面に対して略垂直または
斜めにイオン注入を行って、上記p+型領域の上記ゲート
電極側の端部にp-型領域を形成する。この段階で、n-型
領域,p-型領域のための熱処理を行う。この時点では、
既にn+型領域,p+型領域のための熱処理が済んでいるの
で、上記熱処理は比較的低温で行うことができる。した
がって、n-型領域,p-型領域の不純物が必要以上に拡散
するのが防止される。この結果、トランジスタの短チャ
ネル特性が向上する。
【０００８】このように、この発明をフォトリソグラフ
ィと組み合わせてＮＭＯＳ領域,ＰＭＯＳ領域にそれぞ
れ適用することにより、ＬＤＤ構造のＣＭＯＳデバイス
が簡単に作製される。しかも、n+型領域,p+型領域ため
の熱処理が済んだ後にn-型領域,p-型領域のための熱処
理を行うことができるので、上記n-型領域,p-型領域の
不純物が必要以上に拡散するのが防止される。
ィと組み合わせてＮＭＯＳ領域,ＰＭＯＳ領域にそれぞ
れ適用することにより、ＬＤＤ構造のＣＭＯＳデバイス
が簡単に作製される。しかも、n+型領域,p+型領域ため
の熱処理が済んだ後にn-型領域,p-型領域のための熱処
理を行うことができるので、上記n-型領域,p-型領域の
不純物が必要以上に拡散するのが防止される。
【０００９】また、上記基板面に対して斜めにイオン注
入を行って、上記n-型領域,p-型領域と逆の導電型を有
し、上記n-型領域またはp-型領域を取り囲むハロー領域
を形成する場合、上記ハロー領域の上記逆の導電型の不
純物によって、熱処理の時に、上記n-型領域,p-型領域
の不純物拡散が抑制される。したがって、トランジスタ
の短チャネル特性がさらに向上する。したがって、ＣＭ
ＯＳデバイスを微細化することも可能となる。
入を行って、上記n-型領域,p-型領域と逆の導電型を有
し、上記n-型領域またはp-型領域を取り囲むハロー領域
を形成する場合、上記ハロー領域の上記逆の導電型の不
純物によって、熱処理の時に、上記n-型領域,p-型領域
の不純物拡散が抑制される。したがって、トランジスタ
の短チャネル特性がさらに向上する。したがって、ＣＭ
ＯＳデバイスを微細化することも可能となる。
【００１０】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【００１１】図１乃至図２は、この発明の第一の実施例
のＣＭＯＳ製造工程を示している。この製造工程では、
ＧＯＬＤ(ゲート・ドレイン・オーバーラップト・ＬＤ
Ｄ)構造のＮＭＯＳとＬＤＤ構造を持たない通常のＰＭ
ＯＳとからなるＣＭＯＳデバイスを作製する。なお、上
記各図において、左半分がＮＭＯＳ領域、右半分がＰＭ
ＯＳ領域をそれぞれ示している。まず、図１(a)に示す
ように、シリコン基板１上に、公知の手法により、フィ
ールド酸化膜２,ゲート酸化膜３およびポリシリコンゲ
ート電極４を形成し、この上に、下側シリコン酸化膜
５,ポリシリコン膜(エッチングストッパー膜)６,上側シ
リコン酸化膜７の積層を所定の厚さで順に堆積する。次
に、同図(b)に示すように、フォトリソグラフィを行っ
て、ＰＭＯＳ領域をフォトレジストＲ１で覆う。この状
態で、n型不純物のイオン注入を、下側シリコン酸化膜
５,ポリシリコン膜６,上側シリコン酸化膜７の積層を通
して基板面に対して略垂直に行って、ＮＭＯＳ領域のゲ
ート電極４の両側でゲート電極４から略上記積層の厚さ
分だけ離間した箇所に、ソースドレインとなるn+型領域
９を形成する。次に、同図(c)に示すように、上側シリ
コン酸化膜７のうちＮＭＯＳ領域に存する部分をＨＦ溶
液中でウェットエッチングする一方、上側シリコン酸化
膜７のうちＰＭＯＳ領域に存する部分をそのまま残すよ
うにする。ここで、ポリシリコン膜６はいわゆるエッチ
ングストッパーとして働き、下側シリコン酸化膜５およ
び下方の各構成部分を保護する。上記フォトレジストＲ
１を除去した後、上記イオン注入のダメージを取り除く
ために、このウエハを比較的高温でアニールすることが
できる。もし必要ならば、アニール処理は後述するp+型
領域１０を形成した後に行っても良い。次に、同図(d)
に示すように、フォトリソグラフィを行って、上記ＮＭ
ＯＳ領域をフォトレジストＲ２で覆う。この状態で、p
型不純物のイオン注入を行って、ＰＭＯＳ領域のゲート
電極４の両側でゲート電極４から略上記積層の厚さ分だ
け離間した箇所に、ソースドレインとなるべきp+型領域
１０を形成する。上記フォトレジストＲ２を除去し、こ
の段階で、p+型領域１０のためのアニールを行う。ＬＤ
Ｄ構造を構成するn-型領域,p-型領域はまだ形成されて
いないので、比較的高温で熱処理を行っても支障が無
い。次に、図２(e)に示すように、n型不純物のイオン注
入を基板面に対して斜めに(大きい入射角で)行って、n+
型領域９のゲート電極４側の端部に、ゲート電極４の直
下に入り込んだn-型領域１１を形成する(ＧＯＬＤ構
造)。ここで、ＰＭＯＳ領域に残っている上側シリコン
酸化膜７は注入のマスクとして使われる。したがって、
従来と異なり、フォトリソグラフィを省略することがで
きる。なお、上記n型不純物のイオン注入を基板面に対
して略垂直に(小さい入射角で)行って、単なるＬＤＤ構
造としても良い。次に、同図(f)に示すように、上記上
側シリコン酸化膜７を取り除き、上記n-型領域１１の注
入ダメージを取り除くため及びドーパントを活性化する
ための熱処理を行う。この時点では、既にn+型領域９,p
+型領域１０のための熱処理が済んでいるので、上記熱
処理は比較的低温で行うことができる。したがって、上
記n-型領域１１の不純物が必要以上に拡散するのを防止
できる。なお、もし必要ならば、この熱処理を行う前ま
たは後に、同図(g)に示すように、ポリシリコン膜６を
除去する。
のＣＭＯＳ製造工程を示している。この製造工程では、
ＧＯＬＤ(ゲート・ドレイン・オーバーラップト・ＬＤ
Ｄ)構造のＮＭＯＳとＬＤＤ構造を持たない通常のＰＭ
ＯＳとからなるＣＭＯＳデバイスを作製する。なお、上
記各図において、左半分がＮＭＯＳ領域、右半分がＰＭ
ＯＳ領域をそれぞれ示している。まず、図１(a)に示す
ように、シリコン基板１上に、公知の手法により、フィ
ールド酸化膜２,ゲート酸化膜３およびポリシリコンゲ
ート電極４を形成し、この上に、下側シリコン酸化膜
５,ポリシリコン膜(エッチングストッパー膜)６,上側シ
リコン酸化膜７の積層を所定の厚さで順に堆積する。次
に、同図(b)に示すように、フォトリソグラフィを行っ
て、ＰＭＯＳ領域をフォトレジストＲ１で覆う。この状
態で、n型不純物のイオン注入を、下側シリコン酸化膜
５,ポリシリコン膜６,上側シリコン酸化膜７の積層を通
して基板面に対して略垂直に行って、ＮＭＯＳ領域のゲ
ート電極４の両側でゲート電極４から略上記積層の厚さ
分だけ離間した箇所に、ソースドレインとなるn+型領域
９を形成する。次に、同図(c)に示すように、上側シリ
コン酸化膜７のうちＮＭＯＳ領域に存する部分をＨＦ溶
液中でウェットエッチングする一方、上側シリコン酸化
膜７のうちＰＭＯＳ領域に存する部分をそのまま残すよ
うにする。ここで、ポリシリコン膜６はいわゆるエッチ
ングストッパーとして働き、下側シリコン酸化膜５およ
び下方の各構成部分を保護する。上記フォトレジストＲ
１を除去した後、上記イオン注入のダメージを取り除く
ために、このウエハを比較的高温でアニールすることが
できる。もし必要ならば、アニール処理は後述するp+型
領域１０を形成した後に行っても良い。次に、同図(d)
に示すように、フォトリソグラフィを行って、上記ＮＭ
ＯＳ領域をフォトレジストＲ２で覆う。この状態で、p
型不純物のイオン注入を行って、ＰＭＯＳ領域のゲート
電極４の両側でゲート電極４から略上記積層の厚さ分だ
け離間した箇所に、ソースドレインとなるべきp+型領域
１０を形成する。上記フォトレジストＲ２を除去し、こ
の段階で、p+型領域１０のためのアニールを行う。ＬＤ
Ｄ構造を構成するn-型領域,p-型領域はまだ形成されて
いないので、比較的高温で熱処理を行っても支障が無
い。次に、図２(e)に示すように、n型不純物のイオン注
入を基板面に対して斜めに(大きい入射角で)行って、n+
型領域９のゲート電極４側の端部に、ゲート電極４の直
下に入り込んだn-型領域１１を形成する(ＧＯＬＤ構
造)。ここで、ＰＭＯＳ領域に残っている上側シリコン
酸化膜７は注入のマスクとして使われる。したがって、
従来と異なり、フォトリソグラフィを省略することがで
きる。なお、上記n型不純物のイオン注入を基板面に対
して略垂直に(小さい入射角で)行って、単なるＬＤＤ構
造としても良い。次に、同図(f)に示すように、上記上
側シリコン酸化膜７を取り除き、上記n-型領域１１の注
入ダメージを取り除くため及びドーパントを活性化する
ための熱処理を行う。この時点では、既にn+型領域９,p
+型領域１０のための熱処理が済んでいるので、上記熱
処理は比較的低温で行うことができる。したがって、上
記n-型領域１１の不純物が必要以上に拡散するのを防止
できる。なお、もし必要ならば、この熱処理を行う前ま
たは後に、同図(g)に示すように、ポリシリコン膜６を
除去する。
【００１２】図３乃至図４は、この発明の第二の実施例
のＣＭＯＳ製造工程を示している(なお、簡単のため、
図１,図２と共通する部分は同一符号で表している。)。
この製造工程では、ＧＯＬＤ構造のＮＭＯＳとＬＤＤ構
造のＰＭＯＳとからなるＣＭＯＳデバイスを作製する。
まず、図３(a)〜(d)に示すように、第一の実施例で図１
(a)〜(d)に示したのと全く同様に工程を進める。ここ
で、ソースドレインとなるn+型領域９,p+型領域１０の
ための熱処理工程は、同時に行っても良く、別々に行っ
ても良い。次に、図４(e)に示すように、n型不純物のイ
オン注入を基板面に対して斜めに行って、n+型領域９の
ゲート電極４側の端部に、ゲート電極４の直下に入り込
んだn-型領域１１を形成する(ＧＯＬＤ構造)。ここで、
第一の実施例と同様に、ＰＭＯＳ領域に残っている上側
シリコン酸化膜７は注入のマスクとして使われる。した
がって、従来と異なり、フォトリソグラフィを省略する
ことができる。なお、上記n型不純物のイオン注入を基
板面に対して略垂直に行って、単なるＬＤＤ構造として
も良い。次に、同図(f)に示すように、ＰＭＯＳ領域に
残っている酸化膜７を除去し、ＮＭＯＳ領域をフォトレ
ジストＲ３で覆う。この状態で、p型不純物のイオン注
入を基板面に対して略垂直に行って、p+型領域１０の端
部にp-型領域１２を形成する(ＬＤＤ構造)。次に、同図
(g)に示すように、上記フォトレジストＲ３を除去した
後、n-型領域１１,p-型領域１２における注入ダメージ
を取り除くための熱処理を行う。第一の実施例と同様
に、この時点では、既にn+型領域９,p+型領域１０のた
めの熱処理が済んでいるので、上記熱処理は比較的低温
で行うことができる。したがって、上記n-型領域１１,p
-型領域１２の不純物が必要以上に拡散するのを防止で
きる。最後に、同図(h)に示すように、ポリシリコン膜
６を除去する。
のＣＭＯＳ製造工程を示している(なお、簡単のため、
図１,図２と共通する部分は同一符号で表している。)。
この製造工程では、ＧＯＬＤ構造のＮＭＯＳとＬＤＤ構
造のＰＭＯＳとからなるＣＭＯＳデバイスを作製する。
まず、図３(a)〜(d)に示すように、第一の実施例で図１
(a)〜(d)に示したのと全く同様に工程を進める。ここ
で、ソースドレインとなるn+型領域９,p+型領域１０の
ための熱処理工程は、同時に行っても良く、別々に行っ
ても良い。次に、図４(e)に示すように、n型不純物のイ
オン注入を基板面に対して斜めに行って、n+型領域９の
ゲート電極４側の端部に、ゲート電極４の直下に入り込
んだn-型領域１１を形成する(ＧＯＬＤ構造)。ここで、
第一の実施例と同様に、ＰＭＯＳ領域に残っている上側
シリコン酸化膜７は注入のマスクとして使われる。した
がって、従来と異なり、フォトリソグラフィを省略する
ことができる。なお、上記n型不純物のイオン注入を基
板面に対して略垂直に行って、単なるＬＤＤ構造として
も良い。次に、同図(f)に示すように、ＰＭＯＳ領域に
残っている酸化膜７を除去し、ＮＭＯＳ領域をフォトレ
ジストＲ３で覆う。この状態で、p型不純物のイオン注
入を基板面に対して略垂直に行って、p+型領域１０の端
部にp-型領域１２を形成する(ＬＤＤ構造)。次に、同図
(g)に示すように、上記フォトレジストＲ３を除去した
後、n-型領域１１,p-型領域１２における注入ダメージ
を取り除くための熱処理を行う。第一の実施例と同様
に、この時点では、既にn+型領域９,p+型領域１０のた
めの熱処理が済んでいるので、上記熱処理は比較的低温
で行うことができる。したがって、上記n-型領域１１,p
-型領域１２の不純物が必要以上に拡散するのを防止で
きる。最後に、同図(h)に示すように、ポリシリコン膜
６を除去する。
【００１３】図５乃至図６は、この発明の第三の実施例
のＣＭＯＳ製造工程を示している。この製造工程では、
ＧＯＬＤ構造のＮＭＯＳとＬＤＤ構造のＰＭＯＳとから
なるＣＭＯＳデバイスを作製する。まず、図５(a)〜(c)
に示すように、第一の実施例で図１(a)〜(c)に示したの
と全く同様に工程を進める。次に、同図(d)に示すよう
に、n型不純物のイオン注入を基板面に対して斜めに行
って、n+型領域９のゲート電極４側の端部に、ゲート電
極４の直下に入り込んだn-型領域１１を形成する(ＧＯ
ＬＤ構造)。次に、図６(e)に示すように、ＮＭＯＳ領域
をフォトレジストＲ２で覆う。p型不純物のイオン注入
を基板面に対して略垂直に行って、ＰＭＯＳ領域のゲー
ト電極４の両側でゲート電極４から略上記積層の厚さ分
だけ離間した箇所に、p+型領域１０を形成する。次に、
同図(f)に示すように、ＰＭＯＳ領域に残っている上側
シリコン酸化膜７を除去し、ＮＭＯＳ領域をフォトレジ
ストＲ２で覆う。この状態で、p型不純物のイオン注入
を基板面に対して略垂直に行って、p+型領域１０のゲー
ト電極４側の端部にp-型領域１２を形成する。次に、同
図(g)に示すように、上記フォトレジストＲ２をを除去
した後、n-型領域１１,p-型領域１２における注入ダメ
ージを取り除くための熱処理を低温で行う。第一,第二
の実施例と同様に、上記n-型領域１１,p-型領域１２の
不純物が必要以上に拡散するのを防止でき、トランジス
タの短チャネル特性を向上させることができる。最後
に、同図(h)に示すように、ポリシリコン膜６を除去す
る。
のＣＭＯＳ製造工程を示している。この製造工程では、
ＧＯＬＤ構造のＮＭＯＳとＬＤＤ構造のＰＭＯＳとから
なるＣＭＯＳデバイスを作製する。まず、図５(a)〜(c)
に示すように、第一の実施例で図１(a)〜(c)に示したの
と全く同様に工程を進める。次に、同図(d)に示すよう
に、n型不純物のイオン注入を基板面に対して斜めに行
って、n+型領域９のゲート電極４側の端部に、ゲート電
極４の直下に入り込んだn-型領域１１を形成する(ＧＯ
ＬＤ構造)。次に、図６(e)に示すように、ＮＭＯＳ領域
をフォトレジストＲ２で覆う。p型不純物のイオン注入
を基板面に対して略垂直に行って、ＰＭＯＳ領域のゲー
ト電極４の両側でゲート電極４から略上記積層の厚さ分
だけ離間した箇所に、p+型領域１０を形成する。次に、
同図(f)に示すように、ＰＭＯＳ領域に残っている上側
シリコン酸化膜７を除去し、ＮＭＯＳ領域をフォトレジ
ストＲ２で覆う。この状態で、p型不純物のイオン注入
を基板面に対して略垂直に行って、p+型領域１０のゲー
ト電極４側の端部にp-型領域１２を形成する。次に、同
図(g)に示すように、上記フォトレジストＲ２をを除去
した後、n-型領域１１,p-型領域１２における注入ダメ
ージを取り除くための熱処理を低温で行う。第一,第二
の実施例と同様に、上記n-型領域１１,p-型領域１２の
不純物が必要以上に拡散するのを防止でき、トランジス
タの短チャネル特性を向上させることができる。最後
に、同図(h)に示すように、ポリシリコン膜６を除去す
る。
【００１４】図７乃至図８は、この発明の第四の実施例
のＣＭＯＳ製造工程を示している。この製造工程では、
ＤＩ(ダブル・インプランテッド)−ＧＯＬＤ構造のＮＭ
ＯＳとＬＤＤ構造のＰＭＯＳとからなるＣＭＯＳデバイ
スを作製する。まず、図７(a)乃至図８(e)に示すよう
に、第二の実施例で図３(a)乃至図４(e)に示したのと全
く同様に工程を進める。次に、図８(f)に示すように、
基板面に対して斜めにp型不純物のイオン注入を行う。
このとき、ＮＭＯＳ領域とＰＭＯＳ領域とでゲート電極
４の側壁の厚さが異なっている(上側シリコン酸化膜７
の厚さ分だけＰＭＯＳ領域の側壁が厚い)ので、ＰＭＯ
Ｓ領域のp+型領域１０のゲート電極４側の端部にp-型領
域１２を形成できる上、ＮＭＯＳ領域にn-型領域１１を
取り囲むp-型ハロー領域１３を形成することができる。
このようにした場合、上記p-型ハロー領域１３のp-型不
純物によって、熱処理の時に、上記n-型領域１１,p-型
領域１２の不純物拡散を抑制することができる。したが
って、トランジスタの短チャネル特性をさらに向上でき
る。これにより、ＣＭＯＳデバイスを微細化することも
できる。最後に、同図(g)に示すように、ＰＭＯＳ領域
に残っている上側シリコン酸化膜７と全面に残っている
ポリシリコン膜６を除去する。
のＣＭＯＳ製造工程を示している。この製造工程では、
ＤＩ(ダブル・インプランテッド)−ＧＯＬＤ構造のＮＭ
ＯＳとＬＤＤ構造のＰＭＯＳとからなるＣＭＯＳデバイ
スを作製する。まず、図７(a)乃至図８(e)に示すよう
に、第二の実施例で図３(a)乃至図４(e)に示したのと全
く同様に工程を進める。次に、図８(f)に示すように、
基板面に対して斜めにp型不純物のイオン注入を行う。
このとき、ＮＭＯＳ領域とＰＭＯＳ領域とでゲート電極
４の側壁の厚さが異なっている(上側シリコン酸化膜７
の厚さ分だけＰＭＯＳ領域の側壁が厚い)ので、ＰＭＯ
Ｓ領域のp+型領域１０のゲート電極４側の端部にp-型領
域１２を形成できる上、ＮＭＯＳ領域にn-型領域１１を
取り囲むp-型ハロー領域１３を形成することができる。
このようにした場合、上記p-型ハロー領域１３のp-型不
純物によって、熱処理の時に、上記n-型領域１１,p-型
領域１２の不純物拡散を抑制することができる。したが
って、トランジスタの短チャネル特性をさらに向上でき
る。これにより、ＣＭＯＳデバイスを微細化することも
できる。最後に、同図(g)に示すように、ＰＭＯＳ領域
に残っている上側シリコン酸化膜７と全面に残っている
ポリシリコン膜６を除去する。
【００１５】なお、上記第一乃至第四の実施例では、エ
ッチングストッパー膜としてポリシリコン膜６を用いた
が、これに限られるものではなく、ポリシリコン膜６に
代えて例えばシリコン窒化膜を用いても良い。この場
合、シリコン窒化膜が絶縁膜であることから、このシリ
コン窒化膜を工程の最後に除去せず、そのまま残すよう
にしても良い。
ッチングストッパー膜としてポリシリコン膜６を用いた
が、これに限られるものではなく、ポリシリコン膜６に
代えて例えばシリコン窒化膜を用いても良い。この場
合、シリコン窒化膜が絶縁膜であることから、このシリ
コン窒化膜を工程の最後に除去せず、そのまま残すよう
にしても良い。
【００１６】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、ゲート電極を設けた基板上に、
下側シリコン酸化膜と、シリコン酸化膜に対して選択的
にエッチング可能な材料からなるエッチングストッパー
膜と、上側シリコン酸化膜とからなる積層を所定の厚さ
で形成して、上記ゲート電極の上面,側面および上記ゲ
ート電極の両側の基板面を覆う工程と、上記積層を通し
て基板面に対して略垂直にイオン注入を行って、上記ゲ
ート電極の両側でゲート電極から上記積層の厚さ分だけ
離間した箇所に、ソースドレインとなるべきn+型領域ま
たはp+型領域を形成する工程と、上記上側シリコン酸化
膜を上記エッチングストッパー膜に至るまでエッチング
して除去する工程と、上記基板面に対して略垂直または
斜めにイオン注入を行って、上記n+型領域またはp+型領
域の上記ゲート電極側の端部にn-型領域またはp-型領域
を形成する工程を有するものである。したがって、この
発明をフォトリソグラフィと組み合わせてＮＭＯＳ領
域,ＰＭＯＳ領域にそれぞれ適用することにより、ＬＤ
Ｄ構造を有するＣＭＯＳデバイスを簡単に作製すること
ができる。しかも、n+型領域,p+型領域のための熱処理
が済んだ後にn-型領域,p-型領域のための熱処理を行う
ことができるので、n-型領域,p-型領域の不純物が必要
以上に拡散するのを防止することができ、トランジスタ
の短チャネル特性を向上させることができる。
導体装置の製造方法は、ゲート電極を設けた基板上に、
下側シリコン酸化膜と、シリコン酸化膜に対して選択的
にエッチング可能な材料からなるエッチングストッパー
膜と、上側シリコン酸化膜とからなる積層を所定の厚さ
で形成して、上記ゲート電極の上面,側面および上記ゲ
ート電極の両側の基板面を覆う工程と、上記積層を通し
て基板面に対して略垂直にイオン注入を行って、上記ゲ
ート電極の両側でゲート電極から上記積層の厚さ分だけ
離間した箇所に、ソースドレインとなるべきn+型領域ま
たはp+型領域を形成する工程と、上記上側シリコン酸化
膜を上記エッチングストッパー膜に至るまでエッチング
して除去する工程と、上記基板面に対して略垂直または
斜めにイオン注入を行って、上記n+型領域またはp+型領
域の上記ゲート電極側の端部にn-型領域またはp-型領域
を形成する工程を有するものである。したがって、この
発明をフォトリソグラフィと組み合わせてＮＭＯＳ領
域,ＰＭＯＳ領域にそれぞれ適用することにより、ＬＤ
Ｄ構造を有するＣＭＯＳデバイスを簡単に作製すること
ができる。しかも、n+型領域,p+型領域のための熱処理
が済んだ後にn-型領域,p-型領域のための熱処理を行う
ことができるので、n-型領域,p-型領域の不純物が必要
以上に拡散するのを防止することができ、トランジスタ
の短チャネル特性を向上させることができる。
【００１７】また、上記基板面に対して斜めにイオン注
入を行って、上記n-型領域またはp-型領域と逆の導電型
を有し、上記n-型領域またはp-型領域を取り囲むハロー
領域を形成する工程を有する場合、上記ハロー領域の上
記逆の導電型の不純物によって、熱処理の時に、上記n-
型領域１１,p-型領域の不純物拡散を抑制することがで
きる。したがって、トランジスタの短チャネル特性をさ
らに向上できる。これにより、ＣＭＯＳデバイスを微細
化することもできる。
入を行って、上記n-型領域またはp-型領域と逆の導電型
を有し、上記n-型領域またはp-型領域を取り囲むハロー
領域を形成する工程を有する場合、上記ハロー領域の上
記逆の導電型の不純物によって、熱処理の時に、上記n-
型領域１１,p-型領域の不純物拡散を抑制することがで
きる。したがって、トランジスタの短チャネル特性をさ
らに向上できる。これにより、ＣＭＯＳデバイスを微細
化することもできる。
【図１】 この発明の第一の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図２】 この発明の第一の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図３】 この発明の第二の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図４】 この発明の第二の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図５】 この発明の第三の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図６】 この発明の第三の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図７】 この発明の第四の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
【図８】 この発明の第四の実施例のＣＭＯＳ製造工程
を示す図である。
を示す図である。
１ シリコン基板 ２ フィール
ド酸化膜 ３ ゲート酸化膜 ４ ポリシリ
コンゲート電極 ５ 下側シリコン酸化膜 ６ ポリシリ
コン膜 ７ 上側シリコン酸化膜 ９ n+型領域 １０ p+型領域 １１ n-型領
域 １２ p-型領域 １３ p-型ハ
ロー領域
ド酸化膜 ３ ゲート酸化膜 ４ ポリシリ
コンゲート電極 ５ 下側シリコン酸化膜 ６ ポリシリ
コン膜 ７ 上側シリコン酸化膜 ９ n+型領域 １０ p+型領域 １１ n-型領
域 １２ p-型領域 １３ p-型ハ
ロー領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−188277（ＪＰ，Ａ) 特開 平３−101238（ＪＰ，Ａ) 特開 昭62−155565（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 ゲート電極を設けた基板上に、下側シリ
コン酸化膜と、シリコン酸化膜に対して選択的にエッチ
ング可能な材料からなるエッチングストッパー膜と、上
側シリコン酸化膜とからなる積層を所定の厚さで形成し
て、上記ゲート電極の上面,側面および上記ゲート電極
の両側の基板面を覆う工程と、 上記積層を通して基板面に対して略垂直にイオン注入を
行って、上記ゲート電極の両側でゲート電極から略上記
積層の厚さ分だけ離間した箇所に、ソースドレインとな
るべきn+型領域またはp+型領域を形成する工程と、 上記上側シリコン酸化膜を上記エッチングストッパー膜
に至るまでエッチングして除去する工程と、 上記基板面に対して略垂直または斜めにイオン注入を行
って、上記n+型領域またはp+型領域の上記ゲート電極側
の端部にn-型領域またはp-型領域を形成する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 上記基板面に対して斜めにイオン注入を
行って、上記n-型領域またはp-型領域と逆の導電型を有
し、上記n-型領域またはp-型領域を取り囲むハロー領域
を形成する工程を有することを特徴とする請求項１に記
載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180905A JP2723697B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置の製造方法 |
| US07/820,076 US5166087A (en) | 1991-01-16 | 1992-01-13 | Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls |
| KR1019920000488A KR950001157B1 (ko) | 1991-01-16 | 1992-01-15 | 반도체장치의 제조방법 |
| EP92300355A EP0495650B1 (en) | 1991-01-16 | 1992-01-16 | Method of fabricating field-effect transistor |
| DE69215547T DE69215547T2 (de) | 1991-01-16 | 1992-01-16 | Methode zur Herstellung eines Feldeffekttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180905A JP2723697B2 (ja) | 1991-07-22 | 1991-07-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529559A JPH0529559A (ja) | 1993-02-05 |
| JP2723697B2 true JP2723697B2 (ja) | 1998-03-09 |
Family
ID=16091358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180905A Expired - Fee Related JP2723697B2 (ja) | 1991-01-16 | 1991-07-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723697B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168323A (ja) * | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100510525B1 (ko) * | 2003-04-08 | 2005-08-26 | 삼성전자주식회사 | 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법 |
| KR100922915B1 (ko) * | 2007-08-27 | 2009-10-22 | 주식회사 동부하이텍 | 반도체소자 및 이의 제조방법 |
-
1991
- 1991-07-22 JP JP3180905A patent/JP2723697B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529559A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100393216B1 (ko) | 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 | |
| KR100234700B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0575115A (ja) | 半導体装置およびその製造方法 | |
| TWI286792B (en) | Semiconductor device and method for fabricating the same | |
| US5903029A (en) | Insulated-gate field-effect transistor and method for producing the same | |
| US5817563A (en) | Method for fabricating an LDD transistor | |
| KR100641993B1 (ko) | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 | |
| JP2002353449A (ja) | 半導体素子の製造方法 | |
| US6380021B1 (en) | Ultra-shallow junction formation by novel process sequence for PMOSFET | |
| JP2001044421A (ja) | Ｍｉｓｆｅｔの製造方法 | |
| JP2790050B2 (ja) | 半導体装置の製造方法 | |
| JP2723697B2 (ja) | 半導体装置の製造方法 | |
| US6855590B2 (en) | Method of manufacturing the semiconductor device intended to prevent a leakage current from occuring due to a gate induced drain leakage effect | |
| JP2004311999A (ja) | 浅いソース／ドレーン領域を有する半導体素子の製造方法 | |
| JPH0341763A (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JP2001007323A (ja) | 半導体装置の製造方法 | |
| JP2002324811A (ja) | ローカルｌｄｄ領域を有するトランジスタ及びその製造方法 | |
| JPH0322539A (ja) | 半導体装置の製造方法 | |
| JPH07153953A (ja) | ポリサイド構造を有するゲート電極形成方法 | |
| JP2803925B2 (ja) | 半導体装置の製造方法 | |
| KR100766270B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2001044437A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| KR20030001787A (ko) | 트랜지스터의 제조 방법 | |
| JP3041860B2 (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| KR100304975B1 (ko) | 반도체소자제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |