DE69215547T2

DE69215547T2 - Methode zur Herstellung eines Feldeffekttransistors

Info

Publication number: DE69215547T2
Application number: DE69215547T
Authority: DE
Inventors: Sung Tae Ahn; Katsuji Iguchi; Seizo Kakimoto
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-01-16
Filing date: 1992-01-16
Publication date: 1997-05-28
Anticipated expiration: 2012-01-17
Also published as: EP0495650A2; US5166087A; KR950001157B1; DE69215547D1; EP0495650B1; EP0495650A3

Description

Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zum Herstellen einer Halbieltervorrichtung und insbesondere auf ein Verfahren zum Herstellen eines Isolierschicht-Feldeffekttransistors bzw. eines Feldeffekttransistors des isolierten Gattertyps.
In einem Isolierschicht-Feldeffekttransistor, der in gegenwärtig gebrauchten integrierten Halbleiterschaltungen verwendet wird, wird ein heißer Ladungsträger durch ein scharfes elektrisches Feld erzeugt, das in der Richtung des Kanales aufgrund einer weiteren Miniaturisierung der Elemente verursacht ist, um so in einer Verschlechterung der Eigenschaften der Elemente zu resultieren.
Um eine Konzentration des elektrischen Feldes in der Nähe einer Grenze zwischen einem Kanalbereich und einem Drainbereich, die einer Hochspannung unterworfen ist, zum Verhindem einer Verschlechterung der Eigenschaften der Elemente zu mildern, wird eine schwach dotierte Drain-(LDD-)Struktur, die in Fig. 3 gezeigt ist, in welcher ein Bereich 10 mit einer niedrigen Ladungsträgerdichte zwischen einem Source/ Drainbereich 13 mit einer hohen Ladungsträgerdichte und einem Kanalbereich, der unter einer Gateelektrode 9 liegt, vorgesehen ist, oder eine Gateüberlappungsstruktur, die in Fig. 4 gezeigt ist, in welcher ein Bereich 17 mit einer niedrigen Ladungsträgerdichte zum Abschwächen eines elektrischen Feldes wie in der LDD-Struktur unter einer Gateelektrode 16 durch schräge Ionenimplantation vorgesehen ist, um die Gateelektrode 16 zu überlappen, verwendet.
Gewöhnlich wird die LDD-Struktur hergestellt, wie dies in den Fig. 5(a) bis 5(c) gezeigt ist. Anfänglich wird der Bereich 10 mit einer niedrigen Ladungsträgerdichte gebildet, indem eine Ionenimplantation bei niedriger Dichte vorgenommen wird, wie dies in Fig. 5(a) gezeigt ist. Dann wird, wie in Fig. 5(b) gezeigt ist, ein Isolierfilm 11 auf der Gateelektrode 9 aufgetragen bzw. abgeschieden. Danach wird der Isolierfilm 11 geätzt, um ein Paar von Seitenwänden 12 auf der Gateelektrode 9 zu bilden. Wenn eine Ionenimplantation bei hoher Dichte durchgeführt wird, indem die Seitenwände 12 als eine Maske verwendet werden, so wird der Source/Drainbereich 13 mit einer hohen Ladungsträgerdichte gebildet. Als ein Ergebnis wird der Bereich 10 mit einer niedrigen Ladungsträgerdichte zwischen dem Kanalbereich, der unter der Gateelektrode 9 angeordnet ist, und dem Source/Drainbereich 13 mit einer hohen Ladungsträgerdichte gebildet, wie dies in Fig. 5(c) gezeigt ist.
Unterdessen wird die eine schräge Ionenimplantation verwendende Gateüberlappungsstruktur hergestellt, wie dies in den Fig. 6(a) bis 6(c) gezeigt ist. Anfänglich wird der Bereich 17 mit einer niedrigen Ladungsträgerdichte durch schräge Ionenimplantation gebildet, wie dies in Fig. 6(a) gezeigt ist. Danach wird ein Isolierfilm 18 auf der Gateelektrode 16 aufgetragen bzw. abgeschieden, wie dies in Fig. 6(b) gezeigt ist. Danach wird der Isolierfilm 18 geätzt, um ein Paar von Seitenwänden 19 auf der Gateelektrode 16 zu bilden. Wenn eine Ionenimplantation mit hoher Dichte durchgeführt wird, indem die Seitenwände 19 als eine Maske verwendet werden, wird der Source/Drainbereich 20 mit einer hohen Ladungsträgerdichte gebildet, und somit wird der Bereich 17 mit einer niedrigen Ladungsträgerdichte unter der Gateelektrode 16 gebildet, um die Gateelektrode 16 zu überlappen. Bei der Gateüberlappungsstruktur wird ein Verfahren vorgeschlagen, bei dem eine Ionenimplantation mit hoher Dichte durchgeführt wird, ohne die Seitenwände 19 zu bilden. Jedoch wächst bei diesem Verfahren ein Leckstrom aufgrund einer Beschädigung an, die durch Ionenimplantation bei hoher Dichte verursacht ist. In dieser Hinsicht kann es vorzuziehen sein, daß die Seitenwände 19 gebildet werden.
Bei den oben erwähnten Verfahren zum Herstellen der LDD- Struktur und der Gateüberlappungs-LDD-Struktur werden die Schritte des Auftragens des Isolierfilmes, Ätzens des Isolierfilmes und Durchführens einer Ionenimplantation bei niedriger Dichte im Vergleich mit einem Isolierschicht-Feldeffekttransistor einer gewöhnlichen Struktur beigefügt. Somit treten insbesondere derartige Probleme wie eine Beschädigung bei aktiven Schichten durch Trockenätzen zu der Zeit des Ätzens des Isolierfilmes und Defekte infolge Erzeugung einer Spannung aufgrund einer ungeeigneten Gestalt der Seitenwände auf.
Weiterhin werden gewöhnlich in dem Fall, in welchem eine komplementäre Metall-Oxid-Halbleiter-(CMOS-)Vorrichtung mit der LDD-Struktur hergestellt wird, Polysiliziumgates jeweils anfänglich auf einem n-Kanal-Metall-Oxid-Halbleiter-(NMOS-) Bereich und einem p-Kanal-Metall-Oxid-Halbleiter-(PMOS-)Bereich gebildet, die auf einem Substrat vorgesehen sind. Dann werden durch Implantieren von n-Typ-Fremdstoffen und p-Typ- Fremdstoffen n&supmin;-Typ-Bereiche auf gegenüberliegenden Seiten des Polysiliziumgates in dem NMOS-Bereich gebildet, während p&supmin;-Typ-Bereiche auf gegenüberliegenden Seiten des Polysiliziumgates in dem PMCS-Bereich gebildet werden. Jedesmal, wenn die obige Ionenimplantation durchgeführt wird, wird eine Photolithographie derart vorgenommen, daß n-Typ-Fremdstoffe und p-Typ-Fremdstoffe jeweils nicht in den PMOS- Bereich und den NMOS-Bereich implantiert werden. Dann wird ein Siliziumdioxid-(SiO&sub2;-)Film auf einer Scheibe aufgetragen und einem anisotropen Ätzen derart unterworfen, daß ein Paar von Seitenwänden (Abstandshaltern), die aus Siliziumdioxid hergestellt sind, auf gegenüberliegenden Seiten von jedem der Polysiliziumgates erzeugt werden. Sodann wird durch Durchführen einer Ionenimplantation ein Source-Drain-Bereich (n&spplus;-Typ-Bereich) an einer Stelle gebildet, die um einen Abstand ungefähr gleich einer Dicke der Seitenwände von dem Polysiliziumgate in dem NMOS-Bereich beabstandet ist, während ein Source-Drain-Bereich (p&spplus;-Typ-Bereich) an einer Stelle erzeugt wird, die um einen Abstand ungefähr gleich einer Dicke der Seitenwände von dem Polysiliciumgate in dem PMOS- Bereich beabstandet ist. So oft die obige Ionenimplantation für die n&spplus;-Typ- und p&spplus;-Typ-Bereiche durchgeführt wird, wird eine Photolithographie derart vorgenommen, daß n-Typ-Fremdstoffe und p-Typ-Fremdstoffe jeweils nicht in den PMOS- Bereich und den NMOS-Bereich in der gleichen Weise wie bei der Bildung der n&supmin;-Typ- und p&supmin;-Typ-Bereiche implantiert wer ffi den. Um danach eine Beschädigung infolge der Ionenimplantation auszuheilen, werden die n&supmin;-Typ- und p&supmin;-Typ-Bereiche und die n&spplus;-Typ- und p&spplus;-Typ-Bereiche gleichzeitig geglüht. Dieses Glühen wird relativ stark, d.h. bei einer relativ hohen Temperatur auf der Grundlage der n&spplus;-Typ- und p&spplus;-Typ-Bereiche durchgeführt, welche eine relativ große Beschädigung aufweisen.
Jedoch sind die Schritte des oben erwähnten bekannten Herstellungsverfahrens dadurch übermäßig kompliziert, daß der Photolithographieschritt jedesmal ausgeführt wird, wenn eine Ionenimplantation vorgenommen wird, und daß weiterhin die Seitenwände durch Ätzen gebildet werden. Da ein Glühen relativ stark auf der Grundlage der n&spplus;-Typ- und p&spplus;-Typ-Bereiche vorgenommen wird, werden Fremdstoffe in den n&supmin;-Typ- und p&supmin;-Typ-Bereichen übermäßig diffundiert, und somit werden die Transistoreigenschaften durch den Kurzkanaleffekt verschlechtert.
EP-A-0 159 617 offenbart ein Verfahren für die Herstellung eines großintegrierten MOS-Feldeffekttransistors, wobei eine Gateelektrode auf einem dotierten Siliziumsubstrat gebildet wird, Source/Drain-Bereiche durch Ionenimplantation gebildet werden, indem die Gateelektrode als eine Implantationsmaske verwendet wird, und die Source/Drain-Bereiche mittels einer Oxidschicht abgeschirmt werden, die sich zu den Seitenwänden der Gateelektrode erstreckt, so daß die Diffusion der implantierten Source/Drain-Bereiche unter der Gateelektrodenfläche reduziert ist. Das Verfahren umfaßt den Schritt des Anwendens einer sofort fließbaren Silikatglasschicht als eine Gaterandmaskierung für die Source/Drain-Ionenimplantation nach Bildung der Gateelektrode, wobei die Silikatglasschicht durch Auftragung oder Abscheidung aus der Dampfphase mit einer Dicke derart angewandt ist, daß die Dotierionen bei der darauffolgenden Source/Drain-Ionenimplantation noch in die Zone nahe der Oberfläche unter der Silikatglasschicht implantiert werden, jedoch eine Ionenimplantation in die Zonen an den Rändern des Gates unterdrückt ist. Ein ähnliches Verfahren ist offenbart in EP-A-0 244 603.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung vorzusehen, bei dem eine CMOS-Vorrichtung mit einer LDD-Struktur in einfachen Schritten hergestellt und eine übermäßige Diffusion von n&supmin;-Typ- und p&supmin;-Typ-Bereichen, die die LDD-struktur bilden, verhindert werden kann.
Die vorliegende Erfindung sieht ein Verfahren zum Herstellen einer Halbleitervorrichtung vor, das die folgenden Schritte aufweist:
Bilden auf einem Substrat mit einer Gateelektrode von einem Stapel mit wenigstens zwei Schichten, wobei der Stapel eine vorbestimmte Dicke hat und eine Oberseite und entgegengesetzte Seitenflächen der Gateelektrode sowie einen Teil der Oberfläche des Substrates bedeckt, das auf entgegengesetzten Seiten der Gateelektrode angeordnet ist;
Durchführen einer Ionenimplantation im wesentlichen senkrecht zu der Oberfläche des Substrates durch den Stapel derart, daß zwei n&supmin;-Typ-Bereiche oder zwei p&spplus;-Typ-Bereiche, die als Source- und Drainbereiche wirken, jeweils auf gegenüberliegenden Seiten der Gateelektrode gebildet werden, wobei jeder von der Gateelektrode durch einen Abstand im wesentlichen gleich der Dicke des Stapels beabstandet ist;
Reduzieren der Dicke des Stapels durch Entfernen einer äußeren Schicht hiervon; und
Durchführen einer weiteren Ionenimplantation im wesentlichen senkrecht zu oder schräg relativ zu der Oberfläche des Substrates durch den Stapel reduzierter Dicke, um einen n&supmin;-Typ- Bereich oder einen p&supmin;-Typ-Bereich bei Endteilen der n&spplus;-Typ- Bereiche oder der p&spplus;-Typ-Bereiche neben der Gateelektrode zu bilden.
Es ist vorzuziehen, daß das Verfahren weiterhin den Schritt eines Durchführens einer Ionenimplantation schräg relativ zu der Oberfläche des Substrates umfaßt, um einen Hof- oder Halobereich mit einem Leitfähigkeitstyp entgegengesetzt zu demjenigen des n&supmin;-Typ-Bereiches oder des p&supmin;-Typ-Bereiches derart zu bilden, daß der Hof- oder Halobereich den n&supmin;-Typ- Bereich oder den p&supmin;-Typ-Bereich einschließt.
Weiterhin ist es wünschenswert, daß der Stapel einen niedrigeren oder unteren Siliziumdioxidfilm, einen Ätzstoppfilm, der aus einem Material gemacht ist, das selektiv zu einem Siliziumdioxidfilm geätzt werden kann, und einen höheren oder oberen Siliziumdioxidfilm umfaßt, wobei die Schichten in dieser Folge gebildet sind, und daß der Schritt des Reduzierens der Dicke des Stapels ein Ätzen des oberen Siliziumdioxidfilmes bis zu dem Ätzstoppfilm umfaßt.
In einem Ausführungsbeispiel der vorliegenden Erfindung wird eine CMOS-Vorrichtung beispielsweise wie folgt hergestellt.
Anfänglich wird der Stapel des unteren Siliziumdioxidfilmes, des Ätzstoppfilmes, der aus dem Material gemacht ist, das selektiv zu einem Siliziumdioxidfilm geätzt werden kann, und des oberen Siliziumdioxidfilmes auf dem Substrat mit der Gateelektrode gebildet, um die vorbestimmte Dicke derart zu haben, daß die Oberseite und entgegengesetzte Seitenflächen der Gateelektrode und der Teil der Oberfläche des Substrates, der auf den gegenüberliegenden Seiten der Gateelektrode angeordnet ist, durch den Stapel bedeckt sind. Dann wird eine Photolithographie durchgeführt, um beispielsweise den PMOS-Bereich mit einem Photoresist zu bedecken. Wenn eine Ionenimplantation im wesentlichen senkrecht zu der Oberfläche des Substrates in diesem Zustand durchgeführt wird, wird ein Paar der n&spplus;-Typ-Bereiche, die als die Source- und Drain-Bereiche wirken, jeweils an Stellen in dem NMOS-Bereich gebildet, die auf den gegenüberliegenden Seiten der Gateelektrode angeordnet und durch den Abstand ungefähr gleich der Dicke des Stapels von der Gateelektrode beabstandet sind.
Danach wird ein Ätzen durchgeführt, indem das oben erwähnte Photoresist als eine Maske verwendet wird, um einen Teil des oberen Siliziumdioxidfilmes zu entfernen, der in dem NMOS- Bereich angeordnet ist. Zu dieser Zeit wirkt der Ätzstoppfilm als ein sog. Ätzstopper, um den unteren Siliziumdioxidfilm und andere Bestandteile, die unter dem unteren Siliziumdioxidfilm angeordnet sind, zu schützen.
Dann wird beispielsweise eine Photolithographie durchgeführt, um den NMOS-Bereich mit dem Photoresist zu bedecken. Danach wird eine Ionenimplantation im wesentlichen senkrecht zu der Oberfläche des Substrates durch den Stapel derart durchgeführt, daß ein Paar der p&spplus;-Typ-Bereiche, die jeweils als die Source- und Drain-Bereiche wirken, an den Stellen in dem PMOS-Bereich gebildet werden, die auf entgegengesetzten Seiten des Gates angeordnet und um den Abstand im wesentlichen gleich der Dicke des Stapels von der Gateelektrode beabstandet sind. Zu dieser Stufe wird eine Wärmebehandlung durchgeführt, um eine Beschädigung der n&spplus;-Typ-Bereiche und der p&spplus;-Typ-Bereiche aufgrund einer Ionenimplantation auszuheilen. Da zu dieser Zeit die n&supmin;-Typ-Bereiche und die p&supmin;-Typ-Bereiche, die die LDD-Struktur bilden, noch nicht erzeugt sind, tritt kein Problem auf, selbst wenn diese Wärmebehandlung relativ stark bzw. leistungsvoll vorgenommen wird.
Sodann wird das Photoresist entfernt. Dann wird durch Verwenden des oberen Siliziumdioxidfilmes, der in dem PMOS-Bereich zurückbleibt, als eine Maske weiterhin eine Ionenimplantation im wesentlichen senkrecht zu oder schräg relativ zu der Oberfläche des Substrates vorgenommen, um den n&supmin;-Typ-Bereich an dem Endteil der n&spplus;-Typ-Bereiche neben der Gateelektrode zu bilden. Da zu dieser Zeit das obere Siliziumdioxid als die Maske verwendet wird, wie dies oben beschrieben ist, wird eine Photolithographie ausgeschlossen.
Inzwischen wird, falls erforderlich, nachdem der obere Sihziumdioxidfilm, der in dem PMOS-Bereich zurückbleibt, entfernt wurde, der NMOS-Bereich mit dem Photoresist bedeckt. Wenn eine Ionenimplantation im wesentlichen senkrecht zu oder relativ schräg zu der Oberfläche des Substrates in diesem Zustand durchgeführt wird, wird der p&supmin;-Typ-Bereich an dem Endteil der p&spplus;-Typ-Bereiche neben der Gateelektrode gebildet. Zu dieser Stufe wird eine Wärmebehandlung für die n&supmin;-Typ-Bereiche und die p&supmin;-Typ-Bereiche durchgeführt. Da zu dieser Zeit die Wärmebehandlung für die n&spplus;-Typ-Bereiche und die p&spplus;-Typ-Bereiche bereits abgeschlossen wurde, kann die obige Wärmebehandlung bei einer relativ niedrigen Temperatur vorgenommen werden. Daher kann eine übermäßige Diffusion von Fremdstoffen in den n&supmin;-Typ-Bereich und den p&supmin;-Typ-Bereich verhindert werden, was in einer Verbesserung von Kurzkanaleigenschaften von Transistoren resultiert.
Wenn, wie oben beschrieben ist, die vorliegende Erifndung auf den NMOS-Bereich und den PMOS-Bereich zusammen mit einer Photolithographie angewandt wird, kann die PMOS-Vorrichtung mit der LDD-Struktur einfach hergestellt werden. Da weiterhin die Wärmebehandlung für den n&supmin;-Typ-Bereich und den p&supmin;-Typ-Bereich durchgeführt werden kann, nachdem die Wärmebehandlung für die n&spplus;-Ty-Bereiche und die p&spplus;-Typ-Bereiche abgeschlossen wurde, kann eine übermäßige Diffusion von Fremdstoffen in den n&supmin;-Typ-Bereich und den p-Typ-Bereich verhindert werden.
In dem Fall, in welchem durch Durchführen einer Ionenimplantation schräg relativ zu der Oberfläche des Substrates der Hof- oder Halobereich, der den Leitfähigkeitstyp entgegengesetzt zu demjenigen des n--Typ-Bereiches oder des p&supmin;-Typ- Bereiches hat, gebildet wird, um den n&supmin;-Typ-Bereich oder den p&supmin;-Typ-Bereich einzuschließen, wird inzwischen eine Ausdehnung des Verarmungsbereiches unterdrückt, wenn eine Vorspannung an den Drainanschluß angelegt wird. Demgemäß sind Kurzkanaleigenschaften von Transistoren weiter verbessert, und somit kann die CMOS-Vorrichtung auch miniaturisiert werden.
In den begleitenden Zeichnungen:
Fig. 1(a) und 1(b) sind Darstellungen, die Schritte eines Verfahrens des Herstellens eines Halbleiterelementes zeigen;
Fig. 2(a) und 2(b) sind Darstellungen, die Schritte eines anderen Verfahrens des Herstellens eines Halbleiterelementes zeigen;
Fig. 3 ist eine schematische Schnittdarstellung eines herkömmlichen Isolierschicht-Feldeffekttransistors mit einer LDD-Struktur (auf die bereits Bezug genommen ist);
Fig. 4 ist eine schematische Schnittdarstellung eines herkömmlichen Isolierschicht-Feldeffekttransistors mit einer Gateüberlappungsstruktur, die auf einer schrägen Ionenimplantation beruht (auf die bereits Bezug genommen ist);
Fig. 5(a) bis 5(c) sind Darstellungen, die Schritte eines herkömmlichen Herstellungsverfahrens der LDD-Struktur von Fig. 3 zeigen (auf die bereits Bezug genommen ist)
Fig. 6(a) bis 6(c) sind Darstellungen, die Schritte eines herkömmlichen Herstellungsverfahrens der Gateüberlappungsstruktur von Fig. 4 zeigen (auf die bereits Bezug genommen ist);
Fig. 7(a) bis 7(g) sind Darstellungen, die Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigen;
Fig. 8(a) bis 8(h) sind Darstellungen, die Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigen;
Fig. 9(a) bis 9(h) sind Darstellungen, die Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigen; und
Fig. 10(a) bis 10(g) sind Darstellungen, die Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigen.
Es ist zu bemerken, daß entsprechende Teile durch gleiche Bezugszahlen in einigen Darstellungen der begleitenden Zeichnungen angegeben sind.
In den Zeichnungen sind nunmehr in den Fig. 1(a) und 1(b) Schritte eines Verfahrens zum Herstellen eines Isolierschicht-Feldeffekttransistors mit einer LDD-Struktur gezeigt. Wie in Fig. 1(a) dargestellt ist, werden anfänglich ein Gateisolierfilm 2 und eine n&spplus;-Polysilizium-Gateelektrode 3 auf einem Siliziumsubstrat 1 in einer bekannten Weise gebildet. Wenn dann eine Ionenimplantation von ³¹P&spplus; bei einer Implantationsenergie von 40 bis 50 keV und einer Dosis von 1x10¹³ bis 5x10¹²/cm² durchgeführt wird, indem die Gateelektrode als eine Maske verwendet wird, so wird ein n&supmin;-Bereich 4 in der Nähe der Gateelektrode 3 gebildet. Es kann auch so vorgegangen werden, daß vor einer Ionenimplantation ein dünner Isolierfilm durch thermische Oxidation oder ein CVD-Verfahren gebildet wird, um als ein Implantationsschutzfilm oder ein Versetzungsfilm für die Gateelektrode 3 und den n&supmin;-Bereich 4 zu wirken. Eine Ionenimplantation kann entweder durch Fixieren des Substrates 1 in einer Position oder durch ein intermittierendes Implantationsverfahren durchgeführt werden, bei dem die Dosis gleich in einen Teil durch eine gewisse Zahl derart geteilt wird, daß das Substrat 1 für jede Implantation des Teiles der Dosis über einen Winkel gedreht wird, der durch Teilen von 360º durch die Zahl erhalten ist. Solange ein projizierter Bereich von Ionen ausreichend größer als eine Dicke des Gateisolierfilmes 2 ist, ist die Implantationsenergie nicht auf den obigen Wert begrenzt. Wenn inzwischen die Dosis weit kleiner als eine Dosis zum Bilden eines Bereiches mit einer hohen Ladungsträgerdichte ist, ist die Dosis nicht auf den obigen Wert eingeschränkt. Das Ion ³¹P&spplus; kann durch &sup7;&sup5;As&spplus; oder durch ¹²²Sb&spplus; ersetzt werden.
Dann wird, wie in Fig. 1(b) gezeigt ist, ein Isolierfilm 5 auf dem Gateisolierfilm 2 und der Gateelektrode 3 bis zu einer vertikalen Dicke t1 von 500 bis 1000 Å durch CVD bei reduziertem Druck abgeschieden oder aufgetragen. Wenn danach eine Ionenimplantation von &sup7;&sup5;As&spplus; bei einer Implantationsenergie von 80 bis 180 keV und einer Dosis von 3x10¹&sup5; bis 5x10¹&sup5;/cm² durchgeführt wird, indem die Gateelektrode 3 und der Isolierfilm 5 als eine Maske verwendet werden, wird ein n&spplus;-Source-Drain-Bereich 6 gebildet. Der Isolierfilm 5 kann aus SiO&sub2;, SiN od.dgl. gemacht sein. Der Isolierfilm 5 ist zum Versetzen des n&spplus;-Bereiches 6 von dem Rand der Gateelektrode 3 zu der Zeit der Implantation von n&spplus;-Ionen vorgesehen, um den n&spplus;-Bereich 6 von dem n&supmin;-Bereich 4 zu trennen. Eine horizontale Dicke t2 des Isolierfilmes 5 auf gegenüberliegenden Seiten der Gateelektrode 3 entspricht einer Versetzungsgröße. Die horizontale Dicke t2 ist größer als eine Summe eines lateralen Diffusionsabstandes D des n&spplus;-Bereiches 6 in einem Schritt nach einer wärmebehandlung und eines lateralen Diffusionsabstandes ΔRt des n&spplus;-Bereiches 6 zu der Zeit der Ionenimplantation derart eingestellt, daß der n&spplus;-Bereich 6 nicht die Gateelektrode 3 überlappt
Es ist bekannt, daß, wenn der n&spplus;-Bereich 6 die Gateelektrode 3 überlappt, ein Band-zu-Band-Tunnelstrom in einer Verarmungsschicht auf der Oberfläche des n&spplus;-Bereiches erzeugt wird, wenn der n&spplus;-Bereich 6 positiv bezüglich zu der Gateelektrode 3 vorgespannt ist. Da dieser Tunnelstrom nicht lediglich ein Leckstrom des Transistors wird, sondern eine Lebensdauer des Transistors in unerwünschter Weise verkürzt, sollte die horizontale Dicke t2 des Isolierfilmes 5 eingestellt werden, wie dies oben beschrieben ist. Da die Übergangstiefe auch abhängig von einer Miniaturisierung von Elementen verringert werden muß, ändern sich Wärmebehandlungsbedingungen nach einer Ionenimplantation bei hoher Dichte zu einer kürzeren Zeitdauer bzw. Periode und niedrigeren Temperatur, um so in einer Verringerung des lateralen Diffusionsabstandes D zu resultieren. Daher ist die horizontale Dicke t2 des Isolierfilmes 5 verringert, um ungefähr den obigen Wert anzunehmen. Die Implantationsenergie ist derart eingestellt, daß ein projizierter Bereich von n&spplus;-Ionen ungefähr einen Wert der oben erwähnten vertikalen Dicke t1 des Isolierfilmes 5 annimmt, wodurch eine n&spplus;-Dichte auf der Si-Oberfläche ausreichend hoch wird, ohne im Gegensatz zu den herkömmlichen Verfahren den Isolierfilm 5 zu ätzen
Falls die vertikale Dicke t1 des Isolierfilmes 5 verschieden von der horizontalen Dicke t2 des Isolierfilmes 5 ist, wird es schwierig, gleichzeitig eine Beziehung zwischen der horizontalen Dicke t2 des Isolierfilmes 5 und den lateralen Diffusionsabständen D und ΔRt des n&spplus;-Bereiches 6 und eine Beziehung zwischen der vertikalen Dicke t1 des Isolierfilmes 5 und der Implantationsenergie beide zu erfüllen. Daher ist es wünschenswert, daß die vertikale Dicke t1 des Isolierfilmes 5 im wesentlichen gleich zu der horizontalen Dicke t2 des Isolierfilmes 5 ist, indem beispielsweise eine CVD bei verringertem Druck verwendet wird.
Abhängig von einer Verringerung der horizontalen Dicke t2 des Isolierfilmes 5 kann eine Ionenimplantation ohne die Notwendigkeit zum Verwenden einer insbesondere hohen Implantationsenergie, wie oben beschrieben, durchgeführt werden. In der Nähe der Gateelektrode 3 hat der Isolierfilm 5, der gegenüberliegende Seiten der Gateelektrode 3 bedeckt, eine größere effektive Filmdicke gegenüber einer Ionenimplantation als eine Dicke der Gateelektrode 3. Wenn daher die Filmdicke der Gateelektrode 3 ausreichend höher als ein projizierter Bereich von implantierten Ionen eingestellt ist, werden n&spplus;-Ionen kaum in das Siliziumsubstrat 1 implantiert, so daß der Isolierfilm 5 zum Versetzen der n&spplus;-Schicht dienen kann. Als Ergebnis wird im Gegensatz zu den bekannten Verfahren die LDD-Struktur, bei der der n&supmin;-Bereich 4 zwischen dem Kanalbereich, der unter der Gateelektrode 3 angeordnet ist, und dem n&spplus;-Source-Drain-Bereich 6 vorgesehen ist, ohne die Notwendigkeit zum Bilden der Seitenwände durch Ätzen des Isolierfilmes 5 erhalten.
Wie aus der unten folgenden Tabelle 1 zu ersehen ist, hat der durch das Verfahren dieses Beispieles hergestellte Transistor Transistoreigenschaften, die identisch zu denjenigen eines Transistors sind, dessen LDD-Struktur lediglich durch die bekannten Verfahren hergestellt ist. Tabelle 1
Fig. 2(a) und 2(b) zeigen Schritte des Herstellens eines Isolierschicht-Feldeffekttransistors mit einer Gateüberlappungs-LDD-Struktur aufgrund einer schrägen Ionenimplantation gemäß einem anderen Verfahren. Wie in Fig. 2(a) gezeigt ist, werden der Gateisolierfilm 2 und die n&spplus;-Polysilizium-Gateelektrode 3 anfänglich auf dem Siliziumsubstrat 1 in bekannter Weise gebildet. Wenn dann ³¹P&spplus; schräg bei einer Implantationsenergie von 40 bis 60 keV und bei einer Dosis von 1x10¹³ bis 10x10¹³/cm² implantiert wird, indem die Gateelektrode 3 als eine Maske verwendet wird, so wird ein n&supmin;-Bereich 4 unter der Gateelektrode 3 gebildet, um die Gateelektrode 3 zu überlappen. In der gleichen Weise wie in dem ersten Beispiel kann dies auch so angeordnet werden, daß vor einer Ionenimplantation ein dünner Isolierfilm 5 durch thermische Oxidation oder ein CVD-Verfahren gebildet wird, um als ein Implantationsschutzfilm oder ein Versetzungsfilm für die Gateelektrode 3 und den n&supmin;-Bereich 4 zu wirken.
Der n&supmin;-Bereich 4 muß gleichmäßig auf Source- und Drain- Bereichen gebildet werden. Somit ist es zu der Zeit einer Ionenimplantation nicht wünschenswert, daß das Substrat 1 in der Lage fixiert ist, da eine Ionenimplantation wenigstens zweifach von den Source- und Drainbereichen vorgenommen werden muß. Daher kann eine Ionenimplantation durch Drehen des Substrates 1 durchgeführt werden, oder es kann ein intermittierendes Implantationsverfahren verwendet werden, bei dem eine Dosis gleichmäßig in einen Teil durch eine gewisse Zahl derart unterteilt ist, daß das Substrat 1 für jede Ionenimplantation des Teiles der Dosis über einen Winkel gedreht wird, der durch Teilen von 360º durch die Zahl erhalten ist.
Da der n&supmin;-Bereich 4 unter der Gateelektrode 3 gebildet wird, um die Gateelektrode 3 zu überlappen, sollte ein in Fig.2(a) gezeigter Implantationswinkel θ so groß wie 30 bis 60º sein. Solange ein projizierter Bereich von Ionen ausreichend größer als ein Produkt von (1/cosθ) und der Dicke des Gateisolierfilmes 2 ist, ist die Implantationsenergie nicht auf den obigen Wert begrenzt. Wenn weiterhin ein Produkt von (1/cosθ) und der Dosis weit kleiner als eine Dosis zum Bilden eines Bereiches mit einer hohen Ladungsträgerdichte ist, ist die Dosis nicht auf den obigen Wert begrenzt. ³¹P&spplus; kann durch &sup7;&sup5;As&spplus; oder ¹²²Sb&spplus; ersetzt werden.
Danach wird, wie in Fig. 2(b) gezeigt ist, der Isolierfilm 5 bis zu einer Dicke von 500 bis 1000 Å abgeschieden oder aufgetragen. Wenn dann &sup7;&sup5;As&spplus; in einer Implantationsenergie von 80 bis 180 keV und einer Dosis von 3x10¹&sup5; bis 5x10¹&sup5;/cm² implantiert wird, indem die Gateelektrode 3 und der Isolierfilm 5 als eine Maske verwendet werden, wird ein n&spplus;-Source/ Drain-Bereich 6 gebildet. Der Isolierfilm 5 kann aus SiO&sub2;, SiN od.dgl. hergestellt sein. Die Dicke des Isolierfilmes 5 kann in der gleichen Weise wie in dem ersten Beispiel bestimmt werden. Als ein Ergebnis ist die Gateüberlappungsstruktur, bei der der n&supmin;-Bereich 4 unter der Gateelektrode 3 vorgesehen ist, um die Gateelektrode 3 zu überlappen, durch schräge Ionenimplantation ohne die Notwendigkeit zum Bilden von Seitenwänden auf der Gateelektrode 3 durch Ätzen des Isolierfilmes 5 im Gegensatz zu den bekannten Verfahren erhalten.
Wie aus der obigen Beschreibung hervorgeht, kann bei den Herstellungsverfahren gemäß den ersten und zweiten Beispielen der Isolierschicht-Feldeffekttransistor mit niedrigem Ladungsträgerdichtebereich zum Abschwächen des elektrischen Feldes hergestellt werden, ohne im Gegensatz zu den bekannten Verfahren Seitenwände auf der Gateelektrode durch Ätzen des Isolierfilmes bilden zu müssen.
Daher ist das Herstellungsverfahren einer integrierten Schaltung, die den Transistor der oben erwähnten Struktur verwendet, vereinfacht, um so zu einer Reduktion der Herstellungskosten der integrierten Schaltung zu führen.
Da weiterhin Probleme, die auf einer Bildung der Seitenwände der Gateelektrode beruhen, ausgeschlossen sind, hat der Herstellungsprozeß der integrierten Schaltung nicht nur eine hervorragende Reproduzierbarkeit und Gleichmäßigkeit, sondem ist stabilisiert.
Fig. 7(a) bis 7(g) zeigen Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die CMOS-Vorrichtung umfaßt einen NMOS-Bereich mit einer Gate-Drain-Überlappungs-LDD-(GOLD-)Struktur und einem PMOS-Bereich, der keine LDD-Struktur hat. In den Fig. 7(a) bis 7(g) veranschaulichen die linken und rechten Halbteile jeweils den NMOS-Bereich und den PMOS-Bereich. Wie in Fig. 7(a) gezeigt ist, werden ein Feldoxidationsfilm 52, ein Gateoxidationsfilm 53 und eine Polysilizium-Gateelektrode 54 auf einem Siliziumsubstrat 51 in bekannter Weise gebildet. Dann werden ein unterer Siliziumdioxidfilm 52, ein Polysiliziumfilm (Ätzstoppfilm) 56 und ein oberer Siliziumdioxidfilm 57 sequentiell abgeschieden oder aufgetragen derart, daß ein Stapel der Filme 55 bis 57 eine vorbestimmte Dicke hat.
Danach wird, wie in Fig. 7(b) gezeigt ist, eine Photolithographie durchgeführt, um den PMOS-Bereich mit einem Photoresist R1 zu bedecken. Wenn n-Typ-Fremdstoffe im wesentlichen senkrecht zu der Oberfläche des Substrates 51 durch den unteren Siliziumdioxidfilm 55, den Polysiliziumfilm 56 und den oberen Siliziumdioxidfilm 57 in diesem Zustand implantiert werden, so werden n&spplus;-Typ-Bereiche 59, die jeweils als Source- und Drain-Bereiche wirken, an Stellen gebildet, die auf entgegengesetzten bzw. gegenüberliegenden Seiten der Gateelektrode 54 in dem NMOS-Bereich angeordnet und um einen Abstand ungefähr gleich der Dicke des Stapels der Filme 55 bis 57 von der Gateelektrode 54 beabstandet sind.
Danach wird, wie in Fig. 7(c) gezeigt ist, ein Teil des oberen Siliziumdioxidfilmes 57, der in dem NMOS-Bereich angeordnet ist, einem Naßätzen einer Lösung von Wasserstoffluorid (HF) unterworfen, während der verbleibende Teil des oberen Siliziumdioxidfilmes 57, der in dem PMOS-Bereich angeordnet ist, durch das Photoresist r1 geschützt ist. Zu dieser Zeit wirkt der Polysiliziumfilm 56 als ein Ätzstopper, um den unteren Siliziumdioxidfilm 55 und die Bestandteile zu schützen, die unter dem Siliziumdioxidfilm 55 angeordnet sind. Nachdem das Photoresist R1 entfernt wurde, kann diese Scheibe bei einer relativ hohen Temperatur gekühlt werden, um durch die Ionenimplantation verursachte Schäden auszuheilen. Falls erforderlich kann dieses Glühen vorgenommen werden, nachdem ein p&spplus;-Typ-Bereich 60, der später beschrieben wird, gebildet wurde.
Dann wird, wie in Fig. 7(d) gezeigt ist, eine Photolithographie durchgeführt, um den NMOS-Bereich mit einem Photoresist R2 zu bedecken. Wenn die p-Typ-Fremdstoffe in diesem Zustand implantiert sind, werden p&spplus;-Typ-Bereiche 60, die jeweils als Source- und Drain-Bereiche wirken, an Stellen gebildet, die auf gegenüberliegenden Seiten der Gateelektrode 54 in dem PMOS-Bereich vorgesehen und in einer Entfernung ungefähr gleich zu der Dicke des Stapels der Filme 55 bis 57 von der Gateelektrode 54 beabstandet sind. Nachdem das Photoresist R2 entfernt wurde, wird ein Glühen für die p&spplus;-Typ-Bereiche 60 durchgeführt. Da n&supmin;-Typ-Bereiche, die die LDD-Struktur bilden, noch nicht erzeugt wurden, tritt kein Problem auf, selbst wenn ein Glühen für die p&spplus;-Typ-Bereiche 60 bei einer relativ hohen Temperatur vorgenommen wird.
Wenn danach, wie in Fig. 7(e) gezeigt ist, n-Typ-Fremdstoffe schräg durch Drehen von Scheiben insbesondere unter einem großen Einfallswinkel bezüglich der Oberfläche des Substrates 51 implantiert werden, so werden n&supmin;-Typ-Bereiche 61 an gegenüberliegenden oder entgegengesetzten Enden der n&spplus;-Typ- Bereiche 59 neben der Gateelektrode 54 gebildet, um unmittelbar unter der Gateelektrode 54 derart angeordnet zu sein, daß die GOLD-Struktur dargelegt ist. Zu dieser Zeit wird der obere Siliziumdioxidfilm 57, der in dem PMOS-Bereich zurückbleibt, als eine Maske für eine Ionenimplantation verwendet. Daher kann im Gegensatz zu bekannten Verfahren eine Photolithographie ausgeschlossen werden. Inzwischen kann auch derart vorgegangen werden, daß n-Typ-Fremdstoffe im wesentlichen senkrecht zu und insbesondere unter einem kleinen Einfallswinkel bezüglich der Oberfläche des Substrates 51 derart implantiert werden, daß eine reine LDD-Struktur erhalten wird.
Wenn danach der obere Siliziumdioxidfilm 57 in dem PMOS-Bereich entfernt wurde, wie dies in Fig. 7(f) gezeigt ist, so wird eine Wärmebehandlung durchgeführt, um nicht nur Beschädigungen an dem n&supmin;-Typ-Bereich 61 aufgrund einer Ionenimplantation auszuheilen, sondern auch einen Dotierstoff zu aktivieren. Da zu dieser Zeit die Wärmebehandlungsprozesse für die n&spplus;-Typ-Bereiche 59 und die p&spplus;-Typ-Bereiche 60 abgeschlossen wurden, kann diese Wärmebehandlung bei relativ niedrigen Temperaturen durchgeführt werden. Daher kann eine übermäßige Diffusion von Fremdstoffen in die n&supmin;-Typ-Bereiche 61 verhindert werden. Inzwischen wird vor oder nach dieser Wärmebehandlung der Polysiliziumfilm 56 entfernt, wie dies in Fig. 7(g) gezeigt ist.
Fig. 8(a) bis 8(h) zeigen Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung. Die CMOS-Vorrichtung umfaßt einen NMOS-Bereich mit einer GOLD-Struktur und einen PMOS-Bereich mit einer LDD-Struktur. Da Schritte von Fig. 8(a) bis 8(d) die gleichen wie diejenigen von Fig. 7(a) bis 7(d) sind, wird eine Beschreibung hiervon zur Vereinfachung abgekürzt. Die Wärmebehandlungsprozesse für die n&spplus;-Typ-Bereiche, die jeweils als die Source- und Drain-Bereiche wirken, und die p&spplus;-Typ-Bereiche 60, die jeweils als die Source- und Drain-Bereiche wirken, können gleichzeitig oder getrennt vorgenommen werden.
Wenn danach n-Typ-Fremdstoffe schräg bezüglich der Oberfläche des Substrates 51 implantiert werden, wie dies in Fig. 8(e) gezeigt ist, so werden die n-Typ-Bereiche 61 an entgegengesetzten Enden der n&spplus;-Typ-Bereiche 59 neben der Gateelektrode 54 gebildet, um unmittelbar unterhalb der Gateelektrode 54 derart angeordnet zu sein, daß die GOLD- Struktur erzeugt ist. Zu dieser Zeit wird der obere Siliziumdioxidfilm 57, der in dem PMOS-Bereich zurückbleibt, als eine Maske für eine Ionenimplantation in der gleichen Weise wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung verwendet. Demgemäß kann im Gegensatz zu den bekannten Verfahren eine Photolithographie ausgeschlossen werden. Inzwischen kann dies auch so angeordnet werden, daß n-Typ- Fremdstoffe im wesentlichen senkrecht zu der Oberfläche des Substrates 51 derart implantiert werden, daß eine reine LDD- Struktur erhalten wird.
Dann wird, wie in Fig. 8(f) gezeigt ist, der obere Siliziumdioxidfilm 57, der in dem PMOS-Bereich zurückbleibt, ent fernt, und der NMOS-Bereich wird mit einem Photoresist R3 bedeckt. Wenn p-Typ-Fremdstoffe im wesentlichen senkrecht zu der Oberfläche des Substrates 51 in diesem Zustand implantiert werden, so werden p&supmin;-Typ-Bereiche 62 an entgegengesetzten Enden der p&spplus;-Typ-Bereiche 60 derart gebildet, daß die LDD-Struktur erhalten ist.
Danach wird, wie in Fig. 8(g) gezeigt ist, das Photoresist R3 entfernt, und dann wird eine Wärmebehandlung durchgeführt, um Beschädigungen an den n&supmin;-Typ-Bereichen 61 und den p&supmin;-Typ-Bereichen 62 aufgrund einer Ionenimplantation auszuheilen. Da die Wärmebehandlungsprozesse für die n&spplus;-Typ-Bereiche 59 und die p&spplus;-Typ-Bereiche 60 zu dieser Zeit in der gleichen Weise wie in dem ersten Ausführungsbeispiel abgeschlossen wurden, kann diese Wärmebehandlung bei relativ niedriger Temperatur vorgenommen werden. Folglich kann eine übermäßige Diffusion von Fremdstoffen in die n&supmin;-Typ-Bereiche 61 und die p&supmin;-Typ-Bereiche 62 verhindert werden. Schließlich wird, wie in Fig. 8(h) gezeigt ist, der Polysiliziumfilm 56 entfernt.
Fig. 9(a) bis 9(h) zeigen Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Die CMOS-Vorrichtung umfaßt einen NMOS-Bereich mit einer GOLD-Struktur und einen PMOS-Bereich mit einer LDD-Struktur. Da Schritte von Fig. 9(a) bis 9(c) die gleichen wie diejenigen von Fig. 7(a) bis 7(c) sind, wird eine Beschreibung hiervon zur Abkürzung weggelassen. Wenn dann&sub1; wie in Fig. 9(d) gezeigt ist, n-Typ- Fremdstoffe schräg bezüglich der Oberfläche des Substrates 51 implantiert werden, so werden n&supmin;-Typ-Bereiche 61 an entgegengesetzten Enden der n&spplus;-Typ-Bereiche 59 neben der Gateelektrode 54 gebildet, um unmittelbar unter der Gateelektrode 54 derart angeordnet zu sein, daß die GOLD-Struktur erhalten ist.
Danach wird, wie in Fig. 9(e) gezeigt ist, der NMOS-Bereich mit dem Photoresist R2 bedeckt. Wenn p-Typ-Fremdstoffe im wesentlichen senkrecht zu der Oberfläche des Substrates 51 implantiert werden, so werden die p&spplus;-Typ-Bereiche 60 an Stellen gebildet, die auf entgegengesetzten Seiten der Gateelektrode 54 in dem PMOS-Bereich angeordnet und unter einer Entfernung ungefähr gleich zu der Dicke des Stapels der Filme 55 bis 57 von der Gateelektrode 54 beabstandet sind.
Danach wird, wie in Fig. 9(f) gezeigt ist, der in dem PMOS- Bereich zurückbleibende obere Siliziumdioxidfilm 57 entfernt. Wenn p-Typ-Fremdstoffe im wesentlichen senkrecht zu der Oberfläche des Substrates 51 in diesem Zustand implantiert werden, so werden die p&supmin;-Typ-Bereiche 62 an entgegengesetzten Enden der p&spplus;-Typ-Bereiche 60 neben der Gateelektrode 54 gebildet.
Weiterhin wird, wie in Fig. 9(g) gezeigt ist, das Photoresist R2 entfernt, und dann wird eine Wärmebehandlung bei niedrigen Temperaturen vorgenommen, um Beschädigungen an den n&supmin;-Typ-Bereichen 61 und den p&supmin;-Typ-Bereichen 62 aufgrund einer Ionenimplantation auszuheilen. In der gleichen Weise wie in dem ersten und zweiten Ausführungsbeispiel kann eine übermäßige Diffusion von Fremdstoffen in die n&supmin;-Typ-Bereiche 61 und die p&supmin;-Typ-Bereiche 62 verhindert werden, und somit können Kurzkanaleigenschaften der Transistoren verbessert werden.
Schließlich wird, wie in Fig. 9(h) gezeigt ist, der Polysiliziumfilm 56 entfernt.
Fig. 10(a) bis 10(g) zeigen Schritte eines Verfahrens zum Herstellen einer CMOS-Vorrichtung gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung. Die CMOS-Vorrichtung umfaßt einen NMOS-Bereich mit einer DI-(doppelt implantierten)-GOLD- oder einer hof- bzw. hab-implantierten GOLD- Struktur und einen PMOS-Bereich mit einer LDD-Struktur. Da Schritte von Fig. 10(a) bis 10(e) die gleichen wie diejenigen von Fig. 8(a) bis 8(e) des zweiten Ausführungsbeispiels sind, wird eine Beschreibung hiervon zur Abkürzung weggelassen.
Dann werden, wie in Fig. 10(f) gezeigt ist, p-Typ-Fremdstoffe schräg bezüglich der Oberfläche des Substrates 51 implantiert. Da zu dieser Zeit die Dicke der Seitenwände der Gateelektrode 54 in dem NMOS-Bereich verschieden von derjenigen des PMOS-Bereiches ist, nämlich die Dicke der Seitenwände der Gateelektrode 54 in dem PMOS-Bereich um die Dicke des oberen Siliziumdioxidfilmes 57 größer als diejenige des NMOS-Bereiches ist, können nicht nur die p&supmin;-Typ-Bereiche 62 an entgegengesetzten Enden der p&spplus;-Typ-Bereiche 60 neben der Gateelektrode 54 in dem PMOS-Bereich gebildet werden, sondem es können auch p&supmin;-Typ-Halo-Bereiche 63, die die n&supmin;-Typ- Bereiche 61 umschließen, in dem NMOS-Bereich erzeugt werden. Die p&supmin;-Typ-Halo-Bereiche 63 unterdrücken eine Ausdehnung des Verarmungsbereiches, um 50 zu einer weiteren Verbesserung der Kurzkanaleigenschaften der Transistoren zu führen. Als ein Ergebnis kann die CMOS-Vorrichtung miniaturisiert werden.
Schließlich werden, wie in Fig. 10(g) gezeigt ist, der obere Siliziumdioxidfilm 57, der in dem PMOS-Bereich zurückbleibt, und der Polysiliziumfilm 56, der auf der gesamten Oberfläche des NMOS-Bereiches und des PMOS-Bereiches zurückbleibt, entfernt.
Inzwischen wird in den obigen ersten bis vierten Ausführungsbeispielen der Polysiliziumfilm 56 als der Ätzstoppfilm verwendet und kann jedoch durch einen anderen Film, wie beispielsweise einen Siliziumnitridfilm, ersetzt werden. Da in diesem Fall der Siliziumnitridfilm elektrisch isolierend ist, kann der Siliziumnitridfilm auf dem niedrigeren oder unteren Siliziumdioxidfilm 55 belassen werden, ohne an dem endgültigen Schritt entfernt zu werden. In dem Fall, in dem der Ätzstopper aus Siliziumnitrid gebildet ist, können die Filme 55 und 56 durch eine einzelne Schicht ersetzt werden, die aus SiN hergestellt ist.
Wenn, wie aus den obigen Erläuterungen zu ersehen ist, die Herstellungsverfahren gemäß den ersten bis vierten Ausführungsbeispieln der vorliegenden Erfindung auf den NMOS-Bereich und den PMOS-Bereich zusammen mit einer Photolithographie angewandt werden, so kann die CMOS-Vorrichtung mit der LDD-Struktur leicht hergestellt werden.
Da weiterhin gemäß den ersten bis vierten Ausführungsbeispielen der vorliegenden Erfindung eine Wärmebehandlung für die n&supmin;-Typ-Bereiche und die p&supmin;-Bereiche durchgeführt werden kann, nachdem Wärmebehandlungsprozesse für die n&spplus;-Typ-Bereiche und die p&spplus;-Typ-Bereiche abgeschlossen wurden, kann eine übermäßige Diffusion von Fremdstoffen in die n&supmin;-Typ- Bereiche und die p&supmin;-Typ-Bereiche verhindert werden, um so zu einer Verbesserung von Kurzkanaleigenschaften der Transistoren zu führen.
In dem Fall, in welchem die Hof- oder Hab-Bereiche, die einen Leitfähigkeitstyp entgegengesetzt zu demjenigen der n&supmin;-Typ-Bereiche oder der p&supmin;-Typ-Bereiche haben und die n&supmin;-Typ-Bereiche oder die p&supmin;-Typ-Bereiche umschließen, durch Implantieren von Ionen schräg bezüglich der Oberfläche des Substrates gebildet werden, wird inzwischen eine Ausdehnung des Verarmungsbereiches unterdrückt, wenn eine Vorspannung an den Drainanschluß angelegt wird. Als ein Ergebnis können Kurzkanaleigenschaften von Transistoren weiter verbessert werden, und somit kann die CMOS-Vorrichtung ebenfalls miniaturisiert werden.

Claims

1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend die folgenden Schritte:

Bilden eines Stapels mit wenigstens zwei Schichten (55, 56, 57) auf einem Substrat (51) mit einer Gateelektrode (54), wobei der Stapel eine vorbestimmte Dicke hat und eine Oberfläche und gegenüberliegende Seitenflächen der Gateelektrode (54) sowie einen Teil der Oberfläche des Substrats (51), der auf entgegengesetzten Seiten der Gateelektrode (54) gelegen ist, bedeckt;

Durchführen einer Ionenimplantation im wesentlichen senkrecht zur Oberfläche des Substrates (51) durch den Stapel derart,

daß zwei n&spplus;-Typ-Bereiche (59) oder zwei p&spplus;-Typ-Bereiche (60), die als Source- und Drainbereiche wirken, jeweils auf entgegengesetzten Seiten der Gateelektrode (54) gebildet werden, wobei jeder von der Gateelektrode (54) um einen Abstand ungefähr gleich der Dicke des Stapels entfernt ist;

Verringern der Dicke des Stapels durch Entfernen einer äußeren Schicht (57) hiervon; und

Durchführen einer weiteren Ionenimplantation im wesentlichen senkrecht zur oder schräg bezüglich der Oberfläche des Substrates (51) durch den Stapel reduzierter Dicke, um einen n&supmin;Typ-Bereich (61) oder einen p&spplus;-Typ-Bereich (62) an Endteilen der n&spplus;-Typ-Bereiche (59) oder der p&spplus;-Typ-Bereiche (60) neben der Gateelektrode (54) zu bilden.

2. Verfahren nach Anspruch 1, weiterhin umfassend den Schritt des Durchführens einer Ionenimplantation schräg bezüglich der Oberfläche des Substrats (51) durch den Stapel verringerter Dicke, um einen Halo-Bereich (63) mit einem Leitfähigkeitstyp entgegengesetzt zu demjenigen des n&supmin;-Typ-Bereichs (61) oder des p&supmin;-Typ-Bereichs (62) derart zu bilden, daß der Halo-Bereich (63) den n -Typ-Bereich (61) oder den p&supmin;-Typ-Bereich (62) einschließt.

3. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem der Stapel einen unteren Siliciumdioxidfilm (55), einen Ätzstoppfilm (56), der aus einem Material hergestellt ist, das selektiv zu dem Siliciumdioxidfilm ätzbar ist, und einem oberen Siliciumdioxidfilm (57) besteht, wobei die Schichten in dieser Folge gebildet sind, und bei dem der Schritt des Verringerns der Dicke des Stapels ein Ätzen des oberen Siliciumdioxidfilms (57) bis zu dem Atzstoppfilm (56) umfaßt.